JP2002043435A - システムオンチップの製造方法、半導体装置の製造方法 - Google Patents

システムオンチップの製造方法、半導体装置の製造方法

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JP2002043435A JP2000227065A JP2000227065A JP2002043435A JP 2002043435 A JP2002043435 A JP 2002043435A JP 2000227065 A JP2000227065 A JP 2000227065A JP 2000227065 A JP2000227065 A JP 2000227065A JP 2002043435 A JP2002043435 A JP 2002043435A
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insulating film
less
thickness
mos
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達也 鈴木
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    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants

Abstract

(57)【要約】 【課題】第１シリコン酸化膜（第１ゲート絶縁膜）１０
６及び第２シリコン酸化膜（第２ゲート絶縁膜）１１０
積層体よりなる厚膜のゲート絶縁膜を有するＭＯＳが配
設される周辺回路と、第２シリコン酸化膜１１０よりな
る薄膜のゲート絶縁膜を有するＭＯＳが配設される内部
回路とを含むシステムオンチップ等の半導体装置におい
て、周辺回路の厚膜ゲート絶縁膜の高い信頼性を実現す
る。 【解決手段】周辺回路が形成される領域１０２の第１シ
リコン酸化膜１０６のエッチング量が、膜厚にして０．
０１ｎｍ以上０．２ｎｍ以下となる条件により、シリコ
ン基板を洗浄する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＯＣを初めとす
る半導体装置の製造方法に関し、より詳しくは、厚膜お
よび薄膜のゲート絶縁膜を有するＭＯＳが、それぞれ周
辺および内部回路に配設されるマルチゲートシステムを
有するＳＯＣの製造方法に関する。
【０００２】
【従来の技術】近年、ＩＣの設計技術や製造技術の進展
に伴い、従来複数のＬＳＩを用いて構成されてきたシス
テム機能を１つのチップ上で実現する、いわゆるシステ
ムオンチップ（ＳＯＣとも記載する）の開発が盛んであ
る。
【０００３】ＳＯＣに搭載されるＩＰには、ＣＰＵ、ロ
ジック回路、各種の大記憶容量メモリ、音声や画像の処
理回路、各種のインターフェース用回路、デジタル・ア
ナログ混成信号処理回路等があり、これらの機能ブロッ
クから内部回路が形成される。
【０００４】一方、従来のＬＳＩと同様、ＳＯＣの場合
においても、内部回路をＥＳＤや電流ノイズ等から保護
するために、入出力保護等の機能を有する周辺回路が形
成される。
【０００５】上記の様なＳＯＣの内部回路および周辺回
路は、それぞれ多数のＭＯＳを有しており、マルチゲー
トシステムを構成している。そして、内部回路に含まれ
るＭＯＳのゲート絶縁膜は、内部回路の集積化を実現す
るために薄膜化され、３ｎｍ以下とされることが一般的
である。
【０００６】一方、周辺回路に含まれるＭＯＳには、十
分な入出力保護機能を実現するために、高い耐圧性が要
求される。このため、周辺回路におけるゲート絶縁膜に
は十分な絶縁性が要求され、内部回路におけるゲート絶
縁膜と比較して、周辺回路のゲート絶縁膜は厚膜とされ
る。
【０００７】具体的には、５ｎｍ以下で必要な膜厚とさ
れることが一般的であり、特に電源電圧等の高電圧に対
して高い絶縁性が求められる場合は、５ｎｍ以上７ｎｍ
以下とされる場合もある。
【０００８】従って、ＳＯＣの開発に当たっては、厚膜
および薄膜のゲート絶縁膜を有するＭＯＳが、それぞれ
周辺回路および内部回路に配設されるマルチゲートシス
テムを、同一チップ上で良好に製造することが必要不可
欠となる。
【０００９】この要求を満足することは、ＳＯＣの製造
において、特に重要である。なぜなら、ＳＯＣには多数
の機能ブロックが搭載されるため、内部回路における集
積化の要求が高く、これを実現するため、ゲート絶縁膜
は特に薄膜化される。このため、内部回路におけるゲー
ト絶縁膜の膜厚と、周辺回路におけるゲート絶縁膜の膜
厚との差が大きく、ＳＯＣの製造においては、大きく膜
厚の異なるゲート絶縁膜を有する多数のＭＯＳを同一チ
ップ上に形成しなければならないからである。
【００１０】この様なマルチゲートシステムの従来製造
例を、ゲート絶縁膜がシリコン酸化膜よりなる場合につ
いて、図６に模式的に示した。ここでは、内部回路に含
まれるＭＯＳをフィールド酸化膜５０３の左側に、周辺
回路に含まれるＭＯＳをフィールド酸化膜の右側に形成
する手順を説明する。
【００１１】先ず、図６（ａ）に示す様に、素子分離用
のフィールド酸化膜をシリコン基板５０４に形成する。
【００１２】次に、図６（ｂ）に示す様に、シリコン基
板を全面酸化することにより、第１ゲート絶縁膜として
シリコン酸化膜５０５及び５０６を、内部回路および周
辺回路に、それぞれ成長させる。
【００１３】その後、内部回路のシリコン酸化膜５０５
のみを除去して、図６（ｃ）に示す構造とする。ここ
で、周辺回路が形成されるゲート絶縁膜の表面近傍に
は、パーティクル及び有機物等の不純物５０７が存在し
ている。なお、内部回路が形成される領域のシリコン基
板の表面近傍にも不純物が存在しているが、ここでは図
示を省略した。
【００１４】これらの不純物は、パターン欠陥およびゲ
ート絶縁膜の耐圧不良等の原因となる場合があるので、
洗浄工程により、これらの不純物を除去する。不純物除
去後の様子を図６（ｄ）に示した。
【００１５】その後、再び、シリコン基板を全面酸化す
ることにより、第２ゲート絶縁膜としてシリコン酸化膜
５０９及び５１０を、内部回路および周辺回路に、それ
ぞれ成長させる。この結果、図６（ｅ）に示す様に、周
辺回路に厚膜のゲート絶縁膜に成形加工されるシリコン
酸化膜の２重層を、内部回路に薄膜のゲート絶縁膜に成
形加工されるシリコン酸化膜の単層を形成することがで
きる。
【００１６】引続き、シリコン酸化膜上に、ポリシリコ
ン膜を堆積し、得られたポリシリコン膜を、フォトリソ
グラフィー法等により、ゲート電極５１１及び５１２に
成形加工する。そして、ソース／ドレイン領域５１３〜
５１６を形成し、図６（ｆ）に示す様に、周辺回路にお
いて厚膜のゲート絶縁膜を有するＭＯＳと、内部回路に
おいて薄膜のゲート絶縁膜を有するＭＯＳとが混載され
たＳＯＣを得る。
【００１７】
【発明が解決しようとする課題】ここで、周辺回路が形
成されるゲート絶縁膜の表面近傍に存在する不純物を除
去するための洗浄溶液としては、ＡＰＭ洗浄液、即ち、
アンモニア水／過酸化水素水／超純水の混合液が、従来
使用されてきた。この場合のパーティクル除去の機構と
しては、（ア）ゲート絶縁膜表面のエッチング及び酸化
の繰返しによるパーティクルのリフトオフ現象、及び
（イ）除去されたパーティクルのζ電位を基板表面と同
電位にすることによって反発力を発生し、パーティクル
の再付着を抑制すること等が考えられている。
【００１８】従って、周辺回路が形成されるゲート絶縁
膜の清浄な表面を得るためには、パーティクルのリフト
オフを十分行う、即ち、表面を十分にエッチングする必
要があると考えられてきた。このため、従来、洗浄温度
は高く設定され、洗浄時間も長く、ゲート絶縁膜のエッ
チング量が、膜厚にして０．２ｎｍを超える場合もあっ
た。
【００１９】しかしながら、この様な条件で洗浄を行っ
た場合、パーティクルは十分除去されるものの、図６
（ｄ）の波線５０８で示した様に、ゲート絶縁膜の表面
粗さが増大し、周辺回路におけるゲート絶縁膜の信頼性
が低下する場合があった。
【００２０】更には、図６（ｅ）の波線に示す様に、表
面が劣化したゲート絶縁膜は、新たに酸化等を行ったと
しても、品位は回復せず、信頼性の低いゲート絶縁膜し
か得られない場合があった。
【００２１】この理由としては、ゲート絶縁膜およびゲ
ート電極の界面において、局所的な凹凸が存在するた
め、電界集中が発生するためだと推察される。この結
果、経時絶縁破壊が発生し、ゲート絶縁膜の信頼性が低
下する場合があった。
【００２２】なお、特開平１０−１１２４５４号公報に
て開示される発明は、シリコン半導体基板の表面を洗浄
する際に、エッチングにより生じる表面荒れを低減する
こと等を目的としており、また当該公報には、ゲート絶
縁膜質の劣化に関して記載されている。
【００２３】しかしながら、当該公報においては、ＳＯ
Ｃ等の周辺回路等における厚膜のゲート絶縁膜に関して
は記載されておらず、洗浄温度および洗浄時間等の洗浄
条件についても一般的な記載があるのみで、ゲート絶縁
膜のエッチング量を制御することについても具体的に記
載されていない。このため、特にＳＯＣ等の厚膜ゲート
絶縁膜の平滑性を、安定して実現できない場合があっ
た。
【００２４】また、特開昭６３−１１０６４０号公報に
は、ＡＰＭ洗浄液を用いた洗浄工程において、プロセス
の制御性を改良することを目的とし、超音波を印加しな
がら常温で洗浄を行うことが提案されている。
【００２５】しかしながら、当該公報においては、ＳＯ
Ｃ等の周辺回路等における厚膜のゲート絶縁膜に関して
は記載されておらず、ゲート絶縁膜のエッチング量を制
御することについても記載されておらず、ゲート絶縁膜
の表面粗さについても記載されていない。このため、特
にＳＯＣ等の厚膜ゲート絶縁膜の平滑性を、安定して実
現できない場合があった。
【００２６】従って、以上の例を含む従来技術を用いた
のでは、特にＳＯＣの様に、厚膜および薄膜のゲート絶
縁膜を有するＭＯＳが混載された半導体装置において、
洗浄後のゲート絶縁膜の高い平滑性を安定して実現でき
ないため、厚膜のゲート絶縁膜の高い信頼性を実現でき
ない場合があった。
【００２７】以上の様な状況に鑑み、本発明において
は、厚膜のゲート絶縁膜を有するＭＯＳが配設された周
辺回路と、薄膜のゲート絶縁膜を有するＭＯＳが配設さ
れた内部回路とを含むＳＯＣ等の半導体装置において、
周辺回路の厚膜ゲート絶縁膜の高い信頼性を実現するこ
とを目的とする。
【００２８】
【課題を解決するための手段】上記目的を達成するたの
本発明によれば、第１及び第２ゲート絶縁膜積層体より
なる厚膜ゲート絶縁膜を有するＭＯＳが配設される周辺
回路と、第２ゲート絶縁膜よりなる薄膜ゲート絶縁膜を
有するＭＯＳが配設される内部回路とを含んでなるシス
テムオンチップ（ＳＯＣ）の製造方法であって、（ア）
シリコン基板上に第１ゲート絶縁膜を作製する工程と、
（イ）該内部回路が形成される領域の第１ゲート絶縁膜
を除去する工程と、（ウ）該周辺回路が形成される領域
の第１ゲート絶縁膜のエッチング量が、膜厚にして０．
０１ｎｍ以上０．２ｎｍ以下となる条件により、該シリ
コン基板を洗浄する工程と、（エ）該シリコン基板上に
第２ゲート絶縁膜を作製する工程と、を含むことを特徴
とするＳＯＣの製造方法が提供される。
【００２９】また、異なる膜厚のゲート絶縁膜を有する
第１ＭＯＳ及び第２ＭＯＳが、同一シリコン基板上に混
載されてなる半導体装置の製造方法であって、（ア）該
シリコン基板上に第１ゲート絶縁膜を作製する工程と、
（イ）第１ＭＯＳが形成される領域の第１ゲート絶縁膜
を除去する工程と、（ウ）第２ＭＯＳが形成される領域
の第１ゲート絶縁膜のエッチング量が、膜厚にして０．
０１ｎｍ以上０．２ｎｍ以下となる条件により、該シリ
コン基板を洗浄する工程と、（エ）該シリコン基板上に
第２ゲート絶縁膜を作製する工程と、を含むことを特徴
とする半導体装置の製造方法が提供される。
【００３０】
【発明の実施の形態】以下、本発明の好適な実施の形態
について説明する。
【００３１】本発明者らは、ＳＯＣ等の周辺回路等にお
いて、ゲート絶縁膜の洗浄方法について鋭意検討した結
果、ゲート絶縁膜のエッチング量を制御することによ
り、ゲート絶縁膜の表面近傍に存在するパーティクルを
十分除去でき、同時にゲート絶縁膜の表面を十分に平滑
にできることを見出した。
【００３２】この結果、厚膜のゲート絶縁膜を有するＭ
ＯＳが配設された周辺回路と、薄膜のゲート絶縁膜を有
するＭＯＳが配設された内部回路とを含むＳＯＣ等の半
導体装置において、周辺回路の厚膜ゲート絶縁膜の高い
信頼性を実現することができる。
【００３３】なお、第１ゲート絶縁膜としては、シリコ
ン酸化膜、シリコン窒化膜およびシリコン酸窒化膜等を
挙げることができ、中でも、シリコン酸化膜が好まし
い。
【００３４】これらの膜は、シリコン基板を熱酸化また
は熱窒化することにより成膜することができる。また、
シリコン基板を熱酸化した後に熱窒化する、熱窒化した
後に熱酸化する、熱酸化および熱窒化を同時に行うこと
等により成膜することもできる。
【００３５】また、第２ゲート絶縁膜としては、シリコ
ン酸化膜、シリコン窒化膜、シリコン酸窒化膜および高
誘電率膜等を挙げることができ、中でも、シリコン酸化
膜およびシリコン酸窒化膜が好ましい。
【００３６】これらのゲート絶縁膜からパーティクルを
除去するためには、既に記載した通り、パーティクルを
リフトオフする必要があり、従来、洗浄工程において
は、ゲート絶縁膜を十分エッチングする必要があると考
えられてきた。
【００３７】しかしながら、本発明者らは、ゲート絶縁
膜を、膜厚にして０．０１ｎｍ以上、より好ましくは、
０．０５ｎｍ以上と少量エッチングするのみで、パーテ
ィクルを十分除去できることを見出したものである。
【００３８】その理由については明らかではないが、パ
ーティクルを除去するには、パーティクル全体をリフト
オフする必要はなく、ゲート絶縁膜の表面にパーティク
ルの一部のみが露出すれば十分であるためだと推察して
いる。
【００３９】一方、ＳＯＣの周辺回路において十分に平
滑な表面を有するゲート絶縁膜を得るためには、ゲート
絶縁膜のエッチング量を、膜厚にして０．２ｎｍ以下、
より好ましくは０．１５ｎｍ以下、更に好ましくは０．
１ｎｍ以下とする。
【００４０】図２には、エッチングにより除去されたゲ
ート絶縁膜の膜厚（Ｒe）に対する、ゲート絶縁膜の表
面の２乗平均粗さ（ＲＭＳ）および平均粗さ（Ｒa）の
関係を示した。
【００４１】なお、膜厚（ｎｍ）はエリプソメータ等を
用いて測定することができ、洗浄の前後における膜厚の
差から、エッチング量としてＲe（ｎｍ）を算出するこ
とができる。また、ＲＭＳ（ｎｍ）及びＲa（ｎｍ）
は、試料表面の凹凸を原子間力顕微鏡（ＡＦＭ）を用い
て評価し、これを平均することにより求めることができ
る。
【００４２】図２（ａ）より、Ｒeを減少することによ
りＲＭＳを減少でき、Ｒeを０．２ｎｍ以下とすること
により、ＲＭＳを０．２３５ｎｍ以下とでき、Ｒeを
０．１ｎｍ以下とすることにより、ＲＭＳを０．２２８
ｎｍ以下とできることが分かる。
【００４３】ゲート絶縁膜のＲＭＳが０．２３５ｎｍ以
下であれば、これを再び酸化および／または窒化する等
により、周辺回路において、高い信頼性を有する厚膜の
ゲート絶縁膜を作製できる。
【００４４】また、図２（ｂ）より、Ｒe（ｎｍ）を減
少することによりＲaを減少でき、Ｒ eを０．２ｎｍ以下
とすることにより、Ｒaを０．１８８ｎｍ以下とでき、
Ｒeを０．１ｎｍ以下とすることにより、Ｒaを０．１８
２ｎｍ以下とできることが分かる。
【００４５】ゲート絶縁膜のＲaが０．１８８ｎｍ以下
であれば、これを再び酸化および／または窒化する等に
より、周辺回路において、高い信頼性を有する厚膜のゲ
ート絶縁膜を作製できる。
【００４６】以上の理由は、厚膜のゲート絶縁膜および
ゲート電極の界面において、局所的な凹凸が抑制される
ために、電界集中が発生し難くなるためだと推察され
る。この結果、経時絶縁破壊が抑制され、ゲート絶縁膜
の信頼性が向上する。
【００４７】図３には、Ｒeに対する、ゲート絶縁膜の
破壊通過電荷量（Ｑbd）の関係を示した。なお、Ｑbdと
は、５０％のゲート絶縁膜を破壊するに必要な累積電荷
量（Ｃ／ｃｍ2）を意味しており、定電流ＴＤＤＢ（Ｔ
ｉｍｅ−Ｄｅｐｅｎｄｅｎｔ−Ｄｉｅｌｅｃｔｒｉｃ−
Ｂｒｅａｋｄｏｗｎ）法に準じて測定される。
【００４８】ＳＯＣの信頼性を十分確保するためは、Ｑ
bdを７Ｃ／ｃｍ2以上とすることが好ましく、１０Ｃ／
ｃｍ2以上とすることがより好ましい。
【００４９】図３より明らかな通り、Ｒeを減少するこ
とによりＱbdを向上でき、Ｒeを０．２ｎｍ以下とする
ことにより、Ｑbdを７Ｃ／ｃｍ2以上とでき、Ｒeを０．
１ｎｍ以下とすることにより、Ｑbdを１０Ｃ／ｃｍ2以
上とできる。
【００５０】以下では、本発明における製造工程を、ゲ
ート絶縁膜がシリコン酸化膜よりなるＳＯＣの場合につ
いて、図１により模式的に説明する。
【００５１】製造されるＳＯＣは、ロジック及びメモリ
等の機能を有する内部回路１０１と、入出力の保護等の
機能を有する周辺回路１０２とを含んでおり、内部回路
に配設される第１ＭＯＳのゲート絶縁膜は、周辺回路に
配設される第２ＭＯＳのゲート絶縁膜より薄膜とされ３
ｎｍ以下とされるのに対し、周辺回路に配設される第２
ＭＯＳのゲート絶縁膜は、内部回路に配設される第１Ｍ
ＯＳのゲート絶縁膜より厚膜とされ７ｎｍ以下とされ
る。
【００５２】なお、ゲート絶縁膜は、回路の集積化に伴
い薄膜化されるため、膜厚の下限は特に制限されず、１
ｎｍ以下とされる場合もある。
【００５３】先ず、図１（ａ）に示す様に、シリコン基
板１０４にフィールド酸化膜１０３を形成し、図１
（ｂ）に示す様に、シリコン基板を全面酸化することに
より、第１ゲート絶縁膜として、周辺回路におけるゲー
ト絶縁膜に必要な厚膜の第１シリコン酸化膜１０５及び
１０６を、内部回路および周辺回路に、それぞれ成長さ
せる。第１ゲート絶縁膜の膜厚は、通常、７ｎｍ以下で
ある。
【００５４】次に、膜厚１μｍ程度のレジストを形成
し、これを現像することにより、シリコン酸化１０５上
を開口する。そして、バッファードフッ酸等の薬液を使
用してウェットエッチング等を行い、シリコン酸化１０
５を除去後、レジストを剥離する。ここで得られる状態
を、図１（ｃ）に模式的に示す。
【００５５】図１（ｃ）で模式的に示す様に、周辺回路
が形成されるゲート絶縁膜の表面近傍には、パーティク
ル及び有機物等の不純物１０７が存在しており、これを
洗浄により除去する。なお、内部回路が形成される領域
のシリコン基板の表面近傍にも不純物が存在している
が、ここでは図示を省略した。
【００５６】洗浄条件は、ゲート絶縁膜のエッチング量
が膜厚にして、０．０１ｎｍ以上０．２ｎｍ以下であれ
ば特に制限されないが、これを実現するために、以下の
条件の１つ以上を満足することが好ましい。
【００５７】（ア）洗浄温度は、膜厚で０．０１ｎｍ以
上０．２ｎｍ以下のエッチング量を実現し、平滑なエッ
チング面を得ることができる範囲であれば特に制限され
ず、２０℃以上４５℃以下と比較的低温とすることもで
き、４５℃より高く９０℃以下と比較的高温とすること
もできる。
【００５８】図４には、洗浄時間を１０分と一定にし
て、洗浄温度を変化させた場合のＲeの変化の様子を示
した。これより、洗浄温度（℃）を低下することにより
Ｒeを減少でき、洗浄温度を４５℃以下とすることによ
り、エッチングにより除去されるゲート絶縁膜の膜厚を
０．２ｎｍ以下とできることが分かる。更に、洗浄温度
を３５℃以下とすることにより、エッチングにより除去
されるゲート絶縁膜の膜厚を０．１ｎｍ以下とできるこ
とも分かる。
【００５９】なお、洗浄温度が２５℃であれば、特に大
掛りな温調装置等を必要としない等の利点がある。
【００６０】また、洗浄温度を低くする場合において
は、必要に応じて、３００Ｗ以上１０００Ｗ以下の超音
波を印加することもできる。超音波を印加することによ
り、ゲート絶縁膜の表面に一部のみが露出したパーティ
クルを、ゲート絶縁膜から脱離することが促進され、洗
浄効率を向上することができる。
【００６１】この場合、洗浄温度が低いため平滑なエッ
チング面を実現でき、超音波が印加されているため適当
なエッチング速度を実現できる。
【００６２】（イ）洗浄時間は洗浄温度に依存して決定
され、所望のエッチング量を実現できる範囲内であれば
特に制限されない。しかしながら、洗浄時間はエッチン
グ量を大きく左右する場合があり、至適な時間を注意深
く選択する必要がある。
【００６３】例えば、洗浄温度が２０℃以上４５℃以下
と比較的低温の場合は、洗浄時間を１分以上２０分以下
の範囲内で至適化する。また、洗浄温度が４５℃より高
く９０℃以下と比較的高温の場合は、洗浄時間を３０秒
以上５分以下の範囲内で至適化する。
【００６４】また、２５℃で洗浄を行う場合、洗浄時間
は１分以上１５分以下の範囲内で至適化される。
【００６５】図５には、洗浄温度を６５℃と一定にし
て、洗浄時間を変化させた場合のＲeの変化の様子を示
した。これより、洗浄時間（分）を短くすることにより
Ｒeを減少でき、洗浄時間を２分３０秒以下とすること
により、エッチングにより除去されるゲート絶縁膜の膜
厚を０．２ｎｍ以下とできることが分かる。更に、洗浄
時間を１分１０秒以下とすることにより、エッチングに
より除去されるゲート絶縁膜の膜厚を０．１ｎｍ以下と
できることも分かる。
【００６６】（ウ）洗浄溶液としては、ゲート絶縁膜を
エッチングし、平滑な表面を形成し得るものであれば特
に制限されないが、エッチング速度を制御し易い等の理
由によりＡＰＭ洗浄液が好ましい。
【００６７】アンモニア水／過酸化水素水／超純水の混
合比（容積比）としては、１／４／２０、１／１／５
０、１／１／５、０．１５／１／５等を例示できる。し
かしながら、洗浄法が上記の条件を満たしていれば、Ａ
ＰＭ洗浄液の混合比は、得られるゲート絶縁膜の特性に
殆ど影響しないことを、本発明者らは見出している。
【００６８】従って、ＡＰＭ洗浄液中のアンモニア及び
過酸化水素量が、洗浄の進行に伴い、消費および揮発等
により減少したとしても、得られるゲート絶縁膜の特性
に殆ど影響を与えないため、安定した生産性を実現でき
る。
【００６９】上記（ア）〜（ウ）の条件の１つ以上を、
必要に応じて、採用することにより、図１（ｄ）の直線
１０８で模式的に示す様な、エッチング面が平滑なゲー
ト絶縁膜を得ることができる。
【００７０】パーティクルの除去後は、塩酸水／過酸化
水素水／超純水等の、いわゆるＨＰＭ洗浄液等を用い
て、引続き、金属不純物を除去する。
【００７１】その後、再び、シリコン基板を全面酸化す
ることにより、第２ゲート絶縁膜として、第２シリコン
酸化膜１０９及び１１０を、内部回路および周辺回路
に、それぞれ成長させる。第２ゲート絶縁膜の膜厚は、
通常３ｎｍ以下とされる。
【００７２】この結果、図１（ｅ）に示す様に、周辺回
路にはシリコン酸化膜１０６及び１１０からなる２重層
を、内部回路にはシリコン酸化膜１０９からなる単層を
形成することができる。
【００７３】周辺回路のシリコン酸化膜２重層は、厚膜
ゲート絶縁膜に成形加工されるものであり、シリコン酸
化膜２重層の総膜厚は、薄膜ゲート絶縁膜の膜厚より大
きく、通常７ｎｍ以下とされる。一方、内部回路のシリ
コン酸化膜単層は、薄膜のゲート絶縁膜に成形加工され
るものであり、膜厚は、厚膜ゲート絶縁膜の膜厚より小
さく、通常３ｎｍ以下とされる。
【００７４】なお、必要に応じて、シリコン基板を全面
酸窒化することにより、第２ゲート絶縁膜として、シリ
コン酸窒化膜を形成する場合もある。
【００７５】以上で得られたシリコン酸化膜上に、減圧
ＣＶＤ法等により、ポリシリコン膜を堆積する。なお、
ポリシリコン膜の成長時または成長後に、リン及びヒ素
等のＮ型不純物を添加する場合もある。
【００７６】得られたポリシリコン膜は、フォトリソグ
ラフィー法等により、ゲート電極１１１及び１１２に成
形加工される。
【００７７】その後、ゲート電極をマスクし、ヒ素等を
用いて、熱拡散法およびイオン注入法等により、ソース
／ドレイン領域１１３〜１１６を形成する。ここで得ら
れる構造を図１（ｆ）に示す。
【００７８】なお、必要に応じて、ゲッタリング層、拡
散防止層、エッチングストッパー層等の機能層を設ける
こともできる。
【００７９】以上では、特にＳＯＣの場合を例に挙げ、
本発明の製造方法を説明してきた。しかしながら、本発
明の製造方法は、異なる膜厚のゲート絶縁膜を有するＭ
ＯＳが配設されるマルチゲートシステム一般に適用する
ことができ、ゲート絶縁膜の高い信頼性を実現すること
ができる。
【００８０】なお、マルチゲートシステムを有する半導
体装置としては、ＳＯＣ及びＤＲＡＭの少なくとも一方
を搭載している素子等を挙げることができる。
【００８１】
【実施例】以下に実施例により本発明を更に詳細に説明
する。なお、試薬等としては、特に明記しない限り、市
販の高重度品を使用した。
【００８２】（実施例１）ＳＯＣ１の製造 ９００℃で１０分の条件によりシリコン基板１０４の全
面を熱酸化し、図１（ｂ）に示す様に５．１ｎｍの膜厚
を有するシリコン酸化膜１０５及び１０６を形成した。
その後、バッファードフッ酸として、ＨＦ／ＮＨ4Ｆ／
Ｈ2Ｏ（質量比で、５／１４／２０）を使用し、シリコ
ン酸化膜１０５のみを除去した。
【００８３】次に、ＡＰＭ洗浄液として、アンモニア水
／過酸化水素水／超純水（容積比で、１／４／２０）を
使用し、７００Ｗの超音波を印加しながら２５℃で１０
分間洗浄を行うことにより、シリコン酸化膜１０６を
０．０７ｎｍエッチングした。
【００８４】なお、洗浄後のシリコン酸化膜表面のＲＭ
Ｓ及びＲaは、それぞれ０．２２６ｎｍ及び０．１７９
ｎｍであり、高い平滑性を確認することができた。
【００８５】引続き、ＨＰＭ洗浄液として、塩酸水／過
酸化水素水／超純水（容積比で、１／１／６）を使用
し、金属不純物を除去した。
【００８６】その後、８００℃で８分の条件により再度
熱酸化を行い、図１（ｅ）に示す構造を得た。シリコン
酸化膜１０９及び１１０の膜厚は２．５ｎｍであり、シ
リコン酸化膜１０６及び１１０の膜厚の和は６．０ｎｍ
であった。
【００８７】そして、ＰＨ3／ＳｉＨのガス比０．００
１、成長温度７００℃、雰囲気圧１．３ｋＰａの条件
で、減圧ＣＶＤ法により、ポリシリコンを２０ｎｍ積層
し、これをゲート電極形状に成形加工した。ソース／ド
レイン領域の作製は、エネルギー１５０ｋｅＶ、ドーズ
量２．０×１０13ａｔｏｍｓ／ｃｍ2の条件でイオン注
入法により行った。
【００８８】以上より、図１（ｆ）に模式的に示される
構造を有するＳＯＣ１を製造した。ＳＯＣ１の周辺回路
に配設されるＭＯＳのゲート絶縁膜の膜厚は６．０ｎｍ
であり、内部回路に配設されるＭＯＳのゲート絶縁膜の
膜厚は２．５ｎｍであった。また、周辺回路に配設され
るＭＯＳのゲート絶縁膜のＱbdは１１．９Ｃ／ｃｍ2で
あり、高い絶縁性を確認することができた。
【００８９】（実施例２）ＳＯＣ２の製造 ＡＰＭ洗浄液による洗浄温度を６５℃とし、洗浄時間を
１分とする以外は、ＳＯＣ１の場合と同様にしてＳＯＣ
２を製造した。
【００９０】Ｒeは０．０８ｎｍと小さく、周辺回路に
配設されるＭＯＳのゲート絶縁膜の膜厚は５．９ｎｍで
あり、内部回路に配設されるＭＯＳのゲート絶縁膜の膜
厚は２．５ｎｍであった。
【００９１】また、ＲＭＳ及びＲaは、それぞれ０．２
２６ｎｍ及び０．１８０ｎｍと小さく、Ｑbdは１１．６
Ｃ／ｃｍ2と高かった。
【００９２】（比較例１）ＳＯＣ３の製造 ＡＰＭ洗浄液による洗浄時間を１０分とする以外は、Ｓ
ＯＣ２の場合と同様にしてＳＯＣ３を製造した。
【００９３】Ｒeは０．６９ｎｍと大きく、周辺回路に
配設されるＭＯＳのゲート絶縁膜の膜厚は５．４ｎｍで
あり、内部回路に配設されるＭＯＳのゲート絶縁膜の膜
厚は２．５ｎｍであった。
【００９４】また、ＲＭＳ及びＲaは、それぞれ０．２
４１ｎｍ及び０．１９２ｎｍと大きく、Ｑbdは０．９４
Ｃ／ｃｍ2と低かった。
【００９５】（実施例３及び４）ＳＯＣ４及び５の製造 ＡＰＭ洗浄液による洗浄温度を３５及び４５℃とする以
外は、ＳＯＣ１の場合と同様にしてＳＯＣ４及び５を、
それぞれ製造した。
【００９６】ＳＯＣ４の場合、Ｒeは０．０９ｎｍと小
さく、ＲＭＳ及びＲaは、それぞれ０．２２７ｎｍ及び
０．１８１ｎｍと小さく、Ｑbdは１０．１Ｃ／ｃｍ2と
高かった。
【００９７】また、周辺回路に配設されるＭＯＳのゲー
ト絶縁膜の膜厚は５．９ｎｍであり、内部回路に配設さ
れるＭＯＳのゲート絶縁膜の膜厚は２．５ｎｍであっ
た。
【００９８】ＳＯＣ５の場合、Ｒeは０．１９ｎｍと小
さく、ＲＭＳ及びＲaは、それぞれ０．２３４ｎｍ及び
０．１８７ｎｍと小さく、Ｑbdは７．２Ｃ／ｃｍ2と高
かった。
【００９９】また、周辺回路に配設されるＭＯＳのゲー
ト絶縁膜の膜厚は５．８ｎｍであり、内部回路に配設さ
れるＭＯＳのゲート絶縁膜の膜厚は２．５ｎｍであっ
た。
【０１００】（実施例５）ＳＯＣ６の製造 シリコン酸化膜１０９及び１１０をシリコン酸窒化膜と
した以外は、ＳＯＣ１の場合と同様にして、ＳＯＣ６を
製造することにより、ＳＯＣ１と同等の性能を実現でき
る。
【０１０１】
【発明の効果】以上の説明から明らかなように、第１及
び第２ゲート絶縁膜積層体よりなる厚膜ゲート絶縁膜を
有するＭＯＳが配設される周辺回路と、第２ゲート絶縁
膜よりなる薄膜ゲート絶縁膜を有するＭＯＳが配設され
る内部回路とを含んでなるＳＯＣの製造方法において、
周辺回路が形成される領域の第１ゲート絶縁膜のエッチ
ング量が、膜厚にして０．０１ｎｍ以上０．２ｎｍ以下
となる条件により、シリコン基板を洗浄するすることに
より、第１ゲート絶縁膜の高い平滑性を安定して実現で
きるため、厚膜のゲート絶縁膜の信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明の製造方法を説明するための工程断面図
である。
【図２】ＲeとＲＭＳ又はＲaとの関係を示す図である。
【図３】Ｒe及びＱbdの関係を示す図である。
【図４】洗浄温度およびＲeの関係を示す図である。
【図５】洗浄時間およびＲeの関係を示す図である。
【図６】従来の製造方法を説明するための工程断面図で
ある。
【符号の説明】
１０１ 内部回路 １０２ 周辺回路 １０３ フィールド酸化膜 １０４ シリコン基板 １０５ シリコン酸化膜 １０６ シリコン酸化膜 １０７ 不純物 １０８ エッチング面 １０９ シリコン酸化膜 １１０ シリコン酸化膜 １１１ ゲート電極 １１２ ゲート電極 １１３ ソース／ドレイン領域 １１４ ソース／ドレイン領域 １１５ ソース／ドレイン領域 １１６ ソース／ドレイン領域 ５０１ 内部回路 ５０２ 周辺回路 ５０３ フィールド酸化膜 ５０４ シリコン基板 ５０５ シリコン酸化膜 ５０６ シリコン酸化膜 ５０７ 不純物 ５０８ エッチング面 ５０９ シリコン酸化膜 ５１０ シリコン酸化膜 ５１１ ゲート電極 ５１２ ゲート電極 ５１３ ソース／ドレイン領域 ５１４ ソース／ドレイン領域 ５１５ ソース／ドレイン領域 ５１６ ソース／ドレイン領域

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 第１及び第２ゲート絶縁膜積層体よりな
    る厚膜ゲート絶縁膜を有するＭＯＳが配設される周辺回
    路と、第２ゲート絶縁膜よりなる薄膜ゲート絶縁膜を有
    するＭＯＳが配設される内部回路とを含んでなるシステ
    ムオンチップ（ＳＯＣ）の製造方法であって、（ア）シ
    リコン基板上に第１ゲート絶縁膜を作製する工程と、
    （イ）該内部回路が形成される領域の第１ゲート絶縁膜
    を除去する工程と、（ウ）該周辺回路が形成される領域
    の第１ゲート絶縁膜のエッチング量が、膜厚にして０．
    ０１ｎｍ以上０．２ｎｍ以下となる条件により、該シリ
    コン基板を洗浄する工程と、（エ）該シリコン基板上に
    第２ゲート絶縁膜を作製する工程と、を含むことを特徴
    とするＳＯＣの製造方法。
  2. 【請求項２】 薄膜ゲート絶縁膜の膜厚は、厚膜ゲート
    絶縁膜の膜厚より小さく３ｎｍ以下であり、厚膜ゲート
    絶縁膜の膜厚は、薄膜ゲート絶縁膜の膜厚より大きく７
    ｎｍ以下であることを特徴とする請求項１記載のシステ
    ムオンチップ（ＳＯＣ）の製造方法。
  3. 【請求項３】 第１ゲート絶縁膜の膜厚は７ｎｍ以下で
    あり、第２ゲート絶縁膜の膜厚は３ｎｍ以下であること
    を特徴とする請求項１又は２記載のシステムオンチップ
    （ＳＯＣ）の製造方法。
  4. 【請求項４】 異なる膜厚のゲート絶縁膜を有する第１
    ＭＯＳ及び第２ＭＯＳが、同一シリコン基板上に混載さ
    れてなる半導体装置の製造方法であって、（ア）該シリ
    コン基板上に第１ゲート絶縁膜を作製する工程と、
    （イ）第１ＭＯＳが形成される領域の第１ゲート絶縁膜
    を除去する工程と、（ウ）第２ＭＯＳが形成される領域
    の第１ゲート絶縁膜のエッチング量が、膜厚にして０．
    ０１ｎｍ以上０．２ｎｍ以下となる条件により、該シリ
    コン基板を洗浄する工程と、（エ）該シリコン基板上に
    第２ゲート絶縁膜を作製する工程と、を含むことを特徴
    とする半導体装置の製造方法。
  5. 【請求項５】 第１ゲート絶縁膜の膜厚は７ｎｍ以下で
    あり、第２ゲート絶縁膜の膜厚は３ｎｍ以下であること
    を特徴とする請求項４記載の半導体装置の製造方法。
  6. 【請求項６】 洗浄温度は２０℃以上４５℃以下であ
    り、洗浄時間は１分以上２０分以下であることを特徴と
    する請求項４又は５記載の半導体装置の製造方法。
  7. 【請求項７】 洗浄温度は４５℃より高く９０℃以下で
    あり、洗浄時間は３０秒以上５分以下であることを特徴
    とする請求項４又は５記載の半導体装置の製造方法。
  8. 【請求項８】 洗浄工程において、３００Ｗ以上１００
    ０Ｗ以下の超音波を印加することを特徴とする請求項４
    乃至７いずれかに記載の半導体装置の製造方法。
  9. 【請求項９】 半導体装置は、システムオンチップ（Ｓ
    ＯＣ）及びＤＲＡＭの少なくとも一方を搭載しているこ
    とを特徴とする請求項４乃至８いずれかに記載の半導体
    装置の製造方法。
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