JP2002043435A - システムオンチップの製造方法、半導体装置の製造方法 - Google Patents
システムオンチップの製造方法、半導体装置の製造方法Info
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Abstract
6及び第2シリコン酸化膜(第2ゲート絶縁膜)110
積層体よりなる厚膜のゲート絶縁膜を有するMOSが配
設される周辺回路と、第2シリコン酸化膜110よりな
る薄膜のゲート絶縁膜を有するMOSが配設される内部
回路とを含むシステムオンチップ等の半導体装置におい
て、周辺回路の厚膜ゲート絶縁膜の高い信頼性を実現す
る。 【解決手段】周辺回路が形成される領域102の第1シ
リコン酸化膜106のエッチング量が、膜厚にして0.
01nm以上0.2nm以下となる条件により、シリコ
ン基板を洗浄する。
Description
る半導体装置の製造方法に関し、より詳しくは、厚膜お
よび薄膜のゲート絶縁膜を有するMOSが、それぞれ周
辺および内部回路に配設されるマルチゲートシステムを
有するSOCの製造方法に関する。
に伴い、従来複数のLSIを用いて構成されてきたシス
テム機能を1つのチップ上で実現する、いわゆるシステ
ムオンチップ(SOCとも記載する)の開発が盛んであ
る。
ジック回路、各種の大記憶容量メモリ、音声や画像の処
理回路、各種のインターフェース用回路、デジタル・ア
ナログ混成信号処理回路等があり、これらの機能ブロッ
クから内部回路が形成される。
においても、内部回路をESDや電流ノイズ等から保護
するために、入出力保護等の機能を有する周辺回路が形
成される。
路は、それぞれ多数のMOSを有しており、マルチゲー
トシステムを構成している。そして、内部回路に含まれ
るMOSのゲート絶縁膜は、内部回路の集積化を実現す
るために薄膜化され、3nm以下とされることが一般的
である。
分な入出力保護機能を実現するために、高い耐圧性が要
求される。このため、周辺回路におけるゲート絶縁膜に
は十分な絶縁性が要求され、内部回路におけるゲート絶
縁膜と比較して、周辺回路のゲート絶縁膜は厚膜とされ
る。
れることが一般的であり、特に電源電圧等の高電圧に対
して高い絶縁性が求められる場合は、5nm以上7nm
以下とされる場合もある。
および薄膜のゲート絶縁膜を有するMOSが、それぞれ
周辺回路および内部回路に配設されるマルチゲートシス
テムを、同一チップ上で良好に製造することが必要不可
欠となる。
において、特に重要である。なぜなら、SOCには多数
の機能ブロックが搭載されるため、内部回路における集
積化の要求が高く、これを実現するため、ゲート絶縁膜
は特に薄膜化される。このため、内部回路におけるゲー
ト絶縁膜の膜厚と、周辺回路におけるゲート絶縁膜の膜
厚との差が大きく、SOCの製造においては、大きく膜
厚の異なるゲート絶縁膜を有する多数のMOSを同一チ
ップ上に形成しなければならないからである。
例を、ゲート絶縁膜がシリコン酸化膜よりなる場合につ
いて、図6に模式的に示した。ここでは、内部回路に含
まれるMOSをフィールド酸化膜503の左側に、周辺
回路に含まれるMOSをフィールド酸化膜の右側に形成
する手順を説明する。
のフィールド酸化膜をシリコン基板504に形成する。
板を全面酸化することにより、第1ゲート絶縁膜として
シリコン酸化膜505及び506を、内部回路および周
辺回路に、それぞれ成長させる。
のみを除去して、図6(c)に示す構造とする。ここ
で、周辺回路が形成されるゲート絶縁膜の表面近傍に
は、パーティクル及び有機物等の不純物507が存在し
ている。なお、内部回路が形成される領域のシリコン基
板の表面近傍にも不純物が存在しているが、ここでは図
示を省略した。
ート絶縁膜の耐圧不良等の原因となる場合があるので、
洗浄工程により、これらの不純物を除去する。不純物除
去後の様子を図6(d)に示した。
ることにより、第2ゲート絶縁膜としてシリコン酸化膜
509及び510を、内部回路および周辺回路に、それ
ぞれ成長させる。この結果、図6(e)に示す様に、周
辺回路に厚膜のゲート絶縁膜に成形加工されるシリコン
酸化膜の2重層を、内部回路に薄膜のゲート絶縁膜に成
形加工されるシリコン酸化膜の単層を形成することがで
きる。
ン膜を堆積し、得られたポリシリコン膜を、フォトリソ
グラフィー法等により、ゲート電極511及び512に
成形加工する。そして、ソース/ドレイン領域513〜
516を形成し、図6(f)に示す様に、周辺回路にお
いて厚膜のゲート絶縁膜を有するMOSと、内部回路に
おいて薄膜のゲート絶縁膜を有するMOSとが混載され
たSOCを得る。
成されるゲート絶縁膜の表面近傍に存在する不純物を除
去するための洗浄溶液としては、APM洗浄液、即ち、
アンモニア水/過酸化水素水/超純水の混合液が、従来
使用されてきた。この場合のパーティクル除去の機構と
しては、(ア)ゲート絶縁膜表面のエッチング及び酸化
の繰返しによるパーティクルのリフトオフ現象、及び
(イ)除去されたパーティクルのζ電位を基板表面と同
電位にすることによって反発力を発生し、パーティクル
の再付着を抑制すること等が考えられている。
膜の清浄な表面を得るためには、パーティクルのリフト
オフを十分行う、即ち、表面を十分にエッチングする必
要があると考えられてきた。このため、従来、洗浄温度
は高く設定され、洗浄時間も長く、ゲート絶縁膜のエッ
チング量が、膜厚にして0.2nmを超える場合もあっ
た。
た場合、パーティクルは十分除去されるものの、図6
(d)の波線508で示した様に、ゲート絶縁膜の表面
粗さが増大し、周辺回路におけるゲート絶縁膜の信頼性
が低下する場合があった。
面が劣化したゲート絶縁膜は、新たに酸化等を行ったと
しても、品位は回復せず、信頼性の低いゲート絶縁膜し
か得られない場合があった。
ート電極の界面において、局所的な凹凸が存在するた
め、電界集中が発生するためだと推察される。この結
果、経時絶縁破壊が発生し、ゲート絶縁膜の信頼性が低
下する場合があった。
て開示される発明は、シリコン半導体基板の表面を洗浄
する際に、エッチングにより生じる表面荒れを低減する
こと等を目的としており、また当該公報には、ゲート絶
縁膜質の劣化に関して記載されている。
C等の周辺回路等における厚膜のゲート絶縁膜に関して
は記載されておらず、洗浄温度および洗浄時間等の洗浄
条件についても一般的な記載があるのみで、ゲート絶縁
膜のエッチング量を制御することについても具体的に記
載されていない。このため、特にSOC等の厚膜ゲート
絶縁膜の平滑性を、安定して実現できない場合があっ
た。
は、APM洗浄液を用いた洗浄工程において、プロセス
の制御性を改良することを目的とし、超音波を印加しな
がら常温で洗浄を行うことが提案されている。
C等の周辺回路等における厚膜のゲート絶縁膜に関して
は記載されておらず、ゲート絶縁膜のエッチング量を制
御することについても記載されておらず、ゲート絶縁膜
の表面粗さについても記載されていない。このため、特
にSOC等の厚膜ゲート絶縁膜の平滑性を、安定して実
現できない場合があった。
のでは、特にSOCの様に、厚膜および薄膜のゲート絶
縁膜を有するMOSが混載された半導体装置において、
洗浄後のゲート絶縁膜の高い平滑性を安定して実現でき
ないため、厚膜のゲート絶縁膜の高い信頼性を実現でき
ない場合があった。
は、厚膜のゲート絶縁膜を有するMOSが配設された周
辺回路と、薄膜のゲート絶縁膜を有するMOSが配設さ
れた内部回路とを含むSOC等の半導体装置において、
周辺回路の厚膜ゲート絶縁膜の高い信頼性を実現するこ
とを目的とする。
本発明によれば、第1及び第2ゲート絶縁膜積層体より
なる厚膜ゲート絶縁膜を有するMOSが配設される周辺
回路と、第2ゲート絶縁膜よりなる薄膜ゲート絶縁膜を
有するMOSが配設される内部回路とを含んでなるシス
テムオンチップ(SOC)の製造方法であって、(ア)
シリコン基板上に第1ゲート絶縁膜を作製する工程と、
(イ)該内部回路が形成される領域の第1ゲート絶縁膜
を除去する工程と、(ウ)該周辺回路が形成される領域
の第1ゲート絶縁膜のエッチング量が、膜厚にして0.
01nm以上0.2nm以下となる条件により、該シリ
コン基板を洗浄する工程と、(エ)該シリコン基板上に
第2ゲート絶縁膜を作製する工程と、を含むことを特徴
とするSOCの製造方法が提供される。
第1MOS及び第2MOSが、同一シリコン基板上に混
載されてなる半導体装置の製造方法であって、(ア)該
シリコン基板上に第1ゲート絶縁膜を作製する工程と、
(イ)第1MOSが形成される領域の第1ゲート絶縁膜
を除去する工程と、(ウ)第2MOSが形成される領域
の第1ゲート絶縁膜のエッチング量が、膜厚にして0.
01nm以上0.2nm以下となる条件により、該シリ
コン基板を洗浄する工程と、(エ)該シリコン基板上に
第2ゲート絶縁膜を作製する工程と、を含むことを特徴
とする半導体装置の製造方法が提供される。
について説明する。
いて、ゲート絶縁膜の洗浄方法について鋭意検討した結
果、ゲート絶縁膜のエッチング量を制御することによ
り、ゲート絶縁膜の表面近傍に存在するパーティクルを
十分除去でき、同時にゲート絶縁膜の表面を十分に平滑
にできることを見出した。
OSが配設された周辺回路と、薄膜のゲート絶縁膜を有
するMOSが配設された内部回路とを含むSOC等の半
導体装置において、周辺回路の厚膜ゲート絶縁膜の高い
信頼性を実現することができる。
ン酸化膜、シリコン窒化膜およびシリコン酸窒化膜等を
挙げることができ、中でも、シリコン酸化膜が好まし
い。
は熱窒化することにより成膜することができる。また、
シリコン基板を熱酸化した後に熱窒化する、熱窒化した
後に熱酸化する、熱酸化および熱窒化を同時に行うこと
等により成膜することもできる。
ン酸化膜、シリコン窒化膜、シリコン酸窒化膜および高
誘電率膜等を挙げることができ、中でも、シリコン酸化
膜およびシリコン酸窒化膜が好ましい。
除去するためには、既に記載した通り、パーティクルを
リフトオフする必要があり、従来、洗浄工程において
は、ゲート絶縁膜を十分エッチングする必要があると考
えられてきた。
膜を、膜厚にして0.01nm以上、より好ましくは、
0.05nm以上と少量エッチングするのみで、パーテ
ィクルを十分除去できることを見出したものである。
ーティクルを除去するには、パーティクル全体をリフト
オフする必要はなく、ゲート絶縁膜の表面にパーティク
ルの一部のみが露出すれば十分であるためだと推察して
いる。
滑な表面を有するゲート絶縁膜を得るためには、ゲート
絶縁膜のエッチング量を、膜厚にして0.2nm以下、
より好ましくは0.15nm以下、更に好ましくは0.
1nm以下とする。
ート絶縁膜の膜厚(Re)に対する、ゲート絶縁膜の表
面の2乗平均粗さ(RMS)および平均粗さ(Ra)の
関係を示した。
用いて測定することができ、洗浄の前後における膜厚の
差から、エッチング量としてRe(nm)を算出するこ
とができる。また、RMS(nm)及びRa(nm)
は、試料表面の凹凸を原子間力顕微鏡(AFM)を用い
て評価し、これを平均することにより求めることができ
る。
りRMSを減少でき、Reを0.2nm以下とすること
により、RMSを0.235nm以下とでき、Reを
0.1nm以下とすることにより、RMSを0.228
nm以下とできることが分かる。
下であれば、これを再び酸化および/または窒化する等
により、周辺回路において、高い信頼性を有する厚膜の
ゲート絶縁膜を作製できる。
少することによりRaを減少でき、R eを0.2nm以下
とすることにより、Raを0.188nm以下とでき、
Reを0.1nm以下とすることにより、Raを0.18
2nm以下とできることが分かる。
であれば、これを再び酸化および/または窒化する等に
より、周辺回路において、高い信頼性を有する厚膜のゲ
ート絶縁膜を作製できる。
ゲート電極の界面において、局所的な凹凸が抑制される
ために、電界集中が発生し難くなるためだと推察され
る。この結果、経時絶縁破壊が抑制され、ゲート絶縁膜
の信頼性が向上する。
破壊通過電荷量(Qbd)の関係を示した。なお、Qbdと
は、50%のゲート絶縁膜を破壊するに必要な累積電荷
量(C/cm2)を意味しており、定電流TDDB(T
ime−Dependent−Dielectric−
Breakdown)法に準じて測定される。
bdを7C/cm2以上とすることが好ましく、10C/
cm2以上とすることがより好ましい。
とによりQbdを向上でき、Reを0.2nm以下とする
ことにより、Qbdを7C/cm2以上とでき、Reを0.
1nm以下とすることにより、Qbdを10C/cm2以
上とできる。
ート絶縁膜がシリコン酸化膜よりなるSOCの場合につ
いて、図1により模式的に説明する。
等の機能を有する内部回路101と、入出力の保護等の
機能を有する周辺回路102とを含んでおり、内部回路
に配設される第1MOSのゲート絶縁膜は、周辺回路に
配設される第2MOSのゲート絶縁膜より薄膜とされ3
nm以下とされるのに対し、周辺回路に配設される第2
MOSのゲート絶縁膜は、内部回路に配設される第1M
OSのゲート絶縁膜より厚膜とされ7nm以下とされ
る。
い薄膜化されるため、膜厚の下限は特に制限されず、1
nm以下とされる場合もある。
板104にフィールド酸化膜103を形成し、図1
(b)に示す様に、シリコン基板を全面酸化することに
より、第1ゲート絶縁膜として、周辺回路におけるゲー
ト絶縁膜に必要な厚膜の第1シリコン酸化膜105及び
106を、内部回路および周辺回路に、それぞれ成長さ
せる。第1ゲート絶縁膜の膜厚は、通常、7nm以下で
ある。
し、これを現像することにより、シリコン酸化105上
を開口する。そして、バッファードフッ酸等の薬液を使
用してウェットエッチング等を行い、シリコン酸化10
5を除去後、レジストを剥離する。ここで得られる状態
を、図1(c)に模式的に示す。
が形成されるゲート絶縁膜の表面近傍には、パーティク
ル及び有機物等の不純物107が存在しており、これを
洗浄により除去する。なお、内部回路が形成される領域
のシリコン基板の表面近傍にも不純物が存在している
が、ここでは図示を省略した。
が膜厚にして、0.01nm以上0.2nm以下であれ
ば特に制限されないが、これを実現するために、以下の
条件の1つ以上を満足することが好ましい。
上0.2nm以下のエッチング量を実現し、平滑なエッ
チング面を得ることができる範囲であれば特に制限され
ず、20℃以上45℃以下と比較的低温とすることもで
き、45℃より高く90℃以下と比較的高温とすること
もできる。
て、洗浄温度を変化させた場合のReの変化の様子を示
した。これより、洗浄温度(℃)を低下することにより
Reを減少でき、洗浄温度を45℃以下とすることによ
り、エッチングにより除去されるゲート絶縁膜の膜厚を
0.2nm以下とできることが分かる。更に、洗浄温度
を35℃以下とすることにより、エッチングにより除去
されるゲート絶縁膜の膜厚を0.1nm以下とできるこ
とも分かる。
掛りな温調装置等を必要としない等の利点がある。
は、必要に応じて、300W以上1000W以下の超音
波を印加することもできる。超音波を印加することによ
り、ゲート絶縁膜の表面に一部のみが露出したパーティ
クルを、ゲート絶縁膜から脱離することが促進され、洗
浄効率を向上することができる。
チング面を実現でき、超音波が印加されているため適当
なエッチング速度を実現できる。
され、所望のエッチング量を実現できる範囲内であれば
特に制限されない。しかしながら、洗浄時間はエッチン
グ量を大きく左右する場合があり、至適な時間を注意深
く選択する必要がある。
と比較的低温の場合は、洗浄時間を1分以上20分以下
の範囲内で至適化する。また、洗浄温度が45℃より高
く90℃以下と比較的高温の場合は、洗浄時間を30秒
以上5分以下の範囲内で至適化する。
は1分以上15分以下の範囲内で至適化される。
て、洗浄時間を変化させた場合のReの変化の様子を示
した。これより、洗浄時間(分)を短くすることにより
Reを減少でき、洗浄時間を2分30秒以下とすること
により、エッチングにより除去されるゲート絶縁膜の膜
厚を0.2nm以下とできることが分かる。更に、洗浄
時間を1分10秒以下とすることにより、エッチングに
より除去されるゲート絶縁膜の膜厚を0.1nm以下と
できることも分かる。
エッチングし、平滑な表面を形成し得るものであれば特
に制限されないが、エッチング速度を制御し易い等の理
由によりAPM洗浄液が好ましい。
合比(容積比)としては、1/4/20、1/1/5
0、1/1/5、0.15/1/5等を例示できる。し
かしながら、洗浄法が上記の条件を満たしていれば、A
PM洗浄液の混合比は、得られるゲート絶縁膜の特性に
殆ど影響しないことを、本発明者らは見出している。
過酸化水素量が、洗浄の進行に伴い、消費および揮発等
により減少したとしても、得られるゲート絶縁膜の特性
に殆ど影響を与えないため、安定した生産性を実現でき
る。
必要に応じて、採用することにより、図1(d)の直線
108で模式的に示す様な、エッチング面が平滑なゲー
ト絶縁膜を得ることができる。
水素水/超純水等の、いわゆるHPM洗浄液等を用い
て、引続き、金属不純物を除去する。
ることにより、第2ゲート絶縁膜として、第2シリコン
酸化膜109及び110を、内部回路および周辺回路
に、それぞれ成長させる。第2ゲート絶縁膜の膜厚は、
通常3nm以下とされる。
路にはシリコン酸化膜106及び110からなる2重層
を、内部回路にはシリコン酸化膜109からなる単層を
形成することができる。
ゲート絶縁膜に成形加工されるものであり、シリコン酸
化膜2重層の総膜厚は、薄膜ゲート絶縁膜の膜厚より大
きく、通常7nm以下とされる。一方、内部回路のシリ
コン酸化膜単層は、薄膜のゲート絶縁膜に成形加工され
るものであり、膜厚は、厚膜ゲート絶縁膜の膜厚より小
さく、通常3nm以下とされる。
酸窒化することにより、第2ゲート絶縁膜として、シリ
コン酸窒化膜を形成する場合もある。
CVD法等により、ポリシリコン膜を堆積する。なお、
ポリシリコン膜の成長時または成長後に、リン及びヒ素
等のN型不純物を添加する場合もある。
ラフィー法等により、ゲート電極111及び112に成
形加工される。
用いて、熱拡散法およびイオン注入法等により、ソース
/ドレイン領域113〜116を形成する。ここで得ら
れる構造を図1(f)に示す。
散防止層、エッチングストッパー層等の機能層を設ける
こともできる。
本発明の製造方法を説明してきた。しかしながら、本発
明の製造方法は、異なる膜厚のゲート絶縁膜を有するM
OSが配設されるマルチゲートシステム一般に適用する
ことができ、ゲート絶縁膜の高い信頼性を実現すること
ができる。
体装置としては、SOC及びDRAMの少なくとも一方
を搭載している素子等を挙げることができる。
する。なお、試薬等としては、特に明記しない限り、市
販の高重度品を使用した。
面を熱酸化し、図1(b)に示す様に5.1nmの膜厚
を有するシリコン酸化膜105及び106を形成した。
その後、バッファードフッ酸として、HF/NH4F/
H2O(質量比で、5/14/20)を使用し、シリコ
ン酸化膜105のみを除去した。
/過酸化水素水/超純水(容積比で、1/4/20)を
使用し、700Wの超音波を印加しながら25℃で10
分間洗浄を行うことにより、シリコン酸化膜106を
0.07nmエッチングした。
S及びRaは、それぞれ0.226nm及び0.179
nmであり、高い平滑性を確認することができた。
酸化水素水/超純水(容積比で、1/1/6)を使用
し、金属不純物を除去した。
熱酸化を行い、図1(e)に示す構造を得た。シリコン
酸化膜109及び110の膜厚は2.5nmであり、シ
リコン酸化膜106及び110の膜厚の和は6.0nm
であった。
1、成長温度700℃、雰囲気圧1.3kPaの条件
で、減圧CVD法により、ポリシリコンを20nm積層
し、これをゲート電極形状に成形加工した。ソース/ド
レイン領域の作製は、エネルギー150keV、ドーズ
量2.0×1013atoms/cm2の条件でイオン注
入法により行った。
構造を有するSOC1を製造した。SOC1の周辺回路
に配設されるMOSのゲート絶縁膜の膜厚は6.0nm
であり、内部回路に配設されるMOSのゲート絶縁膜の
膜厚は2.5nmであった。また、周辺回路に配設され
るMOSのゲート絶縁膜のQbdは11.9C/cm2で
あり、高い絶縁性を確認することができた。
1分とする以外は、SOC1の場合と同様にしてSOC
2を製造した。
配設されるMOSのゲート絶縁膜の膜厚は5.9nmで
あり、内部回路に配設されるMOSのゲート絶縁膜の膜
厚は2.5nmであった。
26nm及び0.180nmと小さく、Qbdは11.6
C/cm2と高かった。
OC2の場合と同様にしてSOC3を製造した。
配設されるMOSのゲート絶縁膜の膜厚は5.4nmで
あり、内部回路に配設されるMOSのゲート絶縁膜の膜
厚は2.5nmであった。
41nm及び0.192nmと大きく、Qbdは0.94
C/cm2と低かった。
外は、SOC1の場合と同様にしてSOC4及び5を、
それぞれ製造した。
さく、RMS及びRaは、それぞれ0.227nm及び
0.181nmと小さく、Qbdは10.1C/cm2と
高かった。
ト絶縁膜の膜厚は5.9nmであり、内部回路に配設さ
れるMOSのゲート絶縁膜の膜厚は2.5nmであっ
た。
さく、RMS及びRaは、それぞれ0.234nm及び
0.187nmと小さく、Qbdは7.2C/cm2と高
かった。
ト絶縁膜の膜厚は5.8nmであり、内部回路に配設さ
れるMOSのゲート絶縁膜の膜厚は2.5nmであっ
た。
した以外は、SOC1の場合と同様にして、SOC6を
製造することにより、SOC1と同等の性能を実現でき
る。
び第2ゲート絶縁膜積層体よりなる厚膜ゲート絶縁膜を
有するMOSが配設される周辺回路と、第2ゲート絶縁
膜よりなる薄膜ゲート絶縁膜を有するMOSが配設され
る内部回路とを含んでなるSOCの製造方法において、
周辺回路が形成される領域の第1ゲート絶縁膜のエッチ
ング量が、膜厚にして0.01nm以上0.2nm以下
となる条件により、シリコン基板を洗浄するすることに
より、第1ゲート絶縁膜の高い平滑性を安定して実現で
きるため、厚膜のゲート絶縁膜の信頼性を向上できる。
である。
ある。
Claims (9)
- 【請求項1】 第1及び第2ゲート絶縁膜積層体よりな
る厚膜ゲート絶縁膜を有するMOSが配設される周辺回
路と、第2ゲート絶縁膜よりなる薄膜ゲート絶縁膜を有
するMOSが配設される内部回路とを含んでなるシステ
ムオンチップ(SOC)の製造方法であって、(ア)シ
リコン基板上に第1ゲート絶縁膜を作製する工程と、
(イ)該内部回路が形成される領域の第1ゲート絶縁膜
を除去する工程と、(ウ)該周辺回路が形成される領域
の第1ゲート絶縁膜のエッチング量が、膜厚にして0.
01nm以上0.2nm以下となる条件により、該シリ
コン基板を洗浄する工程と、(エ)該シリコン基板上に
第2ゲート絶縁膜を作製する工程と、を含むことを特徴
とするSOCの製造方法。 - 【請求項2】 薄膜ゲート絶縁膜の膜厚は、厚膜ゲート
絶縁膜の膜厚より小さく3nm以下であり、厚膜ゲート
絶縁膜の膜厚は、薄膜ゲート絶縁膜の膜厚より大きく7
nm以下であることを特徴とする請求項1記載のシステ
ムオンチップ(SOC)の製造方法。 - 【請求項3】 第1ゲート絶縁膜の膜厚は7nm以下で
あり、第2ゲート絶縁膜の膜厚は3nm以下であること
を特徴とする請求項1又は2記載のシステムオンチップ
(SOC)の製造方法。 - 【請求項4】 異なる膜厚のゲート絶縁膜を有する第1
MOS及び第2MOSが、同一シリコン基板上に混載さ
れてなる半導体装置の製造方法であって、(ア)該シリ
コン基板上に第1ゲート絶縁膜を作製する工程と、
(イ)第1MOSが形成される領域の第1ゲート絶縁膜
を除去する工程と、(ウ)第2MOSが形成される領域
の第1ゲート絶縁膜のエッチング量が、膜厚にして0.
01nm以上0.2nm以下となる条件により、該シリ
コン基板を洗浄する工程と、(エ)該シリコン基板上に
第2ゲート絶縁膜を作製する工程と、を含むことを特徴
とする半導体装置の製造方法。 - 【請求項5】 第1ゲート絶縁膜の膜厚は7nm以下で
あり、第2ゲート絶縁膜の膜厚は3nm以下であること
を特徴とする請求項4記載の半導体装置の製造方法。 - 【請求項6】 洗浄温度は20℃以上45℃以下であ
り、洗浄時間は1分以上20分以下であることを特徴と
する請求項4又は5記載の半導体装置の製造方法。 - 【請求項7】 洗浄温度は45℃より高く90℃以下で
あり、洗浄時間は30秒以上5分以下であることを特徴
とする請求項4又は5記載の半導体装置の製造方法。 - 【請求項8】 洗浄工程において、300W以上100
0W以下の超音波を印加することを特徴とする請求項4
乃至7いずれかに記載の半導体装置の製造方法。 - 【請求項9】 半導体装置は、システムオンチップ(S
OC)及びDRAMの少なくとも一方を搭載しているこ
とを特徴とする請求項4乃至8いずれかに記載の半導体
装置の製造方法。
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