KR20020010084A - 시스템-온-칩의 제조 방법 및 반도체 장치의 제조 방법 - Google Patents

시스템-온-칩의 제조 방법 및 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명에 따르면, 실리콘 기판은 주변 회로가 형성될 영역(102)에 놓인 제1 게이트 절연막(106)의 식각량이 막두께로 0.01㎚ 이상 0.2㎚ 이하인 조건 하에서 세정된다. 상기 세정은, 제1 실리콘 산화막층(제1 게이트 절연막)(106) 및 제2 실리콘 산화막층(제2 게이트 절연막)(110)으로 된 후막 게이트 절연막을 갖는 MOS(Metal Oxide Semiconductor)가 놓인 주변 회로와, 제2 실리콘 산화막(109)으로 된 박막 게이트 절연막을 갖는 MOS가 놓인 내부 회로를 포함하는 SOC(System-On-Chip) 등의 반도체 장치에서 주변 회로의 후막 게이트 절연막에 대한 신뢰성을 실현한다.

Description

시스템-온-칩의 제조 방법 및 반도체 장치의 제조 방법{MANUFACTURING METHOD OF SYSTEM-ON-CHIP AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 시스템-온-칩(SOC: System-On-Chip)을 포함하는 반도체 장치를 제조하는 방법에 관한 것으로, 특히 후막(厚膜) 게이트 절연막 및 박막 게이트 절연막을 갖는 MOS(금속 산화물 반도체: Metal Oxide Semiconductor)가 주변 회로 및 내부 회로에 각각 놓인 다중 게이트 시스템(multiple gate system)을 갖는 시스템-온-칩을 제조하는 방법에 관한 것이다.
IC(집적 회로)를 위한 설계 및 제조 기술의 진보와 더불어, 최근에, 현재까지도 복수개의 LSI(대규모 집적 회로)를 갖는 시스템 구성을 요구하였던 시스템 기능을 SOC의 단일칩에 수용한 구성 요소들이 수행할 수 있는 소위 시스템-온-칩(이하에서는 "SOC"로 부르기로 함)을 개발하는 데 대규모의 투자가 이루어지고 있다.
SOC로 합체될 수도 있는 IP(지적 재산권)로는 CPU(중앙 처리 장치), 논리 회로, 큰 저장 용량을 갖는 다양한 메모리, 음성 및 화상 처리 회로, 다양한 인터페이스용 회로, 디지털-아날로그 혼합형 신호 처리 장치 등이 포함되고, 이러한 종류의 기능성 블럭은 기능성 블럭의 내부 회로를 구성하고 있다.
그럼에도 불구하고, 종래의 LSI와 같이, SOC에서도 입출력 보호의 기능을 갖거나, ESD(정전기 방전), 전류 노이즈 등으로부터 내부 회로를 보호하는 기능을 갖는 주변 회로가 제공된다.
각각 다수의 MOS를 포함하는 상기된 바와 같은 내부 회로 및 주변 회로는 다중 게이트 시스템을 구성한다. 일반적으로, 내부 회로에 포함된 MOS의 게이트 절연막은 내부 회로의 고집적을 달성하기 위해 3㎚ 이하로 얇게 제조된다.
이에 비해, 주변 회로에 포함된 MOS에 대해서는, 충분한 성능의 입출력 보호를 하기 위한 고내압(high withstand voltage)이 필요하다. 따라서, 주변 회로의 게이트 절연막은 내부 회로의 게이트 절연막보다 후막이 되도록 만족스러운 절연 효과를 가져야 한다.
실제로, 주변 회로의 게이트 절연막에 충분한 것으로 일반적으로 여겨지는 막두께는 5㎚ 이하이다. 그러나, 전원 전압 등 고전압의 존재로 인해 강력한 절연 효과가 특히 요구될 때, 경우에 따라, 주변 회로의 게이트 절연막의 막두께는 5 내지 7㎚로 설정된다.
결국, SOC의 성공적인 개발을 위해, 후막 게이트 절연막 및 박막 게이트 절연막을 갖는 MOS가 주변 회로 및 내부 회로에 각각 놓인 다중 게이트 시스템을 동일한 칩 상에 양호하게 제조할 수 있어야 한다.
상기 요건을 충족시키는 것은 SOC 제조에서 매우 중요한 문제이다. 이는 다음과 같이 설명될 수 있다. 다수의 기능성 블럭이 SOC로 합체되기 때문에, 기능성 블록의 내부 회로의 고집적에 대한 요구는 특히 강력하고, 이를 달성하기 위해 내부 회로의 게이트 절연막은 극히 얇게 제조된다. 이는 내부 회로의 게이트 절연막과 주변 회로의 게이트 절연막 사이의 커다란 막두께 차이를 발생시킨다. 다음에, SOC를 제조하는 데 있어서, 전혀 다른 막두께의 게이트 절연막을 갖는 다수의 MOS는 동일한 칩 상에 형성되어야 한다.
게이트 절연막이 실리콘 산화막으로 제조된 다중 게이트 시스템을 제조하는 종래의 방법의 예가 도6에 개략적으로 도시되어 있다. 여기에서, 도면은 필드 산화막(503)의 좌측(501)에는 내부 회로에 포함된 MOS를 그리고 필드 산화막의 우측(502)에는 주변 회로에 포함된 MOS를 형성하는 단계들을 차례로 도시하고 있다.
우선, 도6의 (a)에 도시된 바와 같이, 소자 절연용 필드 산화막이 실리콘 기판(504) 상에 형성된다.
다음에, 도6의 (b)에 도시된 바와 같이, 실리콘 기판의 전체 표면에는 산화 공정이 적용되어, 제1 게이트 절연막으로서의 실리콘 산화막(505, 506)이 내부 회로 및 주변 회로에서 각각 성장된다.
그 후, 내부 회로에 놓인 실리콘 산화막(505)만 제거되는데, 이로써 도6의 (c)에 도시된 구조가 달성된다. 주변 회로가 형성될 게이트 절연막의 표면 근처에, 파티클 및 유기 물질 등의 불순물(507)이 존재한다. 불순물은 내부 회로가 형성될 영역의 실리콘 기판의 표면 근처에도 존재하지만, 여기에서, 이것은 도면으로부터 생략되어 있다.
상기 불순물은 패턴 결함, 게이트 절연막을 위한 불량한 내압 등을 일으킬 수도 있기 때문에, 상기 불순물은 세정 단계에서 제거된다. 불순물의 제거 후 구조는 도6의 (d)에 도시되어 있다.
이어서, 실리콘의 전체 표면에 다시 산화 공정이 적용되어, 제2 게이트 절연막으로서의 실리콘 산화막(509, 510)이 내부 회로 및 주변 회로에서 각각 성장된다. 도6의 (e)에 도시된 바와 같이, 이로써 내부 회로의 박막 게이트 절연막으로 형성될 실리콘 산화막의 단일층의 형성과 더불어 주변 회로의 후막 게이트 절연막으로 형성될 실리콘 산화막의 이중층이 형성된다.
그 다음에, 폴리실리콘막이 실리콘 산화막 상에 증착되고, 이렇게 얻어진 폴리실리콘막은 포토리소그래피 공정(photolithography) 등에 의해 게이트 전극(511, 512)으로 형성된다. 그 후, 도6의 (f)에 도시된 바와 같이, 소스-드레인 영역(513 내지 516)이 형성되어, 주변 회로에서 후막 게이트 절연막을 갖는 MOS 및 내부 회로에서 박막 게이트 절연막을 갖는 또 다른 MOS를 포함하는 SOC가 달성된다.
주변 회로의 표면 근처에 존재하는 불순물을 제거하는 데 사용되는 세정제로는 현재까지도 APM 세정액 또는 암모니아, 과산화수소 및 초순수(ultrapure water)의 혼합액이 이용되고 있다. 이러한 경우에, 용액은 (a) 게이트 절연막 표면에 반복적으로 적용되는 식각 공정 및 산화 공정으로 인한 파티클에 대한 제거 효과, 및 (b) 제거된 파티클의 ζ 전위를 기판 표면의 전위와 동일하게 함으로써 기판 표면과 파티클 사이에서의 척력 발생으로 인한 기판 표면으로의 파티클 재부착에 대한 억제 효과 등의 기구(mechanism)에 의해 파티클을 제거하는 것으로 생각되고 있다.
따라서, 주변 회로에 형성되는 게이트 절연막의 청정한 표면을 얻기 위해, 철저한 파티클 제거가 수행되어야 할 것, 즉 절연막의 표면이 상당량 식각되어야할 것으로 생각되고 있다. 이는 현재까지도 고온 세정 및 장시간 세정을 설정하게 하였다. 경우에 따라, 게이트 절연막의 식각량은 막두께 기준으로 0.2㎚까지도 초과하였다.
그러나, 세정이 이러한 조건에서 수행될 때, 파티클이 성공적으로 제거될 수도 있지만, 게이트 절연막의 표면 거칠기가 도6의 (d)의 파상선(508)으로 나타낸 바와 같이 증가될 수도 있고, 주변 회로의 게이트 절연막의 신뢰성이 감소될 수도 있다.
또한, 차후에 또 다른 산화 공정 등이 적용되더라도, 열화된 표면을 갖는 게이트 절연막은 막질을 회복할 수 없고 낮은 신뢰성을 갖는 게이트 절연막만 발생시킬 수도 있다.
이에 대한 주요인은 아마도 게이트 절연막과 게이트 전극 사이의 계면에서 국부적으로 발생하는 비평탄도로 인한 전기장 집중화의 발생이다. 이는 아마도 TDDB(시간 의존형 절연 파괴: Time Dependent Dielectric Breakdown)를 일으키고 게이트 절연막의 신뢰성을 저하시킨다.
이제, 일본 특허 출원 공개 제112,454/1998호에서, 발명의 목적이 실리콘 반도체 기판의 표면을 세정하는 데 있어서 식각에 의해 발생되는 거칠기를 감소시키는 것으로 개시되었다. 또한, 상기 공보에는 게이트 절연막의 열화와 관련된 문제들도 기재되어 있다.
그러나, SOC 등의 주변 회로에 포함된 후막 절연막에 대해서는 아무것도 기재되어 있지 않다. 더욱이, 세정 온도 및 세정 시간 등의 세정 조건에 대해, 일반적인 것만 언급되어 있고, 게이트 절연막의 식각량에 대한 제어는 기재되어 있지 않다. 따라서, 경우에 따라, 상기 발명에 따르더라도 특히 SOC 등의 후막 절연막의 평탄도가 달성되지 못할 수도 있다.
또한, 세정의 제어 능력에 대한 개선을 목적으로 한 일본 특허 출원 공개 제110,640/1988호에서, APM 세정액이 사용되는 세정 단계에서, 초음파를 인가하면서 주위 온도에서 세정이 수행되는 것으로 제안되어 있다.
그러나, 상기 공보에서, SOC 등의 주변 회로에 포함된 후막 게이트 절연막에 대해서는 전혀 기재되어 있지 않다. 더욱이, 게이트 절연막의 식각량 또는 게이트 절연막의 표면 거칠기에 대한 제어에 대해서도 전혀 언급되어 있지 않다. 따라서, 경우에 따라, 상기 발명에 따르더라도 SOC 등의 후막 게이트 절연막의 평탄도가 안정적으로 달성되지 못할 수도 있다.
따라서, 상기 예를 포함한 어떠한 종래 기술이 사용되더라도, 특히 SOC 등의 후막 게이트 절연막을 갖는 MOS 및 박막 게이트 절연막을 갖는 MOS가 모두 구비된 반도체 장치에서 세정 후 게이트 절연막에 대한 양호한 평탄도가 안정적으로 달성될 수 없으며, 이러한 경우에 후막 절연막에 대한 고신뢰성이 확보될 수 없다.
따라서, 본 발명의 목적은 후막 게이트 절연막을 갖는 MOS가 놓인 주변 회로와, 박막 게이트 절연막을 갖는 MOS가 놓인 내부 회로를 포함하는 SOC 등의 반도체 장치에서 주변 회로의 후막 게이트 절연막에 대한 고신뢰성을 달성하는 것이다.
상기 목적을 달성하기 위해, 본 발명은, 제1 게이트 절연막 및 제2 게이트절연막의 층으로 된 후막 게이트 절연막을 갖는 MOS가 놓인 주변 회로와, 제2 게이트 절연막으로 된 박막 게이트 절연막을 갖는 MOS가 놓인 내부 회로를 포함하는 시스템-온-칩을 제조하는 방법에 있어서, 제1 게이트 절연막을 실리콘 기판 상에 형성하는 단계와, 내부 회로가 형성될 영역에 놓인 제1 게이트 절연막을 제거하는 단계와, 주변 회로가 형성될 영역에 놓인 제1 게이트 절연막의 식각량이 막두께 기준으로 0.01㎚ 이상 0.2㎚ 이하인 조건 하에서 실리콘 기판을 세정하는 단계와, 제2 게이트 절연막을 실리콘 기판 상에 형성하는 단계를 포함하는 것을 특징으로 하는 시스템-온-칩 제조 방법을 제공한다.
또한, 본 발명은, 서로 다른 막두께의 각각의 게이트 절연막을 갖는 제1 MOS 및 제2 MOS가 동일한 실리콘 기판에 놓여 그에 합체되는 반도체 장치를 제조하는 방법에 있어서, 제1 게이트 절연막을 실리콘 기판 상에 형성하는 단계와, 제1 MOS가 형성될 영역에 놓인 제1 게이트 절연막을 제거하는 단계와, 제2 MOS가 형성될 영역에 놓인 제1 게이트 절연막의 식각량이 막두께 기준으로 0.01㎚ 이상 0.2㎚ 이하인 조건 하에서 실리콘 기판을 세정하는 단계와, 제2 게이트 절연막을 실리콘 기판 상에 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법을 제공한다.
본 발명은 제1 게이트 절연막 및 제2 게이트 절연막의 층으로 된 후막 게이트 절연막을 갖는 MOS가 놓인 주변 회로와, 제2 게이트 절연막으로 된 박막 게이트 절연막을 갖는 MOS가 놓인 내부 회로를 포함하는 SOC를 제조하는 방법을 제공하는데, 상기 방법에서, 실리콘 기판은 주변 회로가 형성될 영역에 놓인 제1 게이트 절연막의 식각량이 막두께 기준으로 0.01㎚ 이상 0.2㎚ 이하인 조건 하에서 세정된다. 결국, 제1 게이트 절연막에 대한 우수한 평탄도가 안정적으로 달성될 수 있기 때문에, 후막 게이트 절연막의 신뢰성이 향상될 수 있다.
도1은 본 발명의 제조 방법의 단계들을 도시하는 일련의 개략 단면도.
도2는 RMS 및 Ra각각의 Re의존성을 도시하는 한 쌍의 그래프.
도3은 Qbd의 Re의존성을 도시하는 그래프.
도4는 세정 온도의 함수로서의 Re를 도시하는 그래프.
도5는 세정 시간의 함수로서의 Re를 도시하는 그래프.
도6은 종래의 제조 방법의 단계들을 도시하는 일련의 개략 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 내부 회로
102：주변 회로
103 : 필드 산화막
104 : 실리콘 기판
105, 106 : 제1 절연막
107 : 불순물
108 : 평탄한 식각면
109, 110 : 제2 절연막
111, 112 : 게이트 전극
113, 114, 115, 116 : 소스-드레인 영역
본 발명자들은 SOC 등의 주변 회로의 게이트 절연막을 세정하는 방법에 대한 포괄적인 투자를 수행하였으며, 게이트 절연막의 식각량을 적절하게 조절함으로써 게이트 절연막의 표면 근처에 존재하는 파티클이 충분히 제거될 수 있고 동시에 게이트 절연막의 표면이 만족스럽게 평탄하게 제조될 수 있다.
결과적으로, 후막 게이트 절연막을 갖는 MOS가 놓인 주변 회로와, 박막 게이트 절연막을 갖는 MOS가 놓인 내부 회로를 포함하는 SOC 등의 반도체 장치에서, 주변 회로의 후막 절연막에 대한 고신뢰성이 달성될 수 있다.
제1 게이트 절연막으로서, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등이 채용될 수 있지만, 이러한 막들 중에서 실리콘 산화막이 바람직하다.
상기 막들은 실리콘 기판에 열산화 공정 또는 열질화 공정을 적용함으로써 성장될 수 있다. 막 성장을 위해 다양한 방식으로 이들 모두를 적용하는 것도 가능하다. 예컨대, 실리콘 기판의 열산화 공정이 이루어진 후에 열질화 공정이 수행될 수 있고, 열질화 공정 후 열산화 공정 또는 심지어 열산화 공정 및 열질화 공정이 동시에 수행될 수 있다.
또한, 제2 게이트 절연막으로서, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 고유전 상수를 갖는 막 등이 채용될 수 있지만, 이러한 막들 중에서 실리콘 산화막 및 실리콘 산질화막이 바람직하다.
상기 게이트 절연막들 중 어느 것으로부터 파티클을 제거하기 위해, 파티클은 상기된 바와 같이 제거되어야 하고, 현재까지도 게이트 절연막은 세정 단계에서 상당량 식각되어야 하는 것으로 생각되고 있다.
그러나, 본 발명자들은 막두께 기준으로 0.01㎚ 이상, 보다 바람직하게는 0.05㎚ 이상인 게이트 절연막의 작은 식각량만으로도 파티클을 만족스럽게 제거하는 데 충분하다는 것을 증명하였다.
아마도, 파티클을 제거하기 위해, 이유가 매우 명백한 것은 아니지만, 전체 표면을 제거할 필요가 없고, 게이트 절연막의 표면 중 일부 표면만을 노출시키는 것으로 충분하다.
한편, SOC의 주변 회로에서 만족스럽게 평탄한 표면을 갖는 게이트 절연막을 얻기 위해, 게이트 절연막의 식각량은 막두께 기준으로 바람직하게는 0.2㎚ 이하, 보다 바람직하게는 0.15㎚ 이하, 더욱 바람직하게는 0.1㎚ 이하이어야 한다.
도2는 식각에 의해 식각되는 게이트 절연막 부분의 막두께(Re)에 대한 게이트 절연막 표면의 제곱 평균 제곱근 거칠기(RMS) 및 평균 거칠기(Ra)의 의존성을 도시하고 있다.
막두께(㎚)의 측정은 엘립소미터(ellipsometer) 등으로 이루어질 수 있고, 식각량으로서의 Re(㎚)는 세정 전후의 막두께 차이로부터 계산될 수 있다. RMS 및 Ra에 있어서, 시료 표면의 평탄도는 원자력 현미경(ATM)을 사용하여 측정될 수 있고, 다음에, 상기 추정치들의 각각의 평균치들은 계산에 의해 얻어질 수 있다.
도2의 (a)에 명확하게 도시된 바와 같이, RMS는 Re를 감소시킴으로써 작아질 수 있다. Re가 0.2㎚ 이하로 설정될 때, RMS는 0.235㎚ 이하가 될 수 있고, Re가 0.1㎚ 이하로 설정될 때, RMS는 0.228㎚ 이하가 될 수 있다.
게이트 절연막의 RMS가 0.235㎚ 이하로 유지되는 한, 게이트 절연막에 또 다른 산화 공정 및/또는 질화 공정 등을 적용함으로써, 주변 회로에서 고신뢰성을 갖는 후막 게이트 절연막을 제조하는 것이 가능하다.
또한, 도2의 (b)에 명확하게 도시된 바와 같이, Ra는 Re(㎚)를 감소시킴으로써 작아질 수 있다. Re가 0.2㎚ 이하로 설정될 때, Ra는 0.188㎚ 이하가 될 수 있고, Re가 0.1㎚ 이하로 설정될 때, Ra는 0.182㎚ 이하가 될 수 있다.
게이트 절연막의 Ra가 0.188㎚ 이하로 유지되는 한, 게이트 절연막에 또 다른 산화 공정 및/또는 질화 공정 등을 적용함으로써, 주변 회로에서 고신뢰성을 갖는 후막 게이트 절연막을 제조하는 것이 가능하다.
상기 변화의 주요 요인은 아마도 전기장 집중화의 발생 빈도 저하인데, 이는 게이트 절연막과 게이트 전극 사이의 계면에서 국부적으로 발생할 수도 있는 비평탄도에 대한 제어의 신규한 도입에 기인한다. 결국, TDDB는 억제되고, 게이트 절연막의 신뢰성은 향상된다.
도3은 Re에 대한 게이트 절연막의 파괴를 위한 전달 전하량(Qbd)의 의존성을도시하고 있다. 여기에서, Qbd는 소정 개수의 게이트 절연막의 50%를 파괴시키는 데 필요한 누적 전하량(C/㎠)을 나타내며, 측정은 정전류 TDDB법에 따라 이루어진다.
SOC를 위한 만족스러운 신뢰성을 확보하기 위해, Qbd는 바람직하게는 7C/㎠ 이상, 보다 바람직하게는 10C/㎠ 이상이면 된다.
도3에 명확하게 도시된 바와 같이, Qbd는 Re를 감소시킴으로써 향상될 수 있다. Re가 0.2㎚ 이하로 설정될 때, Qbd는 7C/㎠ 이상이 될 수 있고, Re가 0.1㎚ 이하로 설정될 때, Qbd는 10C/㎠ 이상이 될 수 있다.
이제, 도1을 참조하여 게이트 절연막이 실리콘 산화막으로 제조된 SOC를 위한 본 발명의 제조 방법을 개략적으로 설명하기로 한다.
제조될 SOC는 논리 회로, 메모리 등으로서의 기능을 갖는 내부 회로(101) 및 입출력 보호 등의 기능을 갖는 주변 회로(102)를 포함한다. 내부 회로에 놓인 제1 MOS의 게이트 절연막은 주변 회로에 놓인 제2 MOS의 게이트 절연막보다 얇고 두께가 3㎚ 이하이며, 주변 회로에 놓인 제2 MOS의 게이트 절연막은 내부 회로에 놓인 제1 MOS의 절연막보다 두껍고 두께가 7㎚ 이하이다.
게이트 절연막은 회로 방식의 고집적화를 달성하려는 시도로 그 어느 때보다 얇게 제조되고 있기 때문에, 막두께에 대한 하한은 여기에서 특별하게 설정되어 있지 않다. 막두께는 1㎚ 이하일 수 있다.
우선, 도1의 (a)에 도시된 바와 같이, 필드 산화막(103)이 실리콘 기판(104) 상에 형성되고, 다음에, 도1의 (b)에 도시된 바와 같이, 실리콘 기판의 전체 표면에 적용되는 산화 공정과 함께, 제1 실리콘 산화막(105, 106)이 각각 내부 회로 및 주변 회로의 제1 게이트 절연막으로서 주변 회로의 게이트 절연막에 필요한 두께로 성장된다. 제1 게이트 절연막의 막두께는 대체로 7㎚ 이하이다.
다음에, 1㎛ 정도의 두께를 갖는 레지스트가 형성되고, 상기 레지스트를 현상함으로써 실리콘 산화막(105)에 걸쳐 개구부가 형성된다. 다음에, 염산 완충액 등의 화학 용액을 사용하여, 습식각이 수행되고, 실리콘 산화막(105)이 제거된 후, 레지스트가 제거된다. 여기에서 얻어진 구조는 도1의 (c)에 개략적으로 도시되어 있다.
도1의 (c)에 개략적으로 도시된 바와 같이, 주변 회로가 형성될 게이트 절연막의 표면 근처에서, 파티클 및 유기 물질 등의 불순물(107)이 존재하고 이들은 세정에 의해 제거된다. 불순물은 내부 회로가 형성될 영역의 실리콘 기판의 표면 근처에도 존재하지만, 이들은 도면으로부터 생략되어 있다.
세정 조건은 게이트 절연막의 식각량이 막두께 기준으로 0.01㎚ 이상 0.2㎚ 이하인 한 특별히 제한되지 않는다. 그럼에도 불구하고, 상기 요건을 충족시키기 위해, 다음 조건들 중 적어도 하나를 만족시키는 것이 바람직하다.
세정 온도에 대해, 평탄한 식각면이 달성될 수 있도록 막두께 기준으로 식각량이 0.1㎚ 이상 0.2㎚ 이하의 범위에 있으면, 어떠한 특별한 제한도 존재하지 않는다. 20℃ 이상 45℃ 이하인 비교적 낮은 온도 또는 45℃ 이상 90℃ 이하인 비교적 높은 온도로 설정되는 것이 가능하다.
도4는 10분의 고정된 세정 시간에 따른 세정 온도의 함수로서의 Re의 변화를 도시하고 있다. 상기 플롯은 Re가 세정 온도(℃)를 낮춤으로써 감소될 수 있는 것을 나타내고 있다. 세정 온도가 45℃ 이하로 설정될 때, 식각에 의해 식각되는 게이트 절연막 부분의 막두께는 0.2㎚ 이하가 될 수 있다. 또한, 세정 온도가 35℃ 이하로 설정될 때, 식각에 의해 식각되는 게이트 절연막 부분의 막두께는 0.1㎚ 이하가 될 수 있다.
더욱이, 세정 온도가 45℃ 이하로 설정되면, 온도 조절용의 정밀 장치가 불필요해지는데, 이는 추가적인 장점이다.
또한, 세정 온도가 낮게 설정되는 경우에, 상황에 따라, 300W 이상 1000W 이하의 에너지를 갖는 초음파가 적용될 수도 있다. 초음파의 적용은 게이트 절연막의 표면에 부분적으로 노출되는 파티클들이 게이트 절연막으로부터 용이하게 분리될 수 있게 하여, 세정 효율을 개선시킨다.
이러한 경우에, 낮은 세정 온도의 사용은 식각면이 양호한 평탄도를 달성할 수 있게 하고, 초음파의 적용은 적절한 식각 속도를 달성하는 것을 가능하게 한다.
세정 시간은 세정 온도에 따라 결정되며, 소정의 식각량이 달성될 수 있는 범위에 있으면, 어떠한 제한도 존재하지 않는다. 그러나, 경우에 따라, 어떤 세정 시간은 매우 신중하게 최적 시간을 선택할 필요가 있을 정도로 식각량에 지대한 영향을 준다.
예컨대, 세정 시간이 20℃ 이상 45℃ 이하인 비교적 낮은 온도로 설정될 때, 세정 시간은 1분 이상, 20분 이하의 범위에서 최적이다. 한편, 세정 온도가 45℃ 이상 90℃ 이하인 비교적 높은 온도로 설정될 때, 세정 시간은 30초 이상 5분 이하의 범위에서 최적이다.
또한, 세정이 25℃에서 수행될 때, 세정 시간은 1분 이상 15분 이하의 범위에서 최적이다.
도5는 65℃로 고정된 세정 온도에 따른 세정 시간의 함수로서의 Re의 변화를 도시하고 있다. 상기 플롯은 Re가 세정 시간(분)을 단축시킴으로써 감소될 수 있는 것을 나타내고 있다. 세정 시간이 2분 30초 이하로 설정될 때, 식각에 의해 식각되는 게이트 절연막 부분의 막두께는 0.2㎚ 이하가 될 수 있다. 또한, 세정 시간이 1분 10초 이하로 설정될 때, 식각에 의해 식각되는 게이트 절연막 부분의 막두께는 0.1㎚ 이하가 될 수 있다.
세정제에 대해, 세정제가 게이트 절연막을 식각할 수 있고 나머지 표면이 평탄한 형태인 한, 어떠한 세정제도 특별히 제한되지 않는다. 그러나, 식각 속도가 용이하게 조절될 수 있기 때문에, APM 세정액이 바람직하다.
암모니아, 과산화수소 및 초순수의 혼합비(부피 기준)의 예로서, 1/4/20, 1/1/50, 1/1/5, 0.15/1/5 등이 있다. 그러나, 본 발명자들의 관찰에 따르면, APM 세정액의 혼합비는 세정 방법이 상기 조건들을 만족시키는 한 얻어진 게이트 절연막의 특성에 거의 영향을 주지 않는다.
결국, APM 세정액 내의 암모니아 또는 과산화수소의 양이 소비 또는 휘발 등으로 감소되더라도, 세정이 진행되는 동안에, 얻어진 게이트 절연막의 특성은 안정적인 생산이 확보될 수 있도록 거의 변하지 않는다.
상기 조건들 중 하나 이상의 조건을 채용함으로써, 상황에 따라, 도1의 (d)의 직선(108)에 의해 개략적으로 나타낸 바와 같은 평탄한 식각면을 갖는 게이트 절연막이 얻어질 수 있다.
파티클이 제거된 후, 염산, 과산화수소 및 초순수의 혼합액인 소위 HPM 세정액을 사용하여, 금속 불순물의 제거가 연속적으로 수행된다.
이어서, 실리콘 기판의 전체 표면에는 산화 공정이 한번 더 적용되고, 제2 실리콘 산화막(109, 110)이 각각 내부 회로 및 주변 회로에서 제2 게이트 절연막으로서 성장된다. 제2 게이트 절연막의 막두께는 대체로 3㎚ 이하이다.
결과적으로, 도1의 (e)에 도시된 바와 같이, 주변 회로에서는 실리콘 산화막(106, 110)으로 구성된 이중층이 형성될 수 있고, 내부 회로에서는 실리콘 산화막(109)으로 구성된 단일층이 형성될 수 있다.
주변 회로의 실리콘 산화막의 이중층은 후막 게이트 절연막으로 형성되며, 실리콘 산화막의 이중층의 총 두께는 박막 게이트 절연막의 막두께보다 크고, 보통 7㎚ 이하로 설정된다. 반면에, 내부 회로의 실리콘 산화막의 단일층은 박막 게이트 절연막으로 형성되며, 막두께는 후막 절연막의 막두께보다 작고, 보통 3㎚ 이하로 설정된다.
또한, 상황에 따라, 실리콘 기판의 전체 표면에 산질화 공정을 적용함으로써실리콘 산질화막이 제2 게이트 절연막으로서 형성될 수도 있다.
이제, 상기 단계들에 의해 얻어진 실리콘 산화막 상에, 폴리실리콘막이 저압 CVD(화학 기상 증착)법 등에 의해 증착된다. 경우에 따라, 폴리실리콘을 성장시키는 동안이나 성장시킨 후, 인 또는 비소 등의 N-형 도판트가 부가될 수도 있다.
얻어진 폴리실리콘막은 포토리소그래피 공정 등에 의해 게이트 전극(111, 112)으로 형성된다.
이어서, 게이트 전극을 마스크로 사용하여, 소스-드레인 영역(113 내지 116)이 열확산법 및 이온 주입법에 의해 형성되는데, 이로써 도1의 (f)에 도시된 구조가 달성된다.
필요에 따라, 게터링층(gettering layer), 확산 방지층, 식각 스토퍼층 등의 기능성 층이 추가로 설정될 수 있다.
본 발명의 상기 제조 방법은 SOC의 경우를 들어 기재되어 있다. 그러나, 본 발명의 제조 방법은 서로 다른 막두께의 게이트 절연막을 갖는 MOS들이 놓여 그 내부의 게이트 절연막에 대한 고신뢰성을 달성할 수 있는 어떠한 다중 게이트 시스템에도 적용될 수 있다.
또한, 다중 게이트 시스템을 갖는 반도체 장치의 예로서, SOC 및 DRAM(다이내믹 랜덤 액세스 메모리) 중 하나 또는 모두가 구비된 요소가 있다.
본 발명은 다음 예들에 의해 추가로 도시 및 설명될 것이다. 시약에 있어서, 아무런 언급이 없다면, 고순도의 상용 제품이 사용된다.
예 1: SOC 1의 제조
온도가 900℃이고 시간이 10분인 조건 하에서 열산화 공정이 실리콘 기판(104)의 전체 표면에 적용되고, 도1의 (b)에 도시된 바와 같이, 5.1㎚의 두께를 갖는 실리콘 산화막(105, 106)이 형성된다. 그 후, 불산 완충액으로서 HF, NH4F 및 H2O(1/4/20의 부피비)의 혼합액을 사용하여, 실리콘 산화막(105)만 제거된다.
다음에, APM 세정액으로서 암모니아, 과산화수도 및 초순수(1/4/20의 부피비)의 혼합액을 사용하여, 700W의 에너지를 갖는 초음파를 적용하면서 10분 동안 25℃에서 세정이 수행되어, 실리콘 산화막(106)이 0.07㎚ 정도 식각된다.
세정 후 실리콘 산화물 표면의 RMS 및 Ra는 각각 0.226㎚ 및 0.179㎚인데, 이는 상기 막의 고평탄도를 나타낸다.
그 다음에, HPM 세정액으로서 염산, 과산화수소 및 초순수(1/1/6의 부피비)의 혼합액을 사용하여, 금속 불순물이 제거된다.
이어서, 온도가 800℃이고 시간이 8분인 조건 하에서 또 다른 열산화 공정이 수행되어, 도1의 (e)에 도시된 구조가 달성된다. 실리콘 산화막(109, 110)의 막두께는 각각 2.5㎚이고, 실리콘 산화막(106, 110)의 총 막두께는 6.0㎚이다.
다음에, SiH에 대한 PH3의 가스비가 0.001이고 성장 온도가 700℃이고 대기 압력이 1.3㎪인 조건 하에서 저압 CVD법에 의해 폴리실리콘이 20㎚의 두께로 성장되어, 게이트 전극의 형상으로 형성된다. 에너지가 150keV이고 도우즈(dose)가2.0×1013원자/㎠인 조건 하에서 이온 주입법에 소스-드레인의 형성이 수행된다.
이와 같이, 도1의 (f)에 개략적으로 도시된 구조를 갖는 SOC가 제조된다. SOC 1의 주변 회로에 놓인 MOS의 게이트 절연막의 막두께는 6.0㎚이고, 내부 회로에 놓인 또 다른 MOS의 게이트 절연막의 막두께는 2.5㎚이다. 또한, 주변 회로에 놓인 MOS의 게이트 절연막의 Qbd는 11.9C/㎠인데, 이는 상기 막의 고절연 성능을 나타낸다.
예 2: SOC 2의 제조
SOC 2는 APM 세정액으로의 세정을 위해 세정 온도가 65℃로 설정되고 세정 시간이 1분으로 설정되는 점을 제외하면 SOC 1과 동일한 방식으로 제조된다.
Re는 0.08㎚ 정도로 작고, 주변 회로에 놓인 MOS의 게이트 절연막의 막두께는 5.9㎚이고, 내부 회로에 놓인 또 다른 MOS의 게이트 절연막의 막두께는 2.5㎚이다.
또한, RMS 및 Ra는 각각 0.226㎚ 및 0.180㎚ 정도로 작고, Qbd는 11.6C/㎠ 정도로 크다.
예 3: SOC 3의 제조
SOC 3은 APM 세정액으로의 세정을 위해 세정 시간이 10분으로 설정되는 점을 제외하면 SOC 2와 동일한 방식으로 제조된다.
Re는 0.69㎚ 정도로 크고, 주변 회로에 놓인 MOS의 게이트 절연막의 막두께는 5.4㎚이고, 내부 회로에 놓인 또 다른 MOS의 게이트 절연막의 막두께는 2.5㎚이다.
또한, RMS 및 Ra는 각각 0.241㎚ 및 0.192㎚ 정도로 크고, Qbd는 0.94C/㎠ 정도로 작다.
예 4: SOC 4 및 SOC 5의 제조
SOC 4 및 SOC 5는 APM 세정액으로의 세정을 위해 세정 온도가 각각 35℃ 및 45℃로 설정되는 점을 제외하면 SOC 1과 동일한 방식으로 제조된다.
SOC 4의 경우에, Re는 0.09㎚ 정도로 작고, RMS 및 Ra는 각각 0.227 및 0.181㎚ 이하이고, Qbd는 10.1C/㎠ 정도로 크다.
또한, 주변 회로에 놓인 MOS의 게이트 절연막의 막두께는 5.9㎚이고, 내부 회로에 놓인 또 다른 MOS의 게이트 절연막의 막두께는 2.5㎚이다.
SOC 5의 경우에, Re는 0.19㎚ 정도로 작고, RMS 및 Ra는 각각 0.234 및 0.187㎚ 이하이고, Qbd는 7.2C/㎠ 정도로 크다.
또한, 주변 회로에 놓인 MOS의 게이트 절연막의 막두께는 5.8㎚이고, 내부 회로에 놓인 또 다른 MOS의 게이트 절연막의 막두께는 2.5㎚이다.
예 5: SOC 6의 제조
SOC 6은 실리콘 산질화막이 실리콘 산화막(109, 110)을 대체하는 점을 제외하면 SOC 1과 동일한 방식으로 제조되고, SOC 6은 SOC 1과 동일한 우수한 성능을 나타낸다.
따라서, 본 발명에 따르면, 후막 게이트 절연막을 갖는 MOS가 놓인 주변 회로와 박막 게이트 절연막이 놓인 내부 회로를 포함하는 SOC 등의 반도체 장치에서 주변 회로의 후막 게이트 절연막에 대한 고신뢰성을 확보할 수 있다.

Claims (9)

  1. 제1 게이트 절연막 및 제2 게이트 절연막의 층으로 된 후막(厚膜) 게이트 절연막을 갖는 MOS(금속 산화물 반도체)가 놓인 주변 회로와, 제2 게이트 절연막으로 된 박막 게이트 절연막을 갖는 MOS가 놓인 내부 회로를 포함하는 시스템-온-칩(System-On-Chip)을 제조하는 방법에 있어서,
    (a) 상기 제1 게이트 절연막을 실리콘 기판 상에 형성하는 단계와,
    (b) 상기 내부 회로가 형성될 영역에 놓인 제1 게이트 절연막을 제거하는 단계와,
    (c) 상기 주변 회로가 형성될 영역에 놓인 제1 게이트 절연막의 식각량이, 막두께 기준으로 0.01㎚ 이상 0.2㎚ 이하인 조건 하에서 상기 실리콘 기판을 세정하는 단계와,
    (d) 상기 제2 게이트 절연막을 상기 실리콘 기판 상에 형성하는 단계
    를 포함하는 것을 특징으로 하는 시스템-온-칩 제조 방법.
  2. 제1항에 있어서, 상기 후막 게이트 절연막의 두께보다 작은 상기 박막 게이트 절연막의 두께는 3㎚ 이하이고,
    상기 박막 게이트 절연막의 두께보다 큰 상기 후막 게이트 절연막의 두께는 7㎚ 이하인 것을 특징으로 하는 시스템-온-칩 제조 방법.
  3. 제1항에 있어서, 상기 제1 게이트 절연막의 두께는 7㎚ 이하이고, 상기 제2 게이트 절연막의 두께는 3㎚ 이하인 것을 특징으로 하는 시스템-온-칩 제조 방법.
  4. 서로 다른 막 두께의 게이트 절연막을 각각 갖는 제1 MOS 및 제2 MOS가 하나의 동일한 실리콘 기판 상에 놓여 합체되는 반도체 장치를 제조하는 방법에 있어서,
    (a) 제1 게이트 절연막을 상기 실리콘 기판 상에 형성하는 단계와,
    (b) 상기 제1 MOS가 형성될 영역에 놓인 제1 게이트 절연막을 제거하는 단계와,
    (c) 상기 제2 MOS가 형성될 영역에 놓인 제1 게이트 절연막의 식각량이, 막두께fh 0.01㎚ 이상 0.2㎚ 이하인 조건 하에서 상기 실리콘 기판을 세정하는 단계와,
    (d) 제2 게이트 절연막을 상기 실리콘 기판 상에 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제4항에 있어서, 상기 제1 게이트 절연막의 두께는 7㎚ 이하이고, 상기 제2 게이트 절연막의 두께는 3㎚ 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제4항에 있어서, 세정 온도는 20℃ 이상 45℃ 이하이고, 세정 시간은 1분 이상 20분 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제4항에 있어서, 세정 온도는 45℃ 이상 90℃ 이하이고, 세정 시간은 30초 이상 5분 이하인 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제4항에 있어서, 상기 세정 단계에서, 300W 이상 1000W 이하의 에너지를 갖는 초음파가 인가되는 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제4항에 있어서, 상기 반도체 장치에는 시스템-온-칩 및 DRAM 중 하나 또는 둘다가 탑재되는 것을 특징으로 하는 반도체 장치 제조 방법.
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