JP3589801B2 - 半導体基板表面の酸化膜の形成方法 - Google Patents
半導体基板表面の酸化膜の形成方法 Download PDFInfo
- Publication number
- JP3589801B2 JP3589801B2 JP19923296A JP19923296A JP3589801B2 JP 3589801 B2 JP3589801 B2 JP 3589801B2 JP 19923296 A JP19923296 A JP 19923296A JP 19923296 A JP19923296 A JP 19923296A JP 3589801 B2 JP3589801 B2 JP 3589801B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- semiconductor substrate
- forming
- film
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路などに用いられる金属−酸化膜−半導体デバイス、すなわちＭＯＳ(metal oxide semiconductor)デバイス、とりわけＭＯＳトラン ジスタおよびＭＯＳ容量の極薄ゲート酸化膜および容量酸化膜等に応用が可能な半導体基板表面の酸化膜の形成方法に関するものである。
【０００２】
【従来の技術】
半導体デバイス、とりわけＭＯＳトランジスタ、ＭＯＳ容量のゲート酸化膜および容量酸化膜には通常シリコンデバイスの場合、二酸化シリコン膜（以下、酸化膜と呼ぶ）が用いられる。これらの、酸化膜には高い絶縁破壊耐圧、高い絶縁破壊電荷量が要求される。そのため、ウェーハの洗浄は非常に重要な工程の一つである。ウェーハは洗浄されると同時に、低い固定電荷密度、低い界面準位密度など高品質が要求される。一方、デバイスの微細化、高集積化に伴い、ゲート酸化膜や容量酸化膜厚は薄膜化しており、たとえば、０．１μｍ以下のデザインルールでは４ｎｍ以下の極薄ゲート酸化膜が要求される。従来、ＭＯＳトランジスタのゲート酸化膜は６００℃以上の高温で、半導体基板を乾燥酸素や水蒸気などの酸化性雰囲気に暴露することで形成する方法が用いられてきた（たとえばＶＬＳＩテクノロジー(VLSI Technology),Ｓ．Ｍ．Ｓｚｅ編集、１９８４年、１３１〜１６８ページ参照）。
【０００３】
また、熱酸化以外にはモノシランを熱分解させ、基板表面に堆積させる化学的気相成長法なども用いられる。また、低温で酸化膜を成長させる方法としては、酸化性の強い、硝酸などの薬液中に半導体基板を浸漬し、化学的な酸化膜を形成する方法や、陽極酸化により酸化膜を形成する方法があるが、化学的酸化膜は成長できる膜厚範囲が限られ、一定以上の膜厚の酸化膜を成長できないという問題点があり、また陽極酸化では比較的膜厚の制御範囲は広いものの、界面特性や絶縁破壊特性などの電気特性は十分ではない。このほかにも、低温で酸化膜を形成する方法としては紫外線照射をしながら熱酸化を行う方法や、プラズマ中で酸化する方法があるがいずれの方法も、薄い高品質の酸化膜を制御性よく、かつ再現性よく形成するのは困難な状況である。
【０００４】
【発明が解決しようとする課題】
しかし、従来の比較的高温での熱酸化では、４ｎｍ以下の酸化膜の形成時に膜厚の制御性に欠けるという問題があった。また、膜厚の制御性を向上させるために低温での酸化を行うと、形成された酸化膜の膜質の点で、界面準位密度が高いこと、及び固定電荷密度が高いことなどの問題があった。また、化学的気相成長法により堆積した酸化膜も膜厚制御性及び膜質の点で同様の問題をかかえている。特に、界面準位密度の発生はトランジスタのホットキャリア特性を劣化させるのみならず、トランジスタのしきい値電圧の不安定性、キャリアの移動度の低下など、特に微細デバイスでは致命的な問題を引き起こす。さらに、素子の微細化により熱処理工程の低減化も要求されており、特にデバイスの設計自由度およびプロセスの自由度という点では従来の比較的高温の熱酸化膜によりゲート酸化膜を形成する方法では、必ず金属配線工程より以前にゲート酸化膜を形成する必要があった。これまで、金属配線には低抵抗を実現するためアルミニウムもしくはアルミニウム合金が用いられており、アルミニウム合金の融点は６６０℃程度と低く、さらにヒロック（熱処理により発生するアルミニウム配線表面の異常突出）などの発生を考えると金属配線後の熱処理は４００℃以下に抑える必要がある。このため、従来の熱酸化法を用いた場合、金属配線工程以後にはゲート酸化膜の形成は困難であった。また、熱酸化膜形成において４００℃以下の温度においては酸化膜厚は１時間程度の熱処理によっても１ｎｍ以下であり、ゲート酸化膜として利用できる膜厚を形成することは困難であった。
【０００５】
本発明は、前記従来の酸化膜形成方法の問題を解決するため、高温加熱を用いずに半導体基板の表面に高品質の酸化膜を制御性よく形成するとともに、金属配線以後にゲート酸化膜を形成できる半導体基板表面の酸化膜の形成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体基板表面の酸化膜の形成方法は、半導体基板表面に酸化膜を形成するに際し、半導体基板上に厚さ０．１〜２．５ｎｍ（但し、０．１〜１．５ｎｍを除く。）の範囲の化学的酸化膜でなる第１酸化膜を形成し、次いで前記第１酸化膜上に半導体装置の電極になり得て、かつ酸化触媒機能を有する金属薄膜を厚さ０．５〜３０ｎｍの範囲で形成し、しかる後６００℃以下の温度でかつ酸化雰囲気中で熱処理を行って第２酸化膜を形成することを特徴とする。
【０００７】
前記方法においては、半導体基板上に第１の酸化膜を形成する方法が、半導体基板を下記Ａ〜Ｉから選ばれる少なくとも一つの液体中に浸漬することにより形成することが好ましい。
Ａ．熱濃硝酸
Ｂ．濃硫酸及び過酸化水素水の加熱溶液
Ｃ．塩酸及び過酸化水素水の加熱溶液
Ｄ．過酸化水素水
Ｅ．オゾン溶解水
Ｆ．硝酸及び硫酸の加熱液
Ｇ．弗化水素酸
Ｈ．沸騰水
Ｉ．アンモニア水及び過酸化水素水の加熱溶液
前記Ａ〜Ｉの液体であれば、例えばシリコンなどの半導体基板を酸化するのに適しているからである。
【０００８】
また前記方法においては、半導体基板上に酸化膜を形成する方法が、半導体基板をオゾンガス中に暴露させるか、またはオゾンガス中で紫外線を照射しながら暴露させることにより形成してもよい。気相で酸化膜を形成すると塵等のコンタミが付着しないという利点がある。
【０００９】
また前記方法においては、酸化触媒機能をもつ金属薄膜が、白金またはパラジウムであることが好ましい。この触媒は低温で酸化する機能に優れているからである。
【００１０】
また前記方法においては、酸化触媒機能をもつ金属薄膜を蒸着法により形成することが好ましい。膜厚が薄くかつ均一に形成できるからである。
【００１１】
また前記方法においては、酸化雰囲気中で熱処理を行うに際し、酸化雰囲気が下記ａ〜ｇから選ばれる少なくとも一つの雰囲気であることが好ましい。
ａ．乾燥酸素雰囲気
ｂ．乾燥酸素と非酸化性ガスとの混合ガス雰囲気
ｃ．水蒸気を含んだ酸素雰囲気
ｄ．水蒸気を含んだ酸素と非酸化性ガスとの混合ガス雰囲気
ｅ．オゾンガス雰囲気またはオゾンガスを含む雰囲気
ｆ．Ｎ2Ｏを含んだ酸素雰囲気中
ｇ．ＮＯを含んだ酸素雰囲気中
この酸化処理により第２酸化膜を効率よく合理的に形成できる。
【００１２】
また前記方法においては、酸化雰囲気中での熱処理温度が、２５〜６００℃の範囲であることが好ましい。低温酸化処理することにより本発明の目的を達成できるからである。
【００１３】
また前記方法においては、半導体基板が、単結晶シリコン、多結晶シリコン、非晶質シリコン、砒化ガリウム及びリン化インジウムから選ばれる少なくとも一つの材料であることが好ましい。半導体基板として応用範囲が広いからである。
【００１４】
また前記方法においては、半導体基板表面に酸化膜を形成する前に、あらかじめ半導体基板表面に存在する自然酸化膜及び／または不純物を除去することが好ましい。シリコン表面に高品質な極薄酸化膜を形成するために、あらかじめ清浄なシリコン表面にしておくためである。
【００１５】
また前記方法においては、第２酸化膜の膜厚が、第１酸化膜の膜厚より厚く、かつ１〜２０ｎｍの範囲であることが好ましい。最終的に得られる酸化膜の厚さが前記の範囲であれば、ＭＯＳトランジスタ、ＭＯＳ容量の極薄ゲート酸化膜及び容量酸化膜等に有用だからである。
【００１６】
また前記方法においては、酸化雰囲気中での熱処理を、半導体基板表面に金属配線を形成した後に行うこともできる。
【００１７】
本発明方法によって得られる半導体によれば、半導体基板表面に酸化膜と金属薄膜とを少なくとも含む半導体であって、前記金属薄膜は厚さ０．５〜３０ｎｍの範囲の酸化触媒機能を有する金属であり、かつ前記酸化膜は前記酸化触媒機能を有する金属によって形成された膜を含む厚さ１〜２０ｎｍの範囲の膜であることにより、高温加熱を用いずに半導体基板の表面に高品質の酸化膜を制御性よく形成するとともに、金属配線以後にゲート酸化膜を形成できる半導体を実現できる。
【００１８】
次に本発明の半導体基板表面の酸化膜の製造方法によれば、半導体基板上に厚さ０．１〜２．５ｎｍの範囲の第１酸化膜を形成し、次いで前記第１酸化膜上に酸化触媒機能を有する金属薄膜を厚さ０．５〜３０ｎｍの範囲で形成し、しかる後６００℃以下の温度でかつ酸化雰囲気中で熱処理を行って第２酸化膜を形成することにより、効率よくかつ合理的に半導体基板上に薄くかつ均一な品位の酸化膜を高品質かつ高制御性で形成することができる。
【００１９】
本発明の方法による酸化膜の形成方法では、清浄な半導体基板上に、薄い均質な酸化膜を形成した後、酸化触媒となる金属薄膜を形成させることにより、金属薄膜直下の半導体基板を室温（２５℃）から６００℃の低温で酸化することができる。このとき形成された酸化膜は膜厚制御性が高く１〜２０ｎｍ程度の薄い酸化膜を容易に形成することができる。また、このようにして形成された酸化膜は界面特性のすぐれたものが得られ界面準位密度の低い高品質の酸化膜が形成できる。このとき形成する酸化膜の膜質は、半導体基板上にまずはじめに形成する薄い酸化膜の形成方法により変えることができ、また酸化速度は熱処理する温度と、酸化性雰囲気の種類により変化させることができる。本発明のさらに好ましい条件においては、半導体基板を室温（２５℃）〜４００℃の範囲の温度で酸化することができる。
【００２０】
【実施例】
以下、実施例を用いて本発明をさらに具体的に説明する。
まず、本発明により酸化膜を形成する実施例を図１を用いて説明する。本実施例では半導体基板としてシリコン基板を例にとって、ＭＯＳ容量を形成する工程を説明する。まず、シリコン基板１上に分離領域２と活性領域４を形成した。活性領域４の表面には自然酸化膜９が存在している（図１（ａ））。シリコン基板としてｐ型（１００）、電気抵抗値：１０〜１５Ωｃｍの基板を用い、ボロンのチャネルストッパーを注入後、分離領域２としてＬＯＣＯＳ（local oxidation of silicon）酸化膜を５００ｎｍの膜厚で形成した。
【００２１】
次に、活性領域４の表面を洗浄するため、公知のＲＣＡ洗浄（W.Kern, D.A.Poutinen:RCA レビュー ３１、１８７ページ、１９７０年）方法によりウェーハを洗浄した後、希ＨＦ溶液（０．５vol.％ＨＦ水溶液）に５分間浸漬し、シリコン表面の自然酸化膜９を除去した（図１（ｂ））。シリコン表面に高品質な極薄酸化膜を形成するためには、清浄なシリコン表面３が必要であり、シリコン表面の自然酸化膜９の完全除去及びシリコン表面の不純物除去が重要である。
【００２２】
次に超純水でウェーハを５分間リンス（洗浄）した後、ウェーハを１１５℃の熱硝酸に１０分間浸漬し、シリコン基板に表面厚さ１．１ｎｍの化学的酸化膜（第１酸化膜）５を形成した（図１（ｃ））。本実施例においては、半導体基板の洗浄、自然酸化膜の除去後、化学処理や低温の熱処理により半導体表面に薄い酸化膜５を形成した。半導体表面の化学処理方法としては本実施例のような熱濃硝酸に浸漬する方法のほか、硫酸と過酸化水素水の混合溶液に浸漬する方法、塩酸と過酸化水素水の混合溶液に浸漬する方法、アンモニア水と過酸化水素水の混合溶液に浸漬する方法、オゾンを１０数ｐｐｍ溶解させたオゾン水に浸漬する方法などが挙げられる。本実施例では熱濃硝酸により重金属などを含まない清浄かつ高品質な化学酸化膜を形成した。また、この他に酸素中４００℃から室温で熱処理する方法、オゾンガス雰囲気中にウェーハを暴露しながら、４００℃から室温で熱処理する方法や、紫外線を照射しながらオゾンガス雰囲気中にウェーハを暴露する方法などがある。
【００２３】
前記で説明した自然酸化膜９の除去は、この後形成させる第１酸化膜５の特性上、重要な役割をもっており、清浄でかつ均質な酸化膜形成が要求される。表面の重金属および自然酸化膜の除去の後、さらにオゾンガスの導入によりウェーハ表面に超清浄な薄い表面保護酸化膜を形成することができ、超清浄なウェーハ表面を得ることができる。
【００２４】
次に、シリコン基板上の第１酸化薄膜５上に、酸化触媒機能をもつ金属膜として、電子ビーム蒸着法により、約３ｎｍの厚さの白金６を蒸着した（図１（ｄ））。この際、白金には９９．９９wt.％の純度のものを用いた。蒸着速度は０． ３ｎｍ／分、蒸着中のシリコン基板の温度は５０℃とし、圧力は１×１０-4Ｐａとした。
【００２５】
その後、電気炉で加湿酸素中で３００℃で１時間処理した。この加熱処理によりシリコン酸化膜７が厚さ４．５ｎｍに成長した（図１（ｅ））。このとき、シリコン基板１上には厚さ４．５ｎｍの酸化膜７と、厚さ３ｎｍの白金６が形成されている。なお、酸化触媒機能をもつ金属膜としては白金のほかにパラジウムを用いてもよい。酸化膜７はゲート酸化膜としても利用できる。
【００２６】
次に電極を形成するため、スパッタ法によりアルミニウム８を１μｍ堆積し（図１（ｆ））、公知のフォトリソグラフィー技術によりゲート電極をパターニングした後、公知のドライエッチング技術によりアルミニウムおよび白金をエッチングしゲート電極１０を形成した（図１（ｇ））。本実施例では、酸化触媒としての白金膜をそのまま電極の一部として使用したが、王水などで白金を除去した後、改めてゲート電極となる導電性膜を形成してもよい。
【００２７】
図２は、洗浄を行い、自然酸化膜を除去した後にシリコン基板表面を清浄化した後、熱濃硝酸に浸漬した後に観測したＸ線光電子スペクトルである。Ｘ線光電子スペクトルはＶＧ社製ＥＳＣＡＬＡＢ２２０ｉ−ＸＬを用いて測定した。この際、Ｘ線源としては、エネルギーが１４８７ｅＶのＡｌのＫα線を用いた。光電子は表面垂直方向で観測した。ピーク（１）は、シリコン基板のＳｉの２ｐ軌道からの光電子によるものであり、ピーク（２）はシリコン酸化膜のＳｉの２ｐ軌道からの光電子によるものである。ピーク（２）とピーク（１）の面積強度の比から、シリコン酸化膜の膜厚は１．１ｎｍと計算できた。ここで、Ｓｉの２ｐ軌道からの光電子のシリコン酸化膜中での平均自由行程として２．７ｎｍ、シリコン基板中の平均自由行程として２．６ｎｍを用いた。（Ｒ．ＦＬＩＴＳＣＨ ＡＮＤ Ｓ．Ｉ．Ｒａｉｄｅｒ，ジャーナル オブ ザ バキュウム サイエンス アンド テクノロジー（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．）１２巻（１９７５年）、３０５ページ参照）。
【００２８】
図３は、濃硝酸でシリコン酸化膜形成後、その試料を電気炉に導入し、加湿酸素中で３００℃、１時間加熱し、その後測定したＸ線光電子スペクトルである。ピーク（２）とピーク（１）の面積強度比は図２のものとほとんど変わらず、シリコン酸化膜厚は３００℃の酸化性雰囲気中での加熱処理により変化しないことがわかる。このことは、通常の熱酸化法では３００℃という低温ではシリコン酸化膜をＭＯＳトランジスタのゲート酸化膜として少なくとも必要な２〜６ｎｍの膜厚には成長させることが全くできないということを示している。
【００２９】
図４（ａ）は、熱濃硝酸でシリコン酸化薄膜を形成し、その上に約３ｎｍの白金膜を電子ビーム蒸着し、さらにその試料を電気炉に導入し、加湿酸素中で３００℃、１時間加熱し、その後、測定したＸ線光電子スペクトルである。Ｘ線光電子スペクトルは島津製作所製ＥＳＣＡ１０００を用いて測定した。この際、Ｘ線源としてエネルギー１２５４ｅＶのＭｇのＫα線を用いた。図４（ｂ）は図４（ａ）をＶＧ社製ＥＳＣＡＬＡＢ２２０ｉ−ＸＬで測定した場合のＸ線電子スペクトルである。シリコン酸化膜のピーク強度（２）が増加し、シリコン酸化膜が成長したことがわかる。図４中のピーク（２）とピーク（１）の面積強度比より、シリコン酸化膜の膜厚は４．５ｎｍと計算される。すなわち、白金薄膜がシリコン酸化薄膜上に存在すれば、３００℃程度の低温加熱によりシリコン酸化膜が成長することが確認できた。
【００３０】
図５は、熱濃硝酸でシリコン酸化膜を形成し、その上に約３ｎｍの白金膜を電子ビーム蒸着し、さらに、その試料を室温で加湿雰囲気中で、１時間処理した後のＸ線電子スペクトルである。図４（ａ）（ｂ）に比べるとシリコン酸化膜のＳｉの２ｐ軌道からの光電子によるピーク（２）は低いものの、図３の熱濃硝酸でシリコン酸化膜を形成した後、白金を堆積せずに電気炉に導入し、加湿雰囲気中で３００℃で１時間加熱した場合のピーク（２）に比べれば、図５のピーク（２）は大きく、室温でもシリコン酸化膜が成長していることがわかる。
【００３１】
図６は、シリコン酸化膜の膜厚を加熱温度に対して、プロットしたものである。プロット（ａ）では、シリコンウェーハを熱濃硝酸に浸漬させることにより、シリコン酸化膜を形成し、その後試料を電気炉に導入し、加湿酸素雰囲気中種々の温度で１時間加熱した後に測定したＸ線光電子スペクトルの面積強度比より求めた酸化膜厚である。プロット（ｂ）では、シリコンウェーハを熱濃硝酸に浸漬することによりシリコン酸化膜を形成し、その上に電子ビーム蒸着法により約３ｎｍの白金膜を蒸着し、その後試料を電気炉に導入し加湿酸素中種々の温度で１時間加熱した。シリコン酸化膜の膜厚は、Ｓｉの２ｐ領域のＸ線光電子スペクトルから見積もった。プロット（ａ）から、シリコン酸化膜上に白金膜厚が存在しない場合、３００℃以下の低温の加熱処理によってシリコン酸化膜の膜厚が実験誤差範囲内で変化しないことがわかる。一方、プロット（ｂ）から、シリコン酸化膜上に白金薄膜が存在すれば、低温の加熱処理によりシリコン酸化膜が成長することがわかる。
【００３２】
図７は第１の酸化膜厚に対する、白金堆積後の熱処理によって得られた第２の酸化膜厚の依存性を示したものである。第１の酸化膜とは白金堆積前に形成する酸化膜である。ここで、第１の酸化膜としてシリコンウェーハ表面の清浄化後、１vol.％のフッ化水素酸（ＨＦ）水溶液によりエッチングした直後の膜厚を０ｎｍとした。また、塩酸：過酸化水素水：超純水をそれぞれ１：１：５の混合比で混ぜた液を８０℃に加熱したものに、シリコンウェーハを１０分間浸漬させ第１酸化膜厚を０．５ｎｍ成長させた。１．３ｎｍの第１酸化膜厚を得るためには１１５℃の熱濃硝酸にシリコンウェーハを１０分間浸漬させた。
【００３３】
これらの第１酸化膜上に白金を３ｎｍ堆積させ、加湿雰囲気中で３００℃、１時間加熱した際に得られる酸化膜を第２の酸化膜とした。第１の酸化膜が０ｎｍの場合、第２の酸化膜は全く成長せず、シリコン基板と白金が反応することで白金シリサイドが白金とシリコン基板界面に形成されてしまう。しかし、第１の酸化膜を０．５ｎｍ形成しただけで、白金とシリコンの反応は起こらず、４．２ｎｍの第２の酸化膜が形成された。また、第１の酸化膜厚が１．３ｎｍの場合でも、第２の酸化膜厚は４．２ｎｍと変化はなかった。第１の酸化膜は白金とシリコンの反応を防止するとともに、第２の酸化膜を成長させる重要な役割を持っている。本発明者らの検討によれば、第１の酸化膜は０．１ｎｍ以上あれば、白金との反応を阻止することができた。しかし、第１の酸化膜が０ｎｍの場合、白金とシリコンのシリサイド反応を生じてしまった。一方、第１の酸化膜が厚い場合には、図７から明らかなように０．５ｎｍと１．３ｎｍで第２の酸化膜厚に差はなく、これ以上、厚くした場合も大幅な第２の酸化膜の膜厚増加は期待できなかった。また、この酸化膜を極端に厚くすると、元々薄い酸化膜の形成を目的とする本発明の目的からはずれてしまう。従って、第１の酸化膜の上限は２．５ｎｍ程度である。
【００３４】
図８は、第１の酸化膜厚を１．１ｎｍ（熱濃硝酸で形成）した場合の、白金の膜厚に対する第２の酸化膜厚を示したものである。図８には白金のかわりにパラジウムを用いた場合のデータも示している。白金の膜厚が０ｎｍの（白金を堆積しない）場合には、第２の酸化膜は成長しないことはすでに図３に示した。白金を０．５ｎｍ堆積した場合には、第２の酸化膜として２．１ｎｍの膜厚のものが得られた。白金の膜厚を厚くしていくと、白金膜厚１．５ｎｍで第２の酸化膜厚は２．８ｎｍ、白金膜厚３ｎｍに対しては第２の酸化膜厚は４．５ｎｍが得られた。さらに白金の膜厚を５ｎｍとすると、第２の酸化膜厚は４．２ｎｍと減少し、さらに白金の膜厚を増加させると第２の酸化膜厚は減少する傾向にあった。本発明者らの検討によれば、有効に第２の酸化膜を形成できる白金膜厚の上限は３０ｎｍである。白金の代わりにパラジウムを用いた場合、３ｎｍのパラジウム膜厚に対し、第２の酸化膜厚は５．２ｎｍ成長するが、パラジウム膜厚が１０ｎｍの場合、第２の酸化膜厚は４．２ｎｍと低下する。なお、このときの熱処理としては加湿雰囲気中で白金の場合は３００℃で、パラジウムの場合は４００℃でそれぞれ１時間加熱した。なお、第２のシリコン酸化膜厚は白金の場合に対してはＸ線電子スペクトルで、パラジウムの場合に対しては電気容量（Ｃ）−電圧（Ｖ）測定から求めた。
【００３５】
図９は本実施例により形成した白金３ｎｍ／酸化膜２．６ｎｍ／Ｓｉ基板構造の界面準位密度のエネルギー分布を示したものである。ここで測定しているような２．６ｎｍの極薄酸化膜を持つＭＯＳデバイスの界面準位のエネルギー分布は、従来から用いられている電気容量−電圧測定（Ｃ−Ｖ）やコンダクタンス−電圧測定（Ｇ−Ｖ）などの電気的測定から求めることができないので、バイアス電圧印加時のＸ線光電子スペクトル測定という方法を用いた（H.KOBAYASHI, Y.YAMASHITA, T.MORI, Y.NAKATO, K.H.PARK, Y.NISHIOKA, サーフェス サイエンス(Surf. Sci.) 326巻、（１９９５年）、１２４ページ， H.KOBAYASHI, T.MORI, K.NAMBA, Y.NAKATO, ソリッド ステイト コミュニケーション(Solid State Commun.) 92巻、（１９９４年）、２４９ページ参照）。
【００３６】
なお、前記本実施例の酸化処理においては、熱濃硝酸による化学酸化膜（１．１ｎｍ）形成後は熱処理を行っていない。このときの界面準位はミッドギャップをはさんで分布しており、Ｓｉのダングリングボントが酸化膜中のＳｉおよび酸素原子と弱い相互作用を起こしているものと考えられる。本実施例により形成した酸化膜の界面準位密度は５５０℃で形成した３ｎｍの酸化膜や７００℃のウェット酸化で形成した３．５ｎｍの酸化膜よりも低いレベルになっている。このことは、本実施例の方法で形成した酸化膜がゲート酸化膜として十分な界面特性を有していることを示している。したがって、本実施例の方法により形成した薄い酸化膜はＭＯＳトランジスタやＭＯＳ容量の極薄ゲート酸化膜として有用である。本発明による方法により形成した酸化膜はトランジスタのゲート酸化膜として適用可能であるのは勿論のこと、他にもさまざまな用途に適用可能である。
【００３７】
図１０はダイナミックランダムアクセスメモリー（ＤＲＡＭ）のスタックトキャパシタによるセル容量への本発明の適用例を示したものである。通常ストレージノード１８と呼ばれる容量電極は燐などの導電性不純物を１×１０20／ｃｍ3(atom)程度含んだ非晶質シリコンで形成されている。これらのストレージノード上に例えば熱酸化膜を形成する場合、熱処理により非晶質シリコン膜のグレインが成長しそれに伴うストレスの発生により、ストレージノード上に形成する容量絶縁膜の絶縁破壊特性が劣化するという問題点があったが、本発明の如き４００℃以下の低温による酸化膜成長では非晶質シリコンのグレイン成長は起こらず、かつ厚さ２〜４ｎｍの極薄容量酸化膜１９を制御性よく形成することができる。この場合、セル容量の構造は、非晶質ストレージノード１８／本発明による低温酸化膜１９／白金薄膜２０／非晶質セルプレート２１となる。ここで白金薄膜２０が存在することによりセルプレートの空乏化を防止することができ、セル容量の確保もできる。この他、多結晶シリコンや非晶質シリコン上に本発明の方法により酸化膜を形成することにより、これらの導電膜に挟まれた構造の容量を実現することができる。なお、図１０において、１１はｐ型シリコン基板、１２はｐ型ウェル領域、１３は分離領域、１４は選択トランジスタ（ポリサイドゲート）、１４’は多結晶シリコン膜、１４”はタングステンシリサイド（ＷＳｉx）膜、１５はビット線（ポリサイド）、１５’は多結晶シリコン膜、１５”はタングステンシリサイド（ＷＳｉx）膜、１６はソースドレインｎ+拡散層、１７は層間絶縁膜である。
【００３８】
また、図１１は本発明の方法で形成した酸化膜をＭＯＳトランジスタに適用した場合の実施例である。Ｐ型基板上に素子分離形成後、活性領域にしきい値電圧制御としてボロンを１×１０18／ｃｍ3(atom)の濃度が得られるようにイオン注入した後、ウェーハ表面を洗浄し、さらに無水ＨＦガスにより約１０秒間自然酸化膜のエッチング（除去）を行った後、つづいてオゾンガス中に暴露しシリコン表面に厚さ１ｎｍの酸化膜を形成した。その後、スパッタ法により白金３４を厚さ３ｎｍに堆積し、１００℃、加湿酸素雰囲気中で１時間熱処理を行い、膜厚２．２ｎｍのゲート酸化膜３３を形成した。その後ポリシリコン膜３５を公知の減圧気相成長法により５３０℃で１００ｎｍ形成した。このときの堆積膜は非晶質で燐濃度は３×１０20／ｃｍ3(atom)である。その後、公知のフォトリソグラフィー技術によりゲート電極のパターンニングを行い、公知のドライエッチング技術によりゲート電極の非晶質シリコン３５／白金３４／ゲート酸化膜３３のエッチングを行った。その後、サイドウォール３６として燐ドープドオキサイド膜を堆積した。さらにサイドウォールエッチングを行った後に、ソースドレイン３８をイオン注入により形成した。この他にも、金属配線工程後にＭＯＳトランジスタを形成することも、本発明の如き低温酸化法を用いることにより可能となる。なお、図１１において、３１はｐ型シリコン基板、３２はｐ型ウェル領域、３７はソースドレインＬＤＤ拡散層、３８はソースドレインｎ+拡散層である。
【００３９】
以上説明した通り本発明の前記実施例においては、半導体基板を室温（２５℃）〜４００℃の範囲の温度で酸化処理できることが確認できた。
【００４０】
【発明の効果】
以上説明した通り本発明方法によって得られる半導体によれば、半導体基板表面に酸化膜と金属薄膜とを少なくとも含む半導体であって、前記金属薄膜は厚さ０．５〜３０ｎｍの範囲の酸化触媒機能を有する金属であり、かつ前記酸化膜は前記酸化触媒機能を有する金属によって形成された膜を含む厚さ１〜２０ｎｍの範囲の膜であることにより、高温加熱を用いずに半導体基板の表面に高品質の酸化膜を制御性よく形成するとともに、金属配線以後にゲート酸化膜を形成できる半導体を実現できる。
【００４１】
次に本発明の半導体基板表面の酸化膜の製造方法によれば、半導体基板上に厚さ０．１〜２．５ｎｍの範囲の第１酸化膜を形成し、次いで前記第１酸化膜上に酸化触媒機能を有する金属薄膜を厚さ１〜３０ｎｍの範囲で形成し、しかる後６００℃以下の温度でかつ酸化雰囲気中で熱処理を行って第２酸化膜を形成することにより、効率よくかつ合理的に半導体基板上に薄くかつ均一な品位の酸化膜を高品質かつ高制御性で形成することができる。
【００４２】
また本発明のさらに好ましい酸化膜の形成方法によれば、半導体基板を６００℃以上の高温に曝すことなく、室温から６００℃程度の低温で、界面特性にすぐれた高品質の極薄酸化膜を膜厚制御性よく形成することができ、熱履歴を問題にする事なく高品質の極薄ゲート酸化膜を形成することができる。さらに、本発明の如き酸化膜の形成方法を多結晶シリコン上、非晶質シリコン上に応用することにより、高性能の容量を形成することが可能になる上、低温酸化の特徴を生かして、金属配線工程以後にＭＯＳトランジスタ形成を行うことができプロセス、デバイス設計の自由度の向上および性能を大幅に向上させることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施例の半導体基板の酸化方法を用いてＭＯＳ容量を形成する場合のプロセス図で、（ａ）はシリコン基板上に分離領域と活性領域を形成した工程、（ｂ）はシリコン表面の自然酸化膜を除去した工程、（ｃ）はシリコン基板の表面に化学的酸化膜（第１酸化膜）を形成した工程、（ｄ）は酸化触媒機能をもつ金属膜として白金膜を形成した工程、（ｅ）は酸化雰囲気中で加熱処理したシリコン第２酸化膜を形成した工程、（ｆ）は電極膜を形成した工程、（ｇ）はゲート電極を形成した工程を各々示す。
【図２】同、洗浄を行い、自然酸化膜を除去した後にシリコン基板表面を清浄化した後、熱濃硝酸に浸漬した後に観測したＸ線光電子スペクトルである。
【図３】同、濃硝酸でシリコン酸化膜形成後、その試料を電気炉に導入し、加湿酸素中３００℃で加熱し、その後測定したＸ線光電子スペクトルである。
【図４】（ａ），（ｂ）は、前記と同じく、熱濃硝酸でシリコン酸化薄膜を形成し、その上に白金膜を電子ビーム蒸着し、さらにその試料を電気炉に導入し、加湿酸素中３００℃で加熱し、その後測定したＸ線光電子スペクトルである。
【図５】同、熱濃硝酸でシリコン酸化薄膜を形成し、その上に白金膜を電子ビーム蒸着し、さらにその試料を、加湿雰囲気中、室温で処理し、その後測定したＸ線電子スペクトルである。
【図６】本発明の方法により形成した一実施例の酸化膜厚と酸化温度の関係を示す図。
【図７】本発明の方法により形成した一実施例の酸化膜厚と第１の酸化膜厚の関係。
【図８】本発明の方法により形成した一実施例の酸化膜厚と白金およびパラジウム膜厚の関係。
【図９】本発明の方法により形成した一実施例の酸化膜の界面準位密度分布。
【図１０】本発明の方法により形成した酸化膜のＤＲＡＭ容量絶縁膜への適用例を示す断面図。
【図１１】本発明の方法により形成した酸化膜のＭＯＳトランジスタへの適用例を示す断面図。
【符号の説明】
【００４４】
１ シリコン基板（半導体基板）
２ 分離酸化膜
３ 清浄な半導体表面
４ 半導体表面の活性領域
５ 清浄な半導体表面上に成長させた酸化膜（第１酸化膜）
６ 白金薄膜
７ 酸化膜（第２酸化膜）
８ 金属堆積膜（スパッタアルミニウム合金）
９ 半導体表面の自然酸化膜
１０ 金属ゲ−ト電極
１１ ｐ型シリコン基板
１２ ｐ型ウェル領域
１３ 分離領域
１４ 選択トランジス（ポリサイドゲート）
１４´ 多結晶シリコン膜
１４” タングステンシリサイド（ＷＳｉx）膜
１５ ビート線（ポリサイド）
１５´ 多結晶シリコン膜
１５” タングステンシリサイド（ＷＳｉx）膜
１６ ソースドレインｎ+拡散層
１７ 層間絶縁膜
１８ 非晶質ストレージノード
１９ 低温酸化膜
２０ 白金薄膜
２１ 非晶質セルプレート
３１ ｐ型シリコン基板
３２ ｐ型ウェル領域
３３ ゲート酸化膜
３４ 白金
３５ ゲート電極の非晶質シリコン
３６ サイドウォール
３７ ソースドレインＬＤＤ拡散層
３８ ソースドレインｎ+拡散層
【発明の属する技術分野】
本発明は、半導体集積回路などに用いられる金属−酸化膜−半導体デバイス、すなわちＭＯＳ(metal oxide semiconductor)デバイス、とりわけＭＯＳトラン ジスタおよびＭＯＳ容量の極薄ゲート酸化膜および容量酸化膜等に応用が可能な半導体基板表面の酸化膜の形成方法に関するものである。
【０００２】
【従来の技術】
半導体デバイス、とりわけＭＯＳトランジスタ、ＭＯＳ容量のゲート酸化膜および容量酸化膜には通常シリコンデバイスの場合、二酸化シリコン膜（以下、酸化膜と呼ぶ）が用いられる。これらの、酸化膜には高い絶縁破壊耐圧、高い絶縁破壊電荷量が要求される。そのため、ウェーハの洗浄は非常に重要な工程の一つである。ウェーハは洗浄されると同時に、低い固定電荷密度、低い界面準位密度など高品質が要求される。一方、デバイスの微細化、高集積化に伴い、ゲート酸化膜や容量酸化膜厚は薄膜化しており、たとえば、０．１μｍ以下のデザインルールでは４ｎｍ以下の極薄ゲート酸化膜が要求される。従来、ＭＯＳトランジスタのゲート酸化膜は６００℃以上の高温で、半導体基板を乾燥酸素や水蒸気などの酸化性雰囲気に暴露することで形成する方法が用いられてきた（たとえばＶＬＳＩテクノロジー(VLSI Technology),Ｓ．Ｍ．Ｓｚｅ編集、１９８４年、１３１〜１６８ページ参照）。
【０００３】
また、熱酸化以外にはモノシランを熱分解させ、基板表面に堆積させる化学的気相成長法なども用いられる。また、低温で酸化膜を成長させる方法としては、酸化性の強い、硝酸などの薬液中に半導体基板を浸漬し、化学的な酸化膜を形成する方法や、陽極酸化により酸化膜を形成する方法があるが、化学的酸化膜は成長できる膜厚範囲が限られ、一定以上の膜厚の酸化膜を成長できないという問題点があり、また陽極酸化では比較的膜厚の制御範囲は広いものの、界面特性や絶縁破壊特性などの電気特性は十分ではない。このほかにも、低温で酸化膜を形成する方法としては紫外線照射をしながら熱酸化を行う方法や、プラズマ中で酸化する方法があるがいずれの方法も、薄い高品質の酸化膜を制御性よく、かつ再現性よく形成するのは困難な状況である。
【０００４】
【発明が解決しようとする課題】
しかし、従来の比較的高温での熱酸化では、４ｎｍ以下の酸化膜の形成時に膜厚の制御性に欠けるという問題があった。また、膜厚の制御性を向上させるために低温での酸化を行うと、形成された酸化膜の膜質の点で、界面準位密度が高いこと、及び固定電荷密度が高いことなどの問題があった。また、化学的気相成長法により堆積した酸化膜も膜厚制御性及び膜質の点で同様の問題をかかえている。特に、界面準位密度の発生はトランジスタのホットキャリア特性を劣化させるのみならず、トランジスタのしきい値電圧の不安定性、キャリアの移動度の低下など、特に微細デバイスでは致命的な問題を引き起こす。さらに、素子の微細化により熱処理工程の低減化も要求されており、特にデバイスの設計自由度およびプロセスの自由度という点では従来の比較的高温の熱酸化膜によりゲート酸化膜を形成する方法では、必ず金属配線工程より以前にゲート酸化膜を形成する必要があった。これまで、金属配線には低抵抗を実現するためアルミニウムもしくはアルミニウム合金が用いられており、アルミニウム合金の融点は６６０℃程度と低く、さらにヒロック（熱処理により発生するアルミニウム配線表面の異常突出）などの発生を考えると金属配線後の熱処理は４００℃以下に抑える必要がある。このため、従来の熱酸化法を用いた場合、金属配線工程以後にはゲート酸化膜の形成は困難であった。また、熱酸化膜形成において４００℃以下の温度においては酸化膜厚は１時間程度の熱処理によっても１ｎｍ以下であり、ゲート酸化膜として利用できる膜厚を形成することは困難であった。
【０００５】
本発明は、前記従来の酸化膜形成方法の問題を解決するため、高温加熱を用いずに半導体基板の表面に高品質の酸化膜を制御性よく形成するとともに、金属配線以後にゲート酸化膜を形成できる半導体基板表面の酸化膜の形成方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記目的を達成するため、本発明の半導体基板表面の酸化膜の形成方法は、半導体基板表面に酸化膜を形成するに際し、半導体基板上に厚さ０．１〜２．５ｎｍ（但し、０．１〜１．５ｎｍを除く。）の範囲の化学的酸化膜でなる第１酸化膜を形成し、次いで前記第１酸化膜上に半導体装置の電極になり得て、かつ酸化触媒機能を有する金属薄膜を厚さ０．５〜３０ｎｍの範囲で形成し、しかる後６００℃以下の温度でかつ酸化雰囲気中で熱処理を行って第２酸化膜を形成することを特徴とする。
【０００７】
前記方法においては、半導体基板上に第１の酸化膜を形成する方法が、半導体基板を下記Ａ〜Ｉから選ばれる少なくとも一つの液体中に浸漬することにより形成することが好ましい。
Ａ．熱濃硝酸
Ｂ．濃硫酸及び過酸化水素水の加熱溶液
Ｃ．塩酸及び過酸化水素水の加熱溶液
Ｄ．過酸化水素水
Ｅ．オゾン溶解水
Ｆ．硝酸及び硫酸の加熱液
Ｇ．弗化水素酸
Ｈ．沸騰水
Ｉ．アンモニア水及び過酸化水素水の加熱溶液
前記Ａ〜Ｉの液体であれば、例えばシリコンなどの半導体基板を酸化するのに適しているからである。
【０００８】
また前記方法においては、半導体基板上に酸化膜を形成する方法が、半導体基板をオゾンガス中に暴露させるか、またはオゾンガス中で紫外線を照射しながら暴露させることにより形成してもよい。気相で酸化膜を形成すると塵等のコンタミが付着しないという利点がある。
【０００９】
また前記方法においては、酸化触媒機能をもつ金属薄膜が、白金またはパラジウムであることが好ましい。この触媒は低温で酸化する機能に優れているからである。
【００１０】
また前記方法においては、酸化触媒機能をもつ金属薄膜を蒸着法により形成することが好ましい。膜厚が薄くかつ均一に形成できるからである。
【００１１】
また前記方法においては、酸化雰囲気中で熱処理を行うに際し、酸化雰囲気が下記ａ〜ｇから選ばれる少なくとも一つの雰囲気であることが好ましい。
ａ．乾燥酸素雰囲気
ｂ．乾燥酸素と非酸化性ガスとの混合ガス雰囲気
ｃ．水蒸気を含んだ酸素雰囲気
ｄ．水蒸気を含んだ酸素と非酸化性ガスとの混合ガス雰囲気
ｅ．オゾンガス雰囲気またはオゾンガスを含む雰囲気
ｆ．Ｎ2Ｏを含んだ酸素雰囲気中
ｇ．ＮＯを含んだ酸素雰囲気中
この酸化処理により第２酸化膜を効率よく合理的に形成できる。
【００１２】
また前記方法においては、酸化雰囲気中での熱処理温度が、２５〜６００℃の範囲であることが好ましい。低温酸化処理することにより本発明の目的を達成できるからである。
【００１３】
また前記方法においては、半導体基板が、単結晶シリコン、多結晶シリコン、非晶質シリコン、砒化ガリウム及びリン化インジウムから選ばれる少なくとも一つの材料であることが好ましい。半導体基板として応用範囲が広いからである。
【００１４】
また前記方法においては、半導体基板表面に酸化膜を形成する前に、あらかじめ半導体基板表面に存在する自然酸化膜及び／または不純物を除去することが好ましい。シリコン表面に高品質な極薄酸化膜を形成するために、あらかじめ清浄なシリコン表面にしておくためである。
【００１５】
また前記方法においては、第２酸化膜の膜厚が、第１酸化膜の膜厚より厚く、かつ１〜２０ｎｍの範囲であることが好ましい。最終的に得られる酸化膜の厚さが前記の範囲であれば、ＭＯＳトランジスタ、ＭＯＳ容量の極薄ゲート酸化膜及び容量酸化膜等に有用だからである。
【００１６】
また前記方法においては、酸化雰囲気中での熱処理を、半導体基板表面に金属配線を形成した後に行うこともできる。
【００１７】
本発明方法によって得られる半導体によれば、半導体基板表面に酸化膜と金属薄膜とを少なくとも含む半導体であって、前記金属薄膜は厚さ０．５〜３０ｎｍの範囲の酸化触媒機能を有する金属であり、かつ前記酸化膜は前記酸化触媒機能を有する金属によって形成された膜を含む厚さ１〜２０ｎｍの範囲の膜であることにより、高温加熱を用いずに半導体基板の表面に高品質の酸化膜を制御性よく形成するとともに、金属配線以後にゲート酸化膜を形成できる半導体を実現できる。
【００１８】
次に本発明の半導体基板表面の酸化膜の製造方法によれば、半導体基板上に厚さ０．１〜２．５ｎｍの範囲の第１酸化膜を形成し、次いで前記第１酸化膜上に酸化触媒機能を有する金属薄膜を厚さ０．５〜３０ｎｍの範囲で形成し、しかる後６００℃以下の温度でかつ酸化雰囲気中で熱処理を行って第２酸化膜を形成することにより、効率よくかつ合理的に半導体基板上に薄くかつ均一な品位の酸化膜を高品質かつ高制御性で形成することができる。
【００１９】
本発明の方法による酸化膜の形成方法では、清浄な半導体基板上に、薄い均質な酸化膜を形成した後、酸化触媒となる金属薄膜を形成させることにより、金属薄膜直下の半導体基板を室温（２５℃）から６００℃の低温で酸化することができる。このとき形成された酸化膜は膜厚制御性が高く１〜２０ｎｍ程度の薄い酸化膜を容易に形成することができる。また、このようにして形成された酸化膜は界面特性のすぐれたものが得られ界面準位密度の低い高品質の酸化膜が形成できる。このとき形成する酸化膜の膜質は、半導体基板上にまずはじめに形成する薄い酸化膜の形成方法により変えることができ、また酸化速度は熱処理する温度と、酸化性雰囲気の種類により変化させることができる。本発明のさらに好ましい条件においては、半導体基板を室温（２５℃）〜４００℃の範囲の温度で酸化することができる。
【００２０】
【実施例】
以下、実施例を用いて本発明をさらに具体的に説明する。
まず、本発明により酸化膜を形成する実施例を図１を用いて説明する。本実施例では半導体基板としてシリコン基板を例にとって、ＭＯＳ容量を形成する工程を説明する。まず、シリコン基板１上に分離領域２と活性領域４を形成した。活性領域４の表面には自然酸化膜９が存在している（図１（ａ））。シリコン基板としてｐ型（１００）、電気抵抗値：１０〜１５Ωｃｍの基板を用い、ボロンのチャネルストッパーを注入後、分離領域２としてＬＯＣＯＳ（local oxidation of silicon）酸化膜を５００ｎｍの膜厚で形成した。
【００２１】
次に、活性領域４の表面を洗浄するため、公知のＲＣＡ洗浄（W.Kern, D.A.Poutinen:RCA レビュー ３１、１８７ページ、１９７０年）方法によりウェーハを洗浄した後、希ＨＦ溶液（０．５vol.％ＨＦ水溶液）に５分間浸漬し、シリコン表面の自然酸化膜９を除去した（図１（ｂ））。シリコン表面に高品質な極薄酸化膜を形成するためには、清浄なシリコン表面３が必要であり、シリコン表面の自然酸化膜９の完全除去及びシリコン表面の不純物除去が重要である。
【００２２】
次に超純水でウェーハを５分間リンス（洗浄）した後、ウェーハを１１５℃の熱硝酸に１０分間浸漬し、シリコン基板に表面厚さ１．１ｎｍの化学的酸化膜（第１酸化膜）５を形成した（図１（ｃ））。本実施例においては、半導体基板の洗浄、自然酸化膜の除去後、化学処理や低温の熱処理により半導体表面に薄い酸化膜５を形成した。半導体表面の化学処理方法としては本実施例のような熱濃硝酸に浸漬する方法のほか、硫酸と過酸化水素水の混合溶液に浸漬する方法、塩酸と過酸化水素水の混合溶液に浸漬する方法、アンモニア水と過酸化水素水の混合溶液に浸漬する方法、オゾンを１０数ｐｐｍ溶解させたオゾン水に浸漬する方法などが挙げられる。本実施例では熱濃硝酸により重金属などを含まない清浄かつ高品質な化学酸化膜を形成した。また、この他に酸素中４００℃から室温で熱処理する方法、オゾンガス雰囲気中にウェーハを暴露しながら、４００℃から室温で熱処理する方法や、紫外線を照射しながらオゾンガス雰囲気中にウェーハを暴露する方法などがある。
【００２３】
前記で説明した自然酸化膜９の除去は、この後形成させる第１酸化膜５の特性上、重要な役割をもっており、清浄でかつ均質な酸化膜形成が要求される。表面の重金属および自然酸化膜の除去の後、さらにオゾンガスの導入によりウェーハ表面に超清浄な薄い表面保護酸化膜を形成することができ、超清浄なウェーハ表面を得ることができる。
【００２４】
次に、シリコン基板上の第１酸化薄膜５上に、酸化触媒機能をもつ金属膜として、電子ビーム蒸着法により、約３ｎｍの厚さの白金６を蒸着した（図１（ｄ））。この際、白金には９９．９９wt.％の純度のものを用いた。蒸着速度は０． ３ｎｍ／分、蒸着中のシリコン基板の温度は５０℃とし、圧力は１×１０-4Ｐａとした。
【００２５】
その後、電気炉で加湿酸素中で３００℃で１時間処理した。この加熱処理によりシリコン酸化膜７が厚さ４．５ｎｍに成長した（図１（ｅ））。このとき、シリコン基板１上には厚さ４．５ｎｍの酸化膜７と、厚さ３ｎｍの白金６が形成されている。なお、酸化触媒機能をもつ金属膜としては白金のほかにパラジウムを用いてもよい。酸化膜７はゲート酸化膜としても利用できる。
【００２６】
次に電極を形成するため、スパッタ法によりアルミニウム８を１μｍ堆積し（図１（ｆ））、公知のフォトリソグラフィー技術によりゲート電極をパターニングした後、公知のドライエッチング技術によりアルミニウムおよび白金をエッチングしゲート電極１０を形成した（図１（ｇ））。本実施例では、酸化触媒としての白金膜をそのまま電極の一部として使用したが、王水などで白金を除去した後、改めてゲート電極となる導電性膜を形成してもよい。
【００２７】
図２は、洗浄を行い、自然酸化膜を除去した後にシリコン基板表面を清浄化した後、熱濃硝酸に浸漬した後に観測したＸ線光電子スペクトルである。Ｘ線光電子スペクトルはＶＧ社製ＥＳＣＡＬＡＢ２２０ｉ−ＸＬを用いて測定した。この際、Ｘ線源としては、エネルギーが１４８７ｅＶのＡｌのＫα線を用いた。光電子は表面垂直方向で観測した。ピーク（１）は、シリコン基板のＳｉの２ｐ軌道からの光電子によるものであり、ピーク（２）はシリコン酸化膜のＳｉの２ｐ軌道からの光電子によるものである。ピーク（２）とピーク（１）の面積強度の比から、シリコン酸化膜の膜厚は１．１ｎｍと計算できた。ここで、Ｓｉの２ｐ軌道からの光電子のシリコン酸化膜中での平均自由行程として２．７ｎｍ、シリコン基板中の平均自由行程として２．６ｎｍを用いた。（Ｒ．ＦＬＩＴＳＣＨ ＡＮＤ Ｓ．Ｉ．Ｒａｉｄｅｒ，ジャーナル オブ ザ バキュウム サイエンス アンド テクノロジー（Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．）１２巻（１９７５年）、３０５ページ参照）。
【００２８】
図３は、濃硝酸でシリコン酸化膜形成後、その試料を電気炉に導入し、加湿酸素中で３００℃、１時間加熱し、その後測定したＸ線光電子スペクトルである。ピーク（２）とピーク（１）の面積強度比は図２のものとほとんど変わらず、シリコン酸化膜厚は３００℃の酸化性雰囲気中での加熱処理により変化しないことがわかる。このことは、通常の熱酸化法では３００℃という低温ではシリコン酸化膜をＭＯＳトランジスタのゲート酸化膜として少なくとも必要な２〜６ｎｍの膜厚には成長させることが全くできないということを示している。
【００２９】
図４（ａ）は、熱濃硝酸でシリコン酸化薄膜を形成し、その上に約３ｎｍの白金膜を電子ビーム蒸着し、さらにその試料を電気炉に導入し、加湿酸素中で３００℃、１時間加熱し、その後、測定したＸ線光電子スペクトルである。Ｘ線光電子スペクトルは島津製作所製ＥＳＣＡ１０００を用いて測定した。この際、Ｘ線源としてエネルギー１２５４ｅＶのＭｇのＫα線を用いた。図４（ｂ）は図４（ａ）をＶＧ社製ＥＳＣＡＬＡＢ２２０ｉ−ＸＬで測定した場合のＸ線電子スペクトルである。シリコン酸化膜のピーク強度（２）が増加し、シリコン酸化膜が成長したことがわかる。図４中のピーク（２）とピーク（１）の面積強度比より、シリコン酸化膜の膜厚は４．５ｎｍと計算される。すなわち、白金薄膜がシリコン酸化薄膜上に存在すれば、３００℃程度の低温加熱によりシリコン酸化膜が成長することが確認できた。
【００３０】
図５は、熱濃硝酸でシリコン酸化膜を形成し、その上に約３ｎｍの白金膜を電子ビーム蒸着し、さらに、その試料を室温で加湿雰囲気中で、１時間処理した後のＸ線電子スペクトルである。図４（ａ）（ｂ）に比べるとシリコン酸化膜のＳｉの２ｐ軌道からの光電子によるピーク（２）は低いものの、図３の熱濃硝酸でシリコン酸化膜を形成した後、白金を堆積せずに電気炉に導入し、加湿雰囲気中で３００℃で１時間加熱した場合のピーク（２）に比べれば、図５のピーク（２）は大きく、室温でもシリコン酸化膜が成長していることがわかる。
【００３１】
図６は、シリコン酸化膜の膜厚を加熱温度に対して、プロットしたものである。プロット（ａ）では、シリコンウェーハを熱濃硝酸に浸漬させることにより、シリコン酸化膜を形成し、その後試料を電気炉に導入し、加湿酸素雰囲気中種々の温度で１時間加熱した後に測定したＸ線光電子スペクトルの面積強度比より求めた酸化膜厚である。プロット（ｂ）では、シリコンウェーハを熱濃硝酸に浸漬することによりシリコン酸化膜を形成し、その上に電子ビーム蒸着法により約３ｎｍの白金膜を蒸着し、その後試料を電気炉に導入し加湿酸素中種々の温度で１時間加熱した。シリコン酸化膜の膜厚は、Ｓｉの２ｐ領域のＸ線光電子スペクトルから見積もった。プロット（ａ）から、シリコン酸化膜上に白金膜厚が存在しない場合、３００℃以下の低温の加熱処理によってシリコン酸化膜の膜厚が実験誤差範囲内で変化しないことがわかる。一方、プロット（ｂ）から、シリコン酸化膜上に白金薄膜が存在すれば、低温の加熱処理によりシリコン酸化膜が成長することがわかる。
【００３２】
図７は第１の酸化膜厚に対する、白金堆積後の熱処理によって得られた第２の酸化膜厚の依存性を示したものである。第１の酸化膜とは白金堆積前に形成する酸化膜である。ここで、第１の酸化膜としてシリコンウェーハ表面の清浄化後、１vol.％のフッ化水素酸（ＨＦ）水溶液によりエッチングした直後の膜厚を０ｎｍとした。また、塩酸：過酸化水素水：超純水をそれぞれ１：１：５の混合比で混ぜた液を８０℃に加熱したものに、シリコンウェーハを１０分間浸漬させ第１酸化膜厚を０．５ｎｍ成長させた。１．３ｎｍの第１酸化膜厚を得るためには１１５℃の熱濃硝酸にシリコンウェーハを１０分間浸漬させた。
【００３３】
これらの第１酸化膜上に白金を３ｎｍ堆積させ、加湿雰囲気中で３００℃、１時間加熱した際に得られる酸化膜を第２の酸化膜とした。第１の酸化膜が０ｎｍの場合、第２の酸化膜は全く成長せず、シリコン基板と白金が反応することで白金シリサイドが白金とシリコン基板界面に形成されてしまう。しかし、第１の酸化膜を０．５ｎｍ形成しただけで、白金とシリコンの反応は起こらず、４．２ｎｍの第２の酸化膜が形成された。また、第１の酸化膜厚が１．３ｎｍの場合でも、第２の酸化膜厚は４．２ｎｍと変化はなかった。第１の酸化膜は白金とシリコンの反応を防止するとともに、第２の酸化膜を成長させる重要な役割を持っている。本発明者らの検討によれば、第１の酸化膜は０．１ｎｍ以上あれば、白金との反応を阻止することができた。しかし、第１の酸化膜が０ｎｍの場合、白金とシリコンのシリサイド反応を生じてしまった。一方、第１の酸化膜が厚い場合には、図７から明らかなように０．５ｎｍと１．３ｎｍで第２の酸化膜厚に差はなく、これ以上、厚くした場合も大幅な第２の酸化膜の膜厚増加は期待できなかった。また、この酸化膜を極端に厚くすると、元々薄い酸化膜の形成を目的とする本発明の目的からはずれてしまう。従って、第１の酸化膜の上限は２．５ｎｍ程度である。
【００３４】
図８は、第１の酸化膜厚を１．１ｎｍ（熱濃硝酸で形成）した場合の、白金の膜厚に対する第２の酸化膜厚を示したものである。図８には白金のかわりにパラジウムを用いた場合のデータも示している。白金の膜厚が０ｎｍの（白金を堆積しない）場合には、第２の酸化膜は成長しないことはすでに図３に示した。白金を０．５ｎｍ堆積した場合には、第２の酸化膜として２．１ｎｍの膜厚のものが得られた。白金の膜厚を厚くしていくと、白金膜厚１．５ｎｍで第２の酸化膜厚は２．８ｎｍ、白金膜厚３ｎｍに対しては第２の酸化膜厚は４．５ｎｍが得られた。さらに白金の膜厚を５ｎｍとすると、第２の酸化膜厚は４．２ｎｍと減少し、さらに白金の膜厚を増加させると第２の酸化膜厚は減少する傾向にあった。本発明者らの検討によれば、有効に第２の酸化膜を形成できる白金膜厚の上限は３０ｎｍである。白金の代わりにパラジウムを用いた場合、３ｎｍのパラジウム膜厚に対し、第２の酸化膜厚は５．２ｎｍ成長するが、パラジウム膜厚が１０ｎｍの場合、第２の酸化膜厚は４．２ｎｍと低下する。なお、このときの熱処理としては加湿雰囲気中で白金の場合は３００℃で、パラジウムの場合は４００℃でそれぞれ１時間加熱した。なお、第２のシリコン酸化膜厚は白金の場合に対してはＸ線電子スペクトルで、パラジウムの場合に対しては電気容量（Ｃ）−電圧（Ｖ）測定から求めた。
【００３５】
図９は本実施例により形成した白金３ｎｍ／酸化膜２．６ｎｍ／Ｓｉ基板構造の界面準位密度のエネルギー分布を示したものである。ここで測定しているような２．６ｎｍの極薄酸化膜を持つＭＯＳデバイスの界面準位のエネルギー分布は、従来から用いられている電気容量−電圧測定（Ｃ−Ｖ）やコンダクタンス−電圧測定（Ｇ−Ｖ）などの電気的測定から求めることができないので、バイアス電圧印加時のＸ線光電子スペクトル測定という方法を用いた（H.KOBAYASHI, Y.YAMASHITA, T.MORI, Y.NAKATO, K.H.PARK, Y.NISHIOKA, サーフェス サイエンス(Surf. Sci.) 326巻、（１９９５年）、１２４ページ， H.KOBAYASHI, T.MORI, K.NAMBA, Y.NAKATO, ソリッド ステイト コミュニケーション(Solid State Commun.) 92巻、（１９９４年）、２４９ページ参照）。
【００３６】
なお、前記本実施例の酸化処理においては、熱濃硝酸による化学酸化膜（１．１ｎｍ）形成後は熱処理を行っていない。このときの界面準位はミッドギャップをはさんで分布しており、Ｓｉのダングリングボントが酸化膜中のＳｉおよび酸素原子と弱い相互作用を起こしているものと考えられる。本実施例により形成した酸化膜の界面準位密度は５５０℃で形成した３ｎｍの酸化膜や７００℃のウェット酸化で形成した３．５ｎｍの酸化膜よりも低いレベルになっている。このことは、本実施例の方法で形成した酸化膜がゲート酸化膜として十分な界面特性を有していることを示している。したがって、本実施例の方法により形成した薄い酸化膜はＭＯＳトランジスタやＭＯＳ容量の極薄ゲート酸化膜として有用である。本発明による方法により形成した酸化膜はトランジスタのゲート酸化膜として適用可能であるのは勿論のこと、他にもさまざまな用途に適用可能である。
【００３７】
図１０はダイナミックランダムアクセスメモリー（ＤＲＡＭ）のスタックトキャパシタによるセル容量への本発明の適用例を示したものである。通常ストレージノード１８と呼ばれる容量電極は燐などの導電性不純物を１×１０20／ｃｍ3(atom)程度含んだ非晶質シリコンで形成されている。これらのストレージノード上に例えば熱酸化膜を形成する場合、熱処理により非晶質シリコン膜のグレインが成長しそれに伴うストレスの発生により、ストレージノード上に形成する容量絶縁膜の絶縁破壊特性が劣化するという問題点があったが、本発明の如き４００℃以下の低温による酸化膜成長では非晶質シリコンのグレイン成長は起こらず、かつ厚さ２〜４ｎｍの極薄容量酸化膜１９を制御性よく形成することができる。この場合、セル容量の構造は、非晶質ストレージノード１８／本発明による低温酸化膜１９／白金薄膜２０／非晶質セルプレート２１となる。ここで白金薄膜２０が存在することによりセルプレートの空乏化を防止することができ、セル容量の確保もできる。この他、多結晶シリコンや非晶質シリコン上に本発明の方法により酸化膜を形成することにより、これらの導電膜に挟まれた構造の容量を実現することができる。なお、図１０において、１１はｐ型シリコン基板、１２はｐ型ウェル領域、１３は分離領域、１４は選択トランジスタ（ポリサイドゲート）、１４’は多結晶シリコン膜、１４”はタングステンシリサイド（ＷＳｉx）膜、１５はビット線（ポリサイド）、１５’は多結晶シリコン膜、１５”はタングステンシリサイド（ＷＳｉx）膜、１６はソースドレインｎ+拡散層、１７は層間絶縁膜である。
【００３８】
また、図１１は本発明の方法で形成した酸化膜をＭＯＳトランジスタに適用した場合の実施例である。Ｐ型基板上に素子分離形成後、活性領域にしきい値電圧制御としてボロンを１×１０18／ｃｍ3(atom)の濃度が得られるようにイオン注入した後、ウェーハ表面を洗浄し、さらに無水ＨＦガスにより約１０秒間自然酸化膜のエッチング（除去）を行った後、つづいてオゾンガス中に暴露しシリコン表面に厚さ１ｎｍの酸化膜を形成した。その後、スパッタ法により白金３４を厚さ３ｎｍに堆積し、１００℃、加湿酸素雰囲気中で１時間熱処理を行い、膜厚２．２ｎｍのゲート酸化膜３３を形成した。その後ポリシリコン膜３５を公知の減圧気相成長法により５３０℃で１００ｎｍ形成した。このときの堆積膜は非晶質で燐濃度は３×１０20／ｃｍ3(atom)である。その後、公知のフォトリソグラフィー技術によりゲート電極のパターンニングを行い、公知のドライエッチング技術によりゲート電極の非晶質シリコン３５／白金３４／ゲート酸化膜３３のエッチングを行った。その後、サイドウォール３６として燐ドープドオキサイド膜を堆積した。さらにサイドウォールエッチングを行った後に、ソースドレイン３８をイオン注入により形成した。この他にも、金属配線工程後にＭＯＳトランジスタを形成することも、本発明の如き低温酸化法を用いることにより可能となる。なお、図１１において、３１はｐ型シリコン基板、３２はｐ型ウェル領域、３７はソースドレインＬＤＤ拡散層、３８はソースドレインｎ+拡散層である。
【００３９】
以上説明した通り本発明の前記実施例においては、半導体基板を室温（２５℃）〜４００℃の範囲の温度で酸化処理できることが確認できた。
【００４０】
【発明の効果】
以上説明した通り本発明方法によって得られる半導体によれば、半導体基板表面に酸化膜と金属薄膜とを少なくとも含む半導体であって、前記金属薄膜は厚さ０．５〜３０ｎｍの範囲の酸化触媒機能を有する金属であり、かつ前記酸化膜は前記酸化触媒機能を有する金属によって形成された膜を含む厚さ１〜２０ｎｍの範囲の膜であることにより、高温加熱を用いずに半導体基板の表面に高品質の酸化膜を制御性よく形成するとともに、金属配線以後にゲート酸化膜を形成できる半導体を実現できる。
【００４１】
次に本発明の半導体基板表面の酸化膜の製造方法によれば、半導体基板上に厚さ０．１〜２．５ｎｍの範囲の第１酸化膜を形成し、次いで前記第１酸化膜上に酸化触媒機能を有する金属薄膜を厚さ１〜３０ｎｍの範囲で形成し、しかる後６００℃以下の温度でかつ酸化雰囲気中で熱処理を行って第２酸化膜を形成することにより、効率よくかつ合理的に半導体基板上に薄くかつ均一な品位の酸化膜を高品質かつ高制御性で形成することができる。
【００４２】
また本発明のさらに好ましい酸化膜の形成方法によれば、半導体基板を６００℃以上の高温に曝すことなく、室温から６００℃程度の低温で、界面特性にすぐれた高品質の極薄酸化膜を膜厚制御性よく形成することができ、熱履歴を問題にする事なく高品質の極薄ゲート酸化膜を形成することができる。さらに、本発明の如き酸化膜の形成方法を多結晶シリコン上、非晶質シリコン上に応用することにより、高性能の容量を形成することが可能になる上、低温酸化の特徴を生かして、金属配線工程以後にＭＯＳトランジスタ形成を行うことができプロセス、デバイス設計の自由度の向上および性能を大幅に向上させることができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施例の半導体基板の酸化方法を用いてＭＯＳ容量を形成する場合のプロセス図で、（ａ）はシリコン基板上に分離領域と活性領域を形成した工程、（ｂ）はシリコン表面の自然酸化膜を除去した工程、（ｃ）はシリコン基板の表面に化学的酸化膜（第１酸化膜）を形成した工程、（ｄ）は酸化触媒機能をもつ金属膜として白金膜を形成した工程、（ｅ）は酸化雰囲気中で加熱処理したシリコン第２酸化膜を形成した工程、（ｆ）は電極膜を形成した工程、（ｇ）はゲート電極を形成した工程を各々示す。
【図２】同、洗浄を行い、自然酸化膜を除去した後にシリコン基板表面を清浄化した後、熱濃硝酸に浸漬した後に観測したＸ線光電子スペクトルである。
【図３】同、濃硝酸でシリコン酸化膜形成後、その試料を電気炉に導入し、加湿酸素中３００℃で加熱し、その後測定したＸ線光電子スペクトルである。
【図４】（ａ），（ｂ）は、前記と同じく、熱濃硝酸でシリコン酸化薄膜を形成し、その上に白金膜を電子ビーム蒸着し、さらにその試料を電気炉に導入し、加湿酸素中３００℃で加熱し、その後測定したＸ線光電子スペクトルである。
【図５】同、熱濃硝酸でシリコン酸化薄膜を形成し、その上に白金膜を電子ビーム蒸着し、さらにその試料を、加湿雰囲気中、室温で処理し、その後測定したＸ線電子スペクトルである。
【図６】本発明の方法により形成した一実施例の酸化膜厚と酸化温度の関係を示す図。
【図７】本発明の方法により形成した一実施例の酸化膜厚と第１の酸化膜厚の関係。
【図８】本発明の方法により形成した一実施例の酸化膜厚と白金およびパラジウム膜厚の関係。
【図９】本発明の方法により形成した一実施例の酸化膜の界面準位密度分布。
【図１０】本発明の方法により形成した酸化膜のＤＲＡＭ容量絶縁膜への適用例を示す断面図。
【図１１】本発明の方法により形成した酸化膜のＭＯＳトランジスタへの適用例を示す断面図。
【符号の説明】
【００４４】
１ シリコン基板（半導体基板）
２ 分離酸化膜
３ 清浄な半導体表面
４ 半導体表面の活性領域
５ 清浄な半導体表面上に成長させた酸化膜（第１酸化膜）
６ 白金薄膜
７ 酸化膜（第２酸化膜）
８ 金属堆積膜（スパッタアルミニウム合金）
９ 半導体表面の自然酸化膜
１０ 金属ゲ−ト電極
１１ ｐ型シリコン基板
１２ ｐ型ウェル領域
１３ 分離領域
１４ 選択トランジス（ポリサイドゲート）
１４´ 多結晶シリコン膜
１４” タングステンシリサイド（ＷＳｉx）膜
１５ ビート線（ポリサイド）
１５´ 多結晶シリコン膜
１５” タングステンシリサイド（ＷＳｉx）膜
１６ ソースドレインｎ+拡散層
１７ 層間絶縁膜
１８ 非晶質ストレージノード
１９ 低温酸化膜
２０ 白金薄膜
２１ 非晶質セルプレート
３１ ｐ型シリコン基板
３２ ｐ型ウェル領域
３３ ゲート酸化膜
３４ 白金
３５ ゲート電極の非晶質シリコン
３６ サイドウォール
３７ ソースドレインＬＤＤ拡散層
３８ ソースドレインｎ+拡散層
Claims (11)
- 半導体基板表面に酸化膜を形成するに際し、半導体基板上に厚さ０．１〜２．５ｎｍ（但し、０．１〜１．５ｎｍを除く。）の範囲の化学的酸化膜でなる第１酸化膜を形成し、次いで前記第１酸化膜上に半導体装置の電極になり得て、かつ酸化触媒機能を有する金属薄膜を厚さ０．５〜３０ｎｍの範囲で形成し、しかる後６００℃以下の温度でかつ酸化雰囲気中で熱処理を行って第２酸化膜を形成することを特徴とする半導体基板表面の酸化膜の形成方法。
- 半導体基板上に第１の酸化膜を形成する方法が、半導体基板を下記Ａ〜Ｉから選ばれる少なくとも一つの液体中に浸漬することにより形成する請求項１に記載の半導体基板表面の酸化膜の形成方法。
Ａ．熱濃硝酸
Ｂ．濃硫酸及び過酸化水素水の加熱溶液
Ｃ．塩酸及び過酸化水素水の加熱溶液
Ｄ．過酸化水素水
Ｅ．オゾン溶解水
Ｆ．硝酸及び硫酸の加熱液
Ｇ．弗化水素酸
Ｈ．沸騰水
Ｉ．アンモニア水及び過酸化水素水の加熱溶液 - 半導体基板上に酸化膜を形成する方法が、半導体基板をオゾンガス中に暴露させるか、またはオゾンガス中で紫外線を照射しながら暴露させることにより形成する請求項１に記載の半導体基板表面の酸化膜の形成方法。
- 酸化触媒機能をもつ金属薄膜が、白金及びパラジウムから選ばれる少なくとも一つの金属であり、かつ前記第２酸化物の形成温度が４００℃以下である請求項１に記載の半導体基板表面の酸化膜の形成方法。
- 酸化触媒機能をもつ金属薄膜が蒸着法により形成されている請求項４に記載の半導体基板表面の酸化膜の形成方法。
- 酸化雰囲気中で熱処理を行うに際し、酸化雰囲気が下記ａ〜ｇから選ばれる少なくとも一つの雰囲気である請求項１に記載の半導体基板表面の酸化膜の形成方法。
ａ．乾燥酸素雰囲気
ｂ．乾燥酸素と非酸化性ガスとの混合ガス雰囲気
ｃ．水蒸気を含んだ酸素雰囲気
ｄ．水蒸気を含んだ酸素と非酸化性ガスとの混合ガス雰囲気
ｅ．オゾンガス雰囲気またはオゾンガスを含む雰囲気
ｆ．Ｎ2Ｏを含んだ酸素雰囲気中
ｇ．ＮＯを含んだ酸素雰囲気中 - 酸化雰囲気中での熱処理温度が、２５〜６００℃の範囲である請求項１に記載の半導体基板表面の酸化膜の形成方法。
- 半導体基板が、単結晶シリコン、多結晶シリコン、非晶質シリコン、砒化ガリウム及びリン化インジウムから選ばれる少なくとも一つの材料である請求項１に記載の半導体基板表面の酸化膜の形成方法。
- 半導体基板表面に酸化膜を形成する前に、あらかじめ半導体基板表面に存在する自然酸化膜または不純物を除去する請求項１に記載の半導体基板表面の酸化膜の形成方法。
- 第２酸化膜の膜厚が、第１酸化膜の膜厚より厚く、かつ１〜２０ｎｍの範囲である請求項１に記載の半導体基板表面の酸化膜の形成方法。
- 酸化雰囲気中での熱処理を、半導体基板表面に金属配線を形成した後に行う請求項１に記載の半導体基板表面の酸化膜の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19923296A JP3589801B2 (ja) | 1996-07-29 | 1996-07-29 | 半導体基板表面の酸化膜の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19923296A JP3589801B2 (ja) | 1996-07-29 | 1996-07-29 | 半導体基板表面の酸化膜の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050701A JPH1050701A (ja) | 1998-02-20 |
| JP3589801B2 true JP3589801B2 (ja) | 2004-11-17 |
Family
ID=16404361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19923296A Expired - Fee Related JP3589801B2 (ja) | 1996-07-29 | 1996-07-29 | 半導体基板表面の酸化膜の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3589801B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376387B2 (en) * | 1999-07-09 | 2002-04-23 | Applied Materials, Inc. | Method of sealing an epitaxial silicon layer on a substrate |
| JP2003023152A (ja) * | 2001-07-10 | 2003-01-24 | Sony Corp | Ｍｉｓ型トランジスタ及びその製造方法 |
| WO2004003989A1 (ja) * | 2002-06-28 | 2004-01-08 | National Institute Of Advanced Industrial Science And Technology | 半導体装置及びその製造方法 |
| US7880173B2 (en) | 2002-06-28 | 2011-02-01 | National Institute Of Advanced Industrial Science And Technology | Semiconductor device and method of manufacturing same |
| JP4485754B2 (ja) | 2003-04-08 | 2010-06-23 | パナソニック株式会社 | 半導体装置の製造方法 |
| JP4111963B2 (ja) * | 2004-06-10 | 2008-07-02 | 松下電器産業株式会社 | キャパシタの製造方法 |
-
1996
- 1996-07-29 JP JP19923296A patent/JP3589801B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1050701A (ja) | 1998-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2937817B2 (ja) | 半導体基板表面の酸化膜の形成方法及びｍｏｓ半導体デバイスの製造方法 | |
| US6953727B2 (en) | Manufacture method of semiconductor device with gate insulating films of different thickness | |
| JP3604018B2 (ja) | シリコン基材表面の二酸化シリコン膜形成方法、半導体基材表面の酸化膜形成方法、及び半導体装置の製造方法 | |
| US6228728B1 (en) | Method of fabricating semiconductor device | |
| JPH11345970A (ja) | ゲ―ト構造側壁の酸化膜の形成方法 | |
| US6417052B1 (en) | Fabrication process for semiconductor device | |
| JP3589801B2 (ja) | 半導体基板表面の酸化膜の形成方法 | |
| JPH10229080A (ja) | 酸化物の処理方法、アモルファス酸化膜の形成方法およびアモルファス酸化タンタル膜 | |
| KR100262927B1 (ko) | 반도체 장치 제조 방법 | |
| US6635938B1 (en) | Semiconductor device and manufacturing method thereof | |
| JP3646718B2 (ja) | 半導体装置の製造方法 | |
| JP2002043435A (ja) | システムオンチップの製造方法、半導体装置の製造方法 | |
| JP3571160B2 (ja) | 半導体表面の酸化膜の形成方法及び半導体装置の製造方法 | |
| JP3533377B2 (ja) | 半導体基板表面の酸化膜の形成方法及び半導体装置の製造方法 | |
| JP3917282B2 (ja) | 半導体基板表面の絶縁膜の形成方法 | |
| JPH08255770A (ja) | 半導体装置の製造方法 | |
| US6482737B2 (en) | Fabrication method of implanting silicon-ions into the silicon substrate | |
| JP2827962B2 (ja) | 半導体装置の製造方法 | |
| JPH07297151A (ja) | 半導体装置の製造方法 | |
| JPH05291567A (ja) | 半導体装置及びその製造方法 | |
| JPH06267973A (ja) | 半導体装置の製造方法 | |
| JPH03102875A (ja) | 半導体装置およびその製造方法 | |
| JP4027913B2 (ja) | 半導体装置の製造方法 | |
| WO2003079456A1 (fr) | Procede de production d'un substrat et d'un dispositif semi-conducteur par traitement au plasma | |
| JPH04283967A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040301 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040426 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20040524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040721 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040812 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040818 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090827 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100827 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110827 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110827 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120827 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120827 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130827 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |