JPH06267973A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06267973A JPH06267973A JP4972793A JP4972793A JPH06267973A JP H06267973 A JPH06267973 A JP H06267973A JP 4972793 A JP4972793 A JP 4972793A JP 4972793 A JP4972793 A JP 4972793A JP H06267973 A JPH06267973 A JP H06267973A
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Abstract
(57)【要約】
【目的】 Ｗポリサイドゲートを有する半導体装置の製
造方法に関し、ゲート電極形成工程における閾値変動を
防止することを目的とする。 【構成】 燐のドープされたポリシリコン層５と該ポリ
シリコン層５上に積層されたタングステンシリサイド層
６とよりなるタングステンポリサイド構造のゲート電極
７を形成するに際して、該ポリシリコン層５上にタング
ステンシリサイド層６を化学気相成長手段により形成す
る工程、該タングステンシリサイド層６上に該ポリシリ
コン層５より高濃度に燐のドープされたアモーファス若
しくはポリ構造の仮設シリコン層10を形成する工程、熱
処理により、該タングステンシリサイド層６内に含まれ
る弗素９を優先的に該仮設シリコン層10内へ拡散させ該
仮設シリコン層10内に固定せしめる工程、該熱処理が行
われた後に該仮設シリコン層10を該タングステンシリサ
イド層６上より選択的に除去する工程を有するように構
成する。
造方法に関し、ゲート電極形成工程における閾値変動を
防止することを目的とする。 【構成】 燐のドープされたポリシリコン層５と該ポリ
シリコン層５上に積層されたタングステンシリサイド層
６とよりなるタングステンポリサイド構造のゲート電極
７を形成するに際して、該ポリシリコン層５上にタング
ステンシリサイド層６を化学気相成長手段により形成す
る工程、該タングステンシリサイド層６上に該ポリシリ
コン層５より高濃度に燐のドープされたアモーファス若
しくはポリ構造の仮設シリコン層10を形成する工程、熱
処理により、該タングステンシリサイド層６内に含まれ
る弗素９を優先的に該仮設シリコン層10内へ拡散させ該
仮設シリコン層10内に固定せしめる工程、該熱処理が行
われた後に該仮設シリコン層10を該タングステンシリサ
イド層６上より選択的に除去する工程を有するように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にポリサイドゲートを有する絶縁ゲート型半導体装置
の製造方法に関する。
特にポリサイドゲートを有する絶縁ゲート型半導体装置
の製造方法に関する。
【０００２】最近のＶＬＳＩでは、そのゲート電極の構
造として多結晶シリコン（ポリSi）層とタングステンシ
リサイド(WSi) 層との２層構造であるタングステン
（Ｗ）ポリサイドゲート構造が多く採用されている。こ
の場合、ポリSi層の下部には当然ゲート絶縁膜（酸化
膜）が存在するが、近時、この構造において、熱処理を
加えるとゲート酸化膜の膜厚が増大して、閾値電圧が変
化するという問題点が指摘されており、改善が望まれて
いる。
造として多結晶シリコン（ポリSi）層とタングステンシ
リサイド(WSi) 層との２層構造であるタングステン
（Ｗ）ポリサイドゲート構造が多く採用されている。こ
の場合、ポリSi層の下部には当然ゲート絶縁膜（酸化
膜）が存在するが、近時、この構造において、熱処理を
加えるとゲート酸化膜の膜厚が増大して、閾値電圧が変
化するという問題点が指摘されており、改善が望まれて
いる。
【０００３】
【従来の技術】従来、Ｗポリサイドゲートを有するＭＯ
ＳＦＥＴは、以下に図２の工程断面図を参照して述べる
方法により形成されていた。
ＳＦＥＴは、以下に図２の工程断面図を参照して述べる
方法により形成されていた。
【０００４】図２(a) 参照 その方法は、例えばｐ型Si基板51上に例えば通常の選択
酸化(LOCOS) 法で素子領域52を画定するフィールドSiO2
膜53を形成した後、熱酸化法により素子領域52面にゲー
トSiO2膜54を形成し、次いでこの基板上にＣＶＤ法によ
りゲート電極のトータル厚さの１／２程度の厚さのポリ
Si層55を形成する。
酸化(LOCOS) 法で素子領域52を画定するフィールドSiO2
膜53を形成した後、熱酸化法により素子領域52面にゲー
トSiO2膜54を形成し、次いでこの基板上にＣＶＤ法によ
りゲート電極のトータル厚さの１／２程度の厚さのポリ
Si層55を形成する。
【０００５】図２(b) 参照 次いで、このポリSi層55上にＣＶＤ法によりゲート電極
のトータル厚さの１／２程度の厚さのWSi2層56を形成
し、次いでこのWSi2層56を貫いてポリSi層55内に所定の
導電性を付与する濃度に例えば燐(P+ ) をイオン注入
し、次いで 900℃程度の熱処理を行い前記イオン注入さ
れた P+ を活性化してポリSi層55にｎ+ 型の導電性を付
与すると同時に、同熱処理のアニール効果によってWSi2
層56に導電性を生ぜしめる。なお、上記ポリSi層55への
不純物のイオン注入は、前記WSi2層56の形成前に行うこ
ともある。また、59は層形成に際してWSi2層56内に含ま
れる弗素(F) を示す。
のトータル厚さの１／２程度の厚さのWSi2層56を形成
し、次いでこのWSi2層56を貫いてポリSi層55内に所定の
導電性を付与する濃度に例えば燐(P+ ) をイオン注入
し、次いで 900℃程度の熱処理を行い前記イオン注入さ
れた P+ を活性化してポリSi層55にｎ+ 型の導電性を付
与すると同時に、同熱処理のアニール効果によってWSi2
層56に導電性を生ぜしめる。なお、上記ポリSi層55への
不純物のイオン注入は、前記WSi2層56の形成前に行うこ
ともある。また、59は層形成に際してWSi2層56内に含ま
れる弗素(F) を示す。
【０００６】図２(c) 参照 次いで、通常のリソグラフィ手段によりWSi2層56及びポ
リSi層55の一括パターニングを行い、ゲートSiO2膜54上
に導電性の付与されたポリSi層55とWSi2層56とが積層さ
れてなるＷポリサイドゲート電極57を形成する。
リSi層55の一括パターニングを行い、ゲートSiO2膜54上
に導電性の付与されたポリSi層55とWSi2層56とが積層さ
れてなるＷポリサイドゲート電極57を形成する。
【０００７】図２(d) 参照 次いで、上記ゲート電極57と前記フィールドSiO2膜53を
マスクにして素子領域52内に選択的に例えば砒素( A
s+ ) を高濃度にイオン注入し、この注入As+ を活性化
してｎ+ 型ソース領域58S とｎ+ 型ドレイン領域58D を
形成するという、一連の方法であった。
マスクにして素子領域52内に選択的に例えば砒素( A
s+ ) を高濃度にイオン注入し、この注入As+ を活性化
してｎ+ 型ソース領域58S とｎ+ 型ドレイン領域58D を
形成するという、一連の方法であった。
【０００８】
【発明が解決しようとする課題】しかし上記従来のＷポ
リサイドゲートを有するＭＯＳＦＥＴの製造方法には、
Ｗポリサイドゲートを形成する際に、次のような問題が
含まれていた。
リサイドゲートを有するＭＯＳＦＥＴの製造方法には、
Ｗポリサイドゲートを形成する際に、次のような問題が
含まれていた。
【０００９】即ち、ステップカバレージ性を高める目的
でＣＶＤ法により形成されるようになったWSi2層56は、
６弗化タングステン(WF6) とモノシラン(SiH4)との気相
化学反応により堆積されるために、図２(b) に示すよう
にWSi2層56内に多量の弗素(F) 59を含んでいる。そして
この弗素(F) 59は熱処理によってWSi2層56内或いは層外
に向かって移動する周知の性質を持っている。そのため
に、前記のようにイオン注入された燐の活性化やWSi2層
56の低抵抗化のため等の約 900℃程度以上の高温熱処理
において、WSi2層56中に含まれている弗素(F) 59は大き
く移動し、WSi2層56の上部に弗素(F) 59を受け入れる物
質が存在しないことによってその大部分が矢印で示すよ
うにWSi2層56下部のポリSi層55内に移動して行き、この
ポリSi層55を通過してゲートSiO2膜54に到達する。そし
てゲートSiO2膜54に到達した弗素(F) 59は、ゲートSiO2
膜54を構成するSiO2をシリコン(Si)と酸素(O) に分解
し、Siと結合して SiFx （ｘ＝１〜４）を形成する。そ
のため前記酸素(O) は当然余り、この酸素(O) がゲート
SiO2膜54との界面にあるポリSi層55を順次酸化するため
に、見掛け上のゲートSiO2膜54の厚さが設計値より厚く
変化するという問題である。
でＣＶＤ法により形成されるようになったWSi2層56は、
６弗化タングステン(WF6) とモノシラン(SiH4)との気相
化学反応により堆積されるために、図２(b) に示すよう
にWSi2層56内に多量の弗素(F) 59を含んでいる。そして
この弗素(F) 59は熱処理によってWSi2層56内或いは層外
に向かって移動する周知の性質を持っている。そのため
に、前記のようにイオン注入された燐の活性化やWSi2層
56の低抵抗化のため等の約 900℃程度以上の高温熱処理
において、WSi2層56中に含まれている弗素(F) 59は大き
く移動し、WSi2層56の上部に弗素(F) 59を受け入れる物
質が存在しないことによってその大部分が矢印で示すよ
うにWSi2層56下部のポリSi層55内に移動して行き、この
ポリSi層55を通過してゲートSiO2膜54に到達する。そし
てゲートSiO2膜54に到達した弗素(F) 59は、ゲートSiO2
膜54を構成するSiO2をシリコン(Si)と酸素(O) に分解
し、Siと結合して SiFx （ｘ＝１〜４）を形成する。そ
のため前記酸素(O) は当然余り、この酸素(O) がゲート
SiO2膜54との界面にあるポリSi層55を順次酸化するため
に、見掛け上のゲートSiO2膜54の厚さが設計値より厚く
変化するという問題である。
【００１０】このゲートSiO2膜の膜厚の変動は、ＭＯＳ
ＦＥＴのサイズが大きくゲートSiO2膜厚の厚かった当時
においては、閾値に及ぼす影響が無視できる程度で済ん
でいた。しかしながら、ＶＬＳＩ等の開発によりＭＯＳ
ＦＥＴが微細化され、ゲートSiO2膜の膜厚が極度に薄く
なるに伴って、上記ゲートSiO2膜厚の変化による閾値の
変動が顕在化し、ＶＬＳＩ等の信頼性や製造歩留りに悪
影響を及ぼすようになった。
ＦＥＴのサイズが大きくゲートSiO2膜厚の厚かった当時
においては、閾値に及ぼす影響が無視できる程度で済ん
でいた。しかしながら、ＶＬＳＩ等の開発によりＭＯＳ
ＦＥＴが微細化され、ゲートSiO2膜の膜厚が極度に薄く
なるに伴って、上記ゲートSiO2膜厚の変化による閾値の
変動が顕在化し、ＶＬＳＩ等の信頼性や製造歩留りに悪
影響を及ぼすようになった。
【００１１】そこで本発明は、Ｗポリサイドゲート電極
の形成に際して、WSi2層中に含まれる弗素(F) が、熱拡
散によってWSi2層下部のポリSi層を通過しゲートSiO2膜
面に到達するの抑止し、この弗素(F)の作用によるゲー
トSiO2膜厚の増加に起因したＭＯＳＦＥＴの閾値変動を
防止することを目的とする。
の形成に際して、WSi2層中に含まれる弗素(F) が、熱拡
散によってWSi2層下部のポリSi層を通過しゲートSiO2膜
面に到達するの抑止し、この弗素(F)の作用によるゲー
トSiO2膜厚の増加に起因したＭＯＳＦＥＴの閾値変動を
防止することを目的とする。
【００１２】
【課題を解決するための手段】上記課題の解決は、燐の
ドープされたポリシリコン層と該ポリシリコン層上に積
層されたタングステンシリサイド層とよりなるタングス
テンポリサイド構造のゲート電極を形成するに際して、
該ポリシリコン層上にタングステンシリサイド層を化学
気相成長手段により形成する工程、該タングステンシリ
サイド層上に該ポリシリコン層より高濃度に燐のドープ
されたアモーファス若しくはポリ構造の仮設シリコン層
を形成する工程、熱処理により、該タングステンシリサ
イド層内に含まれる弗素を優先的に該仮設シリコン層内
へ拡散させ該仮設シリコン層内に固定せしめる工程、該
熱処理が行われた後に該仮設シリコン層を、硝酸を主成
分とする液によるウェットエッチング処理、若しくは弗
素系のガスを用いたドライエッチング処理等により該タ
ングステンシリサイド層上より選択的に除去する工程、
を有する本発明による半導体装置の製造方法によって達
成される。
ドープされたポリシリコン層と該ポリシリコン層上に積
層されたタングステンシリサイド層とよりなるタングス
テンポリサイド構造のゲート電極を形成するに際して、
該ポリシリコン層上にタングステンシリサイド層を化学
気相成長手段により形成する工程、該タングステンシリ
サイド層上に該ポリシリコン層より高濃度に燐のドープ
されたアモーファス若しくはポリ構造の仮設シリコン層
を形成する工程、熱処理により、該タングステンシリサ
イド層内に含まれる弗素を優先的に該仮設シリコン層内
へ拡散させ該仮設シリコン層内に固定せしめる工程、該
熱処理が行われた後に該仮設シリコン層を、硝酸を主成
分とする液によるウェットエッチング処理、若しくは弗
素系のガスを用いたドライエッチング処理等により該タ
ングステンシリサイド層上より選択的に除去する工程、
を有する本発明による半導体装置の製造方法によって達
成される。
【００１３】
【作用】即ち本発明の方法においては、Ｗポリサイドゲ
ート電極の形成に際し、ＣＶＤ法で形成されるWSi2層上
にアモーファス若しくはポリ構造の仮設Si層を配設し、
熱処理を行うことによって前記WSi2層内に含まれる弗素
(F) が下部のポリSi層及び上部の仮設Si層の両方に分か
れて拡散するようにし、これによってWSi2層下部（ゲー
トSiO2膜上）のポリSi層内に拡散する弗素(F) の量を半
減させる。そして更に、仮設Si層の燐濃度をWSi2層下部
のポリSi層の燐濃度よりも高濃度にすることにより、５
価の燐と４価のSiとが結合した際に余る結合枝の数を下
部のポリSi層よりも増してやり、これによって前記WSi2
層に含まれる弗素(F) を優先的に仮設Si層内に拡散さ
せ、且つ拡散してきた弗素(F) を前記結合枝によって仮
設Si層内に固定する。かくて、Ｗポリサイドゲートを形
成する際、ＣＶＤ法で形成されるWSi2層内に含まれる弗
素(F) は主として後にエッチング除去される仮設Siパタ
ーン内に固定されるので、Ｗポリサイドゲートを構成す
るWSi2層下部のポリSi層内を拡散してゲートSiO2膜との
界面に到達する弗素(F) の量は大幅に減少する。従って
上記ゲートSiO2膜面に到達する弗素(F) による置換反応
でゲートSiO2膜内に生ずる酸素(O) の量も前記弗素(F)
量に比例して大幅に減少し、この酸素(O)がゲートSiO2
膜との界面のポリSi層を酸化することによるゲートSiO2
膜厚の増加も大幅に減少され、それに伴う閾値の変動も
大幅に減少する。
ート電極の形成に際し、ＣＶＤ法で形成されるWSi2層上
にアモーファス若しくはポリ構造の仮設Si層を配設し、
熱処理を行うことによって前記WSi2層内に含まれる弗素
(F) が下部のポリSi層及び上部の仮設Si層の両方に分か
れて拡散するようにし、これによってWSi2層下部（ゲー
トSiO2膜上）のポリSi層内に拡散する弗素(F) の量を半
減させる。そして更に、仮設Si層の燐濃度をWSi2層下部
のポリSi層の燐濃度よりも高濃度にすることにより、５
価の燐と４価のSiとが結合した際に余る結合枝の数を下
部のポリSi層よりも増してやり、これによって前記WSi2
層に含まれる弗素(F) を優先的に仮設Si層内に拡散さ
せ、且つ拡散してきた弗素(F) を前記結合枝によって仮
設Si層内に固定する。かくて、Ｗポリサイドゲートを形
成する際、ＣＶＤ法で形成されるWSi2層内に含まれる弗
素(F) は主として後にエッチング除去される仮設Siパタ
ーン内に固定されるので、Ｗポリサイドゲートを構成す
るWSi2層下部のポリSi層内を拡散してゲートSiO2膜との
界面に到達する弗素(F) の量は大幅に減少する。従って
上記ゲートSiO2膜面に到達する弗素(F) による置換反応
でゲートSiO2膜内に生ずる酸素(O) の量も前記弗素(F)
量に比例して大幅に減少し、この酸素(O)がゲートSiO2
膜との界面のポリSi層を酸化することによるゲートSiO2
膜厚の増加も大幅に減少され、それに伴う閾値の変動も
大幅に減少する。
【００１４】なお、本発明の方法において、仮設Si層形
成に際してのＣＶＤに際しての熱処理においては、WSi2
層内の弗素(F) が下部のポリSi層を通して拡散しゲート
SiO2膜面まで到達することは殆どなく、これに起因した
ゲートSiO2膜厚の増加は先ず問題にならない。これは、
上記仮設Si層のＣＶＤ温度が 500〜600 ℃程度で、前記
注入不純物（燐）の活性化やWSi2層のアニールに際して
の 900℃程度の熱処理温度に比べて大幅に低く、弗素
(F) の移動量が前記活性化やアニールに際しての移動量
の1/2 〜2/3 程度で済むことによるものである。
成に際してのＣＶＤに際しての熱処理においては、WSi2
層内の弗素(F) が下部のポリSi層を通して拡散しゲート
SiO2膜面まで到達することは殆どなく、これに起因した
ゲートSiO2膜厚の増加は先ず問題にならない。これは、
上記仮設Si層のＣＶＤ温度が 500〜600 ℃程度で、前記
注入不純物（燐）の活性化やWSi2層のアニールに際して
の 900℃程度の熱処理温度に比べて大幅に低く、弗素
(F) の移動量が前記活性化やアニールに際しての移動量
の1/2 〜2/3 程度で済むことによるものである。
【００１５】
【実施例】以下本発明を、一実施例について、図１の工
程断面図を参照して具体的に説明する。
程断面図を参照して具体的に説明する。
【００１６】図１(a) 参照 本発明の方法によりＷポリサイド構造のｎチャネルＭＯ
ＳＦＥＴを形成するに際しては、例えば通常通りｐ型Si
基板１を用い、先ず通常の選択酸化(LOCOS法）手段によ
り素子領域２を画定するフィールドSiO2膜３を形成し、
次いで通常の熱酸化手段により素子領域２の表面に例え
ば厚さ 200Å程度のゲートSiO2４を形成し、次いでこの
基板上に例えば通常のモノシラン(SiH4)と水素(H2)を反
応ガスに用いた低圧ＣＶＤ法により厚さ1000Å程度のポ
リSi層５を形成し、次いで前記ポリSi層５上に、６弗化
タングステン(WF6) とSiH4とを反応ガスに用いる通常の
低圧ＣＶＤ手段により厚さ1000Å程度のWSi2層６を形成
する。このWSi2層６中には前述のように弗素(F) ９が多
量に含まれる。次いで通常のイオン注入手段により前記
WSi2層６を通してその下部のポリSi層５に導電性を付与
するための燐(P+ )を1014〜1015cm-2程度のドーズ量で
注入する。なお、この P+ のイオン注入はWSi2層６の形
成に先だって行ってもよい。以上の工程は従来方法と同
様である。
ＳＦＥＴを形成するに際しては、例えば通常通りｐ型Si
基板１を用い、先ず通常の選択酸化(LOCOS法）手段によ
り素子領域２を画定するフィールドSiO2膜３を形成し、
次いで通常の熱酸化手段により素子領域２の表面に例え
ば厚さ 200Å程度のゲートSiO2４を形成し、次いでこの
基板上に例えば通常のモノシラン(SiH4)と水素(H2)を反
応ガスに用いた低圧ＣＶＤ法により厚さ1000Å程度のポ
リSi層５を形成し、次いで前記ポリSi層５上に、６弗化
タングステン(WF6) とSiH4とを反応ガスに用いる通常の
低圧ＣＶＤ手段により厚さ1000Å程度のWSi2層６を形成
する。このWSi2層６中には前述のように弗素(F) ９が多
量に含まれる。次いで通常のイオン注入手段により前記
WSi2層６を通してその下部のポリSi層５に導電性を付与
するための燐(P+ )を1014〜1015cm-2程度のドーズ量で
注入する。なお、この P+ のイオン注入はWSi2層６の形
成に先だって行ってもよい。以上の工程は従来方法と同
様である。
【００１７】図１(b) 参照 次いで本発明の方法においては、上記WSi2層６上に例え
ば減圧ＣＶＤ法によりポリSi或いはアモーファスSiから
なる厚さ1000Å程度の仮設Si層10を形成する。
ば減圧ＣＶＤ法によりポリSi或いはアモーファスSiから
なる厚さ1000Å程度の仮設Si層10を形成する。
【００１８】この仮設Si層10の堆積温度は、堆積時にWS
i2層６内の弗素(F) ９がWSi2層６下部のポリSi層５内へ
移動するのを極力抑えるために、可能な限り低温が望ま
しい。そのため、仮設Si層10を、ポリSiで形成する場合
は原料ガスにモノシラン(SiH 4)を用い 0.1〜0.5 Torr程
度の減圧下で 550℃程度の温度で成長を行い、アモーフ
ァスSiで形成する場合は原料ガスにジシラン(Si2H6) を
用い 0.1〜0.5 Torr程度の減圧下で 450℃程度の温度で
成長を行った。
i2層６内の弗素(F) ９がWSi2層６下部のポリSi層５内へ
移動するのを極力抑えるために、可能な限り低温が望ま
しい。そのため、仮設Si層10を、ポリSiで形成する場合
は原料ガスにモノシラン(SiH 4)を用い 0.1〜0.5 Torr程
度の減圧下で 550℃程度の温度で成長を行い、アモーフ
ァスSiで形成する場合は原料ガスにジシラン(Si2H6) を
用い 0.1〜0.5 Torr程度の減圧下で 450℃程度の温度で
成長を行った。
【００１９】そして次いで、通常のイオン注入手段によ
りこの仮設Si層10内に、前記WSi2層６の下部のポリSi層
５の場合よりも２桁程度高い1016〜1017程度の高ドーズ
量でP+ のイオン注入を行う。
りこの仮設Si層10内に、前記WSi2層６の下部のポリSi層
５の場合よりも２桁程度高い1016〜1017程度の高ドーズ
量でP+ のイオン注入を行う。
【００２０】図１(c) 参照 次いで本発明の方法においては、窒素雰囲気中におい
て、 900〜1000℃の温度で、20〜30分程度の弗素移動固
定用の熱処理を行う。この熱処理により、前記下部のポ
リSi層５及び仮設Si層10内に注入された P+ は活性化さ
れる。それと同時に、WSi2層６中に多量に含まれていた
弗素(F) ９は熱エネルギーにより移動を開始し、 P+ が
大幅に高濃度に注入され結合枝がより多量に形成されて
いる仮設Si層10内に矢印で示すように優先的に拡散移動
して行き、それぞれの結合枝に固定される。なおこの
際、WSi2層６下部のポリSi層５の内部へ拡散移動する弗
素(F)９の量は、従来に比べ大幅に減少する。これは、W
Si2層６内の弗素(F) ９の拡散移動が、下部のポリSi層
５と上部の仮設Si層10との２方向に分散されたことと、
前記のように仮設Si層10の燐濃度が高いために仮設Si層
10への拡散移動が優先されたこととによるものである。
て、 900〜1000℃の温度で、20〜30分程度の弗素移動固
定用の熱処理を行う。この熱処理により、前記下部のポ
リSi層５及び仮設Si層10内に注入された P+ は活性化さ
れる。それと同時に、WSi2層６中に多量に含まれていた
弗素(F) ９は熱エネルギーにより移動を開始し、 P+ が
大幅に高濃度に注入され結合枝がより多量に形成されて
いる仮設Si層10内に矢印で示すように優先的に拡散移動
して行き、それぞれの結合枝に固定される。なおこの
際、WSi2層６下部のポリSi層５の内部へ拡散移動する弗
素(F)９の量は、従来に比べ大幅に減少する。これは、W
Si2層６内の弗素(F) ９の拡散移動が、下部のポリSi層
５と上部の仮設Si層10との２方向に分散されたことと、
前記のように仮設Si層10の燐濃度が高いために仮設Si層
10への拡散移動が優先されたこととによるものである。
【００２１】図１(d) 参照 次いで本発明の方法においては、前記弗素(F) ９が多量
に固定された仮設Si層10を選択的に除去する。
に固定された仮設Si層10を選択的に除去する。
【００２２】この仮設Si層10の選択除去をウェットエッ
チング手段で行う際には、WSi2層５とのエッチングの選
択性を高めるために硝酸(HNO3)を主成分とするエッチン
グ液が用いられる。その組成例と、Siに対するエッチン
グレートを下記に示す。
チング手段で行う際には、WSi2層５とのエッチングの選
択性を高めるために硝酸(HNO3)を主成分とするエッチン
グ液が用いられる。その組成例と、Siに対するエッチン
グレートを下記に示す。
【００２３】(1) 60mol%HNO3＋５mol%HF＋H20 ・・エッ
チングレート 600〜1000Å/min (2) 61mol%HNO3＋0.36mol%NH4F・HF＋H20 ・・エッチン
グレート同上 また、ドライエッチングで行う際には、例えば、３弗化
窒素(NF3) と水素(H2)との混合ガスで、NF3/H2比が15/3
0 、15/100、10/200等のガスが用いられ、50mTorr程度
の減圧下で、50〜100W程度のパワーで行われる。ポリSi
のエッチングレートは前者から、 435Å/min、 160Å/m
in、 130Å/min程度である。
チングレート 600〜1000Å/min (2) 61mol%HNO3＋0.36mol%NH4F・HF＋H20 ・・エッチン
グレート同上 また、ドライエッチングで行う際には、例えば、３弗化
窒素(NF3) と水素(H2)との混合ガスで、NF3/H2比が15/3
0 、15/100、10/200等のガスが用いられ、50mTorr程度
の減圧下で、50〜100W程度のパワーで行われる。ポリSi
のエッチングレートは前者から、 435Å/min、 160Å/m
in、 130Å/min程度である。
【００２４】なお、上記液によるウェットエッチング及
び上記ガスによるドライエッチングにおいては、WSi2の
エッチングレートは極めて小さく、十分なエッチングの
選択性が得られる。
び上記ガスによるドライエッチングにおいては、WSi2の
エッチングレートは極めて小さく、十分なエッチングの
選択性が得られる。
【００２５】図１(e) 参照 以後、従来の方法に従って、WSi2層６とポリSi層５を一
括パターニングしてポリSi層５上にWSi2層６が積層され
てなるＷポリサイドゲート電極７を形成し、このゲート
電極７をマスクにしてイオン注入手段により素子領域２
内に砒素 (As+) を高ドーズ量で導入し、熱処理により
前記導入As+ を活性化してｎ+ 型ソース領域8S及びｎ+
型ドレイン領域8Dを形成する。そして更に、図示しない
絶縁膜の形成、配線の形成等がなされて本発明の方法を
適用したＷポリサイドゲート構造のｎチャネルＭＯＳＦ
ＥＴが完成する。
括パターニングしてポリSi層５上にWSi2層６が積層され
てなるＷポリサイドゲート電極７を形成し、このゲート
電極７をマスクにしてイオン注入手段により素子領域２
内に砒素 (As+) を高ドーズ量で導入し、熱処理により
前記導入As+ を活性化してｎ+ 型ソース領域8S及びｎ+
型ドレイン領域8Dを形成する。そして更に、図示しない
絶縁膜の形成、配線の形成等がなされて本発明の方法を
適用したＷポリサイドゲート構造のｎチャネルＭＯＳＦ
ＥＴが完成する。
【００２６】上記実施例に示すような本発明の方法によ
り形成されるＷポリサイドゲート構造のＭＯＳＦＥＴに
おいては、ゲートを構成するWSi2層中に堆積時に含まれ
る多量の弗素（F)が、高温熱処理時にWSi2層上に一時的
に設けた仮設Si層内に優先的に移動固定されて除去さ
れ、WSi2層下部のポリSi層を通してゲートSiO2膜中に移
動するものは殆どなくなる。従って前述したようにこの
移動弗素（F)との反応に起因して生ずるゲートSiO2膜厚
の増加は殆ど皆無になり、高温熱処理による閾値の変動
は数％以下のオーダ抑えられた。
り形成されるＷポリサイドゲート構造のＭＯＳＦＥＴに
おいては、ゲートを構成するWSi2層中に堆積時に含まれ
る多量の弗素（F)が、高温熱処理時にWSi2層上に一時的
に設けた仮設Si層内に優先的に移動固定されて除去さ
れ、WSi2層下部のポリSi層を通してゲートSiO2膜中に移
動するものは殆どなくなる。従って前述したようにこの
移動弗素（F)との反応に起因して生ずるゲートSiO2膜厚
の増加は殆ど皆無になり、高温熱処理による閾値の変動
は数％以下のオーダ抑えられた。
【００２７】なお、本発明の方法はＷポリサイドゲート
を有するｐチャネルＭＯＳＦＥＴの製造にも勿論適用さ
れる。
を有するｐチャネルＭＯＳＦＥＴの製造にも勿論適用さ
れる。
【００２８】
【発明の効果】以上説明のように、本発明によればCVD-
WSi2層を用いたＷポリサイド構造のゲート電極を有する
ＭＯＳＦＥＴを形成する際に、WSi2層中に含まれる弗素
（F)に起因して生じていた閾値の変動を極めて少なく抑
えることができる。従って本発明は、Ｗポリサイドゲー
トを有するＭＯＳＦＥＴの製造歩留り及び信頼性の向上
に寄与するところが大きい。
WSi2層を用いたＷポリサイド構造のゲート電極を有する
ＭＯＳＦＥＴを形成する際に、WSi2層中に含まれる弗素
（F)に起因して生じていた閾値の変動を極めて少なく抑
えることができる。従って本発明は、Ｗポリサイドゲー
トを有するＭＯＳＦＥＴの製造歩留り及び信頼性の向上
に寄与するところが大きい。
【図１】 本発明の一実施例の工程断面図
【図２】 従来方法の工程断面図
１ ｐ型Si基板 ２ 素子領域 ３ フィールドSiO2膜 ４ ゲートSiO2膜 ５ ポリSi層 ６ WSi2層 ７ Ｗポリサイドゲート電極 8S ｎ+ 型ソース領域 8D ｎ+ 型ドレイン領域 ９ 弗素(F) 10 仮設Si層
Claims (2)
- 【請求項１】 燐のドープされたポリシリコン層と該ポ
リシリコン層上に積層されたタングステンシリサイド層
とよりなるタングステンポリサイド構造のゲート電極を
形成するに際して、 該ポリシリコン層上にタングステンシリサイド層を化学
気相成長手段により形成する工程、 該タングステンシリサイド層上に該ポリシリコン層より
高濃度に燐のドープされたアモーファス若しくはポリ構
造の仮設シリコン層を形成する工程、 熱処理により、該タングステンシリサイド層内に含まれ
る弗素を優先的に該仮設シリコン層内へ拡散させ該仮設
シリコン層内に固定せしめる工程、 該熱処理が行われた後に該仮設シリコン層を該タングス
テンシリサイド層上より選択的に除去する工程、を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記仮設シリコン層の選択的除去を、硝
酸を主成分とする液によるウェットエッチング処理、若
しくは弗素系のガスを用いたドライエッチング処理によ
り行うことを特徴とする請求項１記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4972793A JPH06267973A (ja) | 1993-03-11 | 1993-03-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4972793A JPH06267973A (ja) | 1993-03-11 | 1993-03-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06267973A true JPH06267973A (ja) | 1994-09-22 |
Family
ID=12839222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4972793A Withdrawn JPH06267973A (ja) | 1993-03-11 | 1993-03-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06267973A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| US5830802A (en) * | 1995-08-31 | 1998-11-03 | Motorola Inc. | Process for reducing halogen concentration in a material layer during semiconductor device fabrication |
| JP2000235960A (ja) * | 1999-02-15 | 2000-08-29 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
| KR20010008442A (ko) * | 1998-12-31 | 2001-02-05 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
-
1993
- 1993-03-11 JP JP4972793A patent/JPH06267973A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830802A (en) * | 1995-08-31 | 1998-11-03 | Motorola Inc. | Process for reducing halogen concentration in a material layer during semiconductor device fabrication |
| US5804499A (en) * | 1996-05-03 | 1998-09-08 | Siemens Aktiengesellschaft | Prevention of abnormal WSix oxidation by in-situ amorphous silicon deposition |
| KR20010008442A (ko) * | 1998-12-31 | 2001-02-05 | 김영환 | 반도체소자의 트랜지스터 형성방법 |
| JP2000235960A (ja) * | 1999-02-15 | 2000-08-29 | Matsushita Electronics Industry Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |