JP2000235960A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000235960A JP2000235960A JP11035494A JP3549499A JP2000235960A JP 2000235960 A JP2000235960 A JP 2000235960A JP 11035494 A JP11035494 A JP 11035494A JP 3549499 A JP3549499 A JP 3549499A JP 2000235960 A JP2000235960 A JP 2000235960A
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Abstract
(57)【要約】
【課題】ポリサイドゲート構造を有しながら、ゲート酸
化膜の膜厚増大現象や、電気特性の劣化のない半導体装
置の製造方法を提供する。 【解決手段】 シリコン基板１０上にゲート酸化膜１１
を成長させる。ゲート酸化膜１１の上に、ＤＰＳ膜１
２、およびＷＳｉ膜１３を成長させる。ＷＳｉ膜１３上
にＣＡＰ膜１４を成長させる。ＷＳｉ膜１３の成膜後、
ＳｉＨ4 をチャンバー内に流し、基板を１０秒以上Ｓｉ
Ｈ4雰囲気に曝してもよい。ＤＰＳ膜中のフッ素を減少
させるため、ゲート酸化膜の膜厚増大を防止できる。ま
た、基板温度を、上記ＤＰＳ膜１２の成長時の温度とほ
ぼ同じ値に維持する。ゲート酸化膜１１─ＤＰＳ膜１２
間の界面に結合した水素の脱離を防ぐことができるた
め、電気特性の劣化のない半導体装置の製造方法を提供
できる。
化膜の膜厚増大現象や、電気特性の劣化のない半導体装
置の製造方法を提供する。 【解決手段】 シリコン基板１０上にゲート酸化膜１１
を成長させる。ゲート酸化膜１１の上に、ＤＰＳ膜１
２、およびＷＳｉ膜１３を成長させる。ＷＳｉ膜１３上
にＣＡＰ膜１４を成長させる。ＷＳｉ膜１３の成膜後、
ＳｉＨ4 をチャンバー内に流し、基板を１０秒以上Ｓｉ
Ｈ4雰囲気に曝してもよい。ＤＰＳ膜中のフッ素を減少
させるため、ゲート酸化膜の膜厚増大を防止できる。ま
た、基板温度を、上記ＤＰＳ膜１２の成長時の温度とほ
ぼ同じ値に維持する。ゲート酸化膜１１─ＤＰＳ膜１２
間の界面に結合した水素の脱離を防ぐことができるた
め、電気特性の劣化のない半導体装置の製造方法を提供
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、高融点金属シリサ
イド膜とポリシリコンなどの半導体膜からなる積層電極
配線膜を有する半導体装置の製造方法、特にタングステ
ンシリサイド（ＷＳｉ）膜とポリシリコン（ＰＳ）膜と
の積層膜を主体とするゲート電極用積層膜の製造方法に
関わる。
イド膜とポリシリコンなどの半導体膜からなる積層電極
配線膜を有する半導体装置の製造方法、特にタングステ
ンシリサイド（ＷＳｉ）膜とポリシリコン（ＰＳ）膜と
の積層膜を主体とするゲート電極用積層膜の製造方法に
関わる。
【０００２】
【従来の技術】近年、半導体集積回路装置の素子パター
ンの微細化や、素子動作の高速化の要請が高まってお
り、半導体集積回路装置中の配線の低抵抗化が求められ
ている。配線の中でもゲート配線はその一部がＭＯＳト
ランジスタのゲート電極として機能するものであって、
素子特性の機能を左右する重要な部材である。かかるゲ
ート配線の低抵抗化のための１つの手段としてタングス
テンシリサイド（ＷＳｉ）膜とリンなどの不純物をドー
プしたポリシリコン（ＤＰＳ）膜との積層膜がゲート電
極として多用されている。
ンの微細化や、素子動作の高速化の要請が高まってお
り、半導体集積回路装置中の配線の低抵抗化が求められ
ている。配線の中でもゲート配線はその一部がＭＯＳト
ランジスタのゲート電極として機能するものであって、
素子特性の機能を左右する重要な部材である。かかるゲ
ート配線の低抵抗化のための１つの手段としてタングス
テンシリサイド（ＷＳｉ）膜とリンなどの不純物をドー
プしたポリシリコン（ＤＰＳ）膜との積層膜がゲート電
極として多用されている。
【０００３】ＷＳｉ膜とＤＰＳ膜との積層膜をゲート電
極として用いる場合、半導体集積回路装置の製造工程に
おいて電極形成後の熱処理により、（１）ＷＳｉ膜のＤ
ＰＳ膜からの剥がれ、（２）下地段差部における断線、
（３）ＤＰＳ膜を単膜で用いた場合に比べた場合のゲー
ト酸化膜の膜厚の増大、（４）フラットバンド電圧や絶
縁破壊電荷量（Ｑｂｄ）などの電気特性の劣化など、様
々な不都合が生じる。
極として用いる場合、半導体集積回路装置の製造工程に
おいて電極形成後の熱処理により、（１）ＷＳｉ膜のＤ
ＰＳ膜からの剥がれ、（２）下地段差部における断線、
（３）ＤＰＳ膜を単膜で用いた場合に比べた場合のゲー
ト酸化膜の膜厚の増大、（４）フラットバンド電圧や絶
縁破壊電荷量（Ｑｂｄ）などの電気特性の劣化など、様
々な不都合が生じる。
【０００４】このうち、上記問題（１）の原因は熱処理
時にＷＳｉ膜に作用する応力の変化である。また、上記
問題（２）は段差部などにおける熱処理によるＷＳｉ膜
応力の変化によるクラックの発生により起こる。これら
の２つの問題を解決するために方法として、ＷＳｉ膜上
にシリコン酸化膜、シリコン窒化膜、あるいはリン・ケ
イ酸ガラス（ＰＳＧ）膜の層を形成する方法（特開平８
−８８１９８号公報）が提案されている。
時にＷＳｉ膜に作用する応力の変化である。また、上記
問題（２）は段差部などにおける熱処理によるＷＳｉ膜
応力の変化によるクラックの発生により起こる。これら
の２つの問題を解決するために方法として、ＷＳｉ膜上
にシリコン酸化膜、シリコン窒化膜、あるいはリン・ケ
イ酸ガラス（ＰＳＧ）膜の層を形成する方法（特開平８
−８８１９８号公報）が提案されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記公
報に記載されている従来の積層配線によっては、膜剥が
れ、断線等の不都合は抑制できるかもしれないが、ゲー
ト酸化膜の膜厚増大現象やフラットバンド電圧やＱｂｄ
の電気特性の劣化などの不都合を解決することはできな
い。
報に記載されている従来の積層配線によっては、膜剥が
れ、断線等の不都合は抑制できるかもしれないが、ゲー
ト酸化膜の膜厚増大現象やフラットバンド電圧やＱｂｄ
の電気特性の劣化などの不都合を解決することはできな
い。
【０００６】酸化膜の膜厚増大現象（例えばＶｉｖｅｃ
Ｊａｉｎ ａｎｄ Ｋ．Ｃ．Ｓａｒａｓｗａｔ，Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｏｃａｌ Ｐａｐ
ｅｒｓ，９ページ，（１９９１））は、以下の原因によ
るものと考えられる。ＷＳｉ膜成膜に使う材料ガスであ
る６フッ化タングステン（ＷＦ6）中のフッ素が、ＤＰ
Ｓ膜─ＷＳｉ膜間の界面やＤＰＳ膜─下地酸化膜間の界
面のシリコン原子のダングリングボンドと結合すると、
その後の熱処理によりこのフッ素が酸素に置換される。
その結果、成膜直後より厚く酸化膜が成長している。
Ｊａｉｎ ａｎｄ Ｋ．Ｃ．Ｓａｒａｓｗａｔ，Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｏｃａｌ Ｐａｐ
ｅｒｓ，９ページ，（１９９１））は、以下の原因によ
るものと考えられる。ＷＳｉ膜成膜に使う材料ガスであ
る６フッ化タングステン（ＷＦ6）中のフッ素が、ＤＰ
Ｓ膜─ＷＳｉ膜間の界面やＤＰＳ膜─下地酸化膜間の界
面のシリコン原子のダングリングボンドと結合すると、
その後の熱処理によりこのフッ素が酸素に置換される。
その結果、成膜直後より厚く酸化膜が成長している。
【０００７】今後、ますます素子寸法が微細化されてい
くに伴い、トランジスタ特性の精密制御、安定化への要
求は一層強くなることは明らかであり、このためにはゲ
ート酸化膜の膜厚、およびゲート酸化膜の膜質安定化が
最重要課題となる。従って、上記酸化膜の膜厚増大現象
の抑制や電気特性の安定化を行う必要がある。
くに伴い、トランジスタ特性の精密制御、安定化への要
求は一層強くなることは明らかであり、このためにはゲ
ート酸化膜の膜厚、およびゲート酸化膜の膜質安定化が
最重要課題となる。従って、上記酸化膜の膜厚増大現象
の抑制や電気特性の安定化を行う必要がある。
【０００８】上記問題に鑑み、本発明の目的は、ＷＳｉ
膜とＤＰＳ膜の積層膜をゲート電極として用いた場合で
も、トランジスタのゲート酸化膜の膜厚増大現象を抑制
した半導体装置、および劣化のない優れた電気特性を有
する半導体装置の製造方法を提供することである。
膜とＤＰＳ膜の積層膜をゲート電極として用いた場合で
も、トランジスタのゲート酸化膜の膜厚増大現象を抑制
した半導体装置、および劣化のない優れた電気特性を有
する半導体装置の製造方法を提供することである。
【０００９】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、基板上の酸化膜の上にシリコン膜を形
成する工程（ａ）と、上記シリコン膜の上に高融点金属
シリサイド膜を形成する工程（ｂ）とを含み、上記工程
（ａ）と上記工程（ｂ）とを連続的に行い、かつ、その
間の基板温度の変化が所定範囲内に収まるように調節す
る方法である。
置の製造方法は、基板上の酸化膜の上にシリコン膜を形
成する工程（ａ）と、上記シリコン膜の上に高融点金属
シリサイド膜を形成する工程（ｂ）とを含み、上記工程
（ａ）と上記工程（ｂ）とを連続的に行い、かつ、その
間の基板温度の変化が所定範囲内に収まるように調節す
る方法である。
【００１０】これにより、熱ストレスが加わらないの
で、上記酸化膜─上記シリコン膜間の界面に結合した水
素の脱離を防止することができる。よって、フラットバ
ンド電圧やＱｂｄの電気特性の劣化を防止することがで
きる。
で、上記酸化膜─上記シリコン膜間の界面に結合した水
素の脱離を防止することができる。よって、フラットバ
ンド電圧やＱｂｄの電気特性の劣化を防止することがで
きる。
【００１１】本発明の第２の半導体装置の製造方法は、
基板上の酸化膜の上にシリコン膜を形成する工程（ａ）
と、上記シリコン膜上に高融点金属シリサイド膜を形成
する工程（ｂ）と、シリコン化合物ガス雰囲気に曝す工
程（ｃ）とを含む方法である。
基板上の酸化膜の上にシリコン膜を形成する工程（ａ）
と、上記シリコン膜上に高融点金属シリサイド膜を形成
する工程（ｂ）と、シリコン化合物ガス雰囲気に曝す工
程（ｃ）とを含む方法である。
【００１２】これにより、積層膜成長後に熱処理を加え
ても、上記シリコン膜中にフッ素がほとんど存在しない
ため、フッ素と酸素の置換によるゲート酸化膜の膜厚増
大現象が抑制される。また、上記高融点金属シリサイド
膜／上記シリコン膜に上記高融点金属シリサイド膜の上
から水素を供給することにより、電気特性を改善する効
果も発揮する。
ても、上記シリコン膜中にフッ素がほとんど存在しない
ため、フッ素と酸素の置換によるゲート酸化膜の膜厚増
大現象が抑制される。また、上記高融点金属シリサイド
膜／上記シリコン膜に上記高融点金属シリサイド膜の上
から水素を供給することにより、電気特性を改善する効
果も発揮する。
【００１３】上記第２の半導体装置の製造方法におい
て、上記工程（ａ）と上記工程（ｂ）とは連続的に行
い、かつ、その間の基板温度の変化が所定範囲内に収ま
るように調節することにより、熱ストレスが加わらない
ので、上記酸化膜─上記シリコン膜間の界面に結合した
水素の脱離をさらに防止することができる。よって、フ
ラットバンド電圧やＱｂｄの電気特性の劣化をさらに防
止することができる。
て、上記工程（ａ）と上記工程（ｂ）とは連続的に行
い、かつ、その間の基板温度の変化が所定範囲内に収ま
るように調節することにより、熱ストレスが加わらない
ので、上記酸化膜─上記シリコン膜間の界面に結合した
水素の脱離をさらに防止することができる。よって、フ
ラットバンド電圧やＱｂｄの電気特性の劣化をさらに防
止することができる。
【００１４】上記第２の半導体装置の製造方法におい
て、上記工程（ｃ）までの間の基板温度の変化が所定範
囲内に収まるように調節することにより、熱ストレスが
加わらないので、上記酸化膜─上記シリコン膜間の界面
に結合した水素の脱離をさらに防止することができる。
よって、フラットバンド電圧やＱｂｄの電気特性の劣化
をさらに防止することができる。
て、上記工程（ｃ）までの間の基板温度の変化が所定範
囲内に収まるように調節することにより、熱ストレスが
加わらないので、上記酸化膜─上記シリコン膜間の界面
に結合した水素の脱離をさらに防止することができる。
よって、フラットバンド電圧やＱｂｄの電気特性の劣化
をさらに防止することができる。
【００１５】上記第１および第２の半導体装置の製造方
法において、上記温度調節の変動範囲を上記シリコン膜
の形成工程時の基板温度プラスマイナス２０℃とするこ
とにより、上記酸化膜─上記シリコン膜間の界面に結合
した水素の脱離をさらに防止することができる。よっ
て、フラットバンド電圧やＱｂｄの電気特性の劣化をさ
らに防止することができる。
法において、上記温度調節の変動範囲を上記シリコン膜
の形成工程時の基板温度プラスマイナス２０℃とするこ
とにより、上記酸化膜─上記シリコン膜間の界面に結合
した水素の脱離をさらに防止することができる。よっ
て、フラットバンド電圧やＱｂｄの電気特性の劣化をさ
らに防止することができる。
【００１６】上記第１および第２の半導体装置の製造方
法において、上記シリコン化合物ガスを、シリコンと水
素の化合物とすることができる。
法において、上記シリコン化合物ガスを、シリコンと水
素の化合物とすることができる。
【００１７】上記第１および第２の半導体装置の製造方
法において、上記工程（ｂ）において、６フッ化タング
ステン（ＷＦ6）ガスを用いてタングステンシリサイド
（ＷＳｉ）膜からなる高融点金属シリサイド膜を形成す
ることができる。
法において、上記工程（ｂ）において、６フッ化タング
ステン（ＷＦ6）ガスを用いてタングステンシリサイド
（ＷＳｉ）膜からなる高融点金属シリサイド膜を形成す
ることができる。
【００１８】上記第１および第２の半導体装置の製造方
法において、上記基板温度は、４５０〜７００℃である
ことが好ましい。
法において、上記基板温度は、４５０〜７００℃である
ことが好ましい。
【００１９】
【発明の実施の形態】最初に、本実施形態に係る製造方
法に従って形成された半導体装置について説明する。
法に従って形成された半導体装置について説明する。
【００２０】図１は、本実施形態に係る製造方法に従っ
て形成された半導体装置、特にポリサイド構造を有する
ＭＯＳトランジスタを示す断面図である。ホウ素等を不
純物として含むＰ型シリコン基板１０上にはゲート酸化
膜１１とゲート電極１５とが下から順次積み上げられて
いる。このゲート電極１５は、リンを含むポリシリコン
膜であるＤＰＳ膜１２と、ＷＳｉ膜１３と、ポリシリコ
ン膜からなるＣＡＰ膜１４とが下から順次積み上げられ
た構造となっている。また、下地となるＰ型シリコン基
板中のゲート電極１５の両側方に位置する領域にはソー
ス領域１６、およびドレイン領域１７が設けられてい
る。このソース領域１６、およびドレイン領域１７は、
いずれにも、ヒ素、あるいはリン等を高濃度にシリコン
基板に導入することにより形成されたものである。本実
施形態の半導体装置においては、ゲート電極１５に電圧
を印加すると、Ｐ型シリコン基板１０のゲート酸化膜１
１直下に位置する領域（チャネル領域）に反転層が生じ
ることによりソース領域１６─ドレイン領域１７間に電
流が流れることになる。
て形成された半導体装置、特にポリサイド構造を有する
ＭＯＳトランジスタを示す断面図である。ホウ素等を不
純物として含むＰ型シリコン基板１０上にはゲート酸化
膜１１とゲート電極１５とが下から順次積み上げられて
いる。このゲート電極１５は、リンを含むポリシリコン
膜であるＤＰＳ膜１２と、ＷＳｉ膜１３と、ポリシリコ
ン膜からなるＣＡＰ膜１４とが下から順次積み上げられ
た構造となっている。また、下地となるＰ型シリコン基
板中のゲート電極１５の両側方に位置する領域にはソー
ス領域１６、およびドレイン領域１７が設けられてい
る。このソース領域１６、およびドレイン領域１７は、
いずれにも、ヒ素、あるいはリン等を高濃度にシリコン
基板に導入することにより形成されたものである。本実
施形態の半導体装置においては、ゲート電極１５に電圧
を印加すると、Ｐ型シリコン基板１０のゲート酸化膜１
１直下に位置する領域（チャネル領域）に反転層が生じ
ることによりソース領域１６─ドレイン領域１７間に電
流が流れることになる。
【００２１】次に、本実施形態に係るＭＯＳトランジス
タの製造工程について説明する。図２（ａ）〜（ｅ）
は、本実施形態に係るＭＯＳトランジスタの製造工程を
示す断面図である。
タの製造工程について説明する。図２（ａ）〜（ｅ）
は、本実施形態に係るＭＯＳトランジスタの製造工程を
示す断面図である。
【００２２】まず、図２（ａ）に示す工程において、熱
酸化によりＰ型シリコン基板１０上にゲート酸化膜１１
を８ｎｍ程度の膜厚となるまで成長させる。
酸化によりＰ型シリコン基板１０上にゲート酸化膜１１
を８ｎｍ程度の膜厚となるまで成長させる。
【００２３】次に、図２（ｂ）に示す工程において、材
料ガスとしてＳｉＨ4 （モノシラン）、ＰＨ3（フォス
フィン）をＣＶＤ処理装置内のチャンバーに圧力１００
〜６０００Ｐａで導入し、基板温度を４５０〜７００℃
に設定することにより、ゲート酸化膜１１の上に、膜厚
１００ｎｍ程度のＤＰＳ膜１２を成長させる。
料ガスとしてＳｉＨ4 （モノシラン）、ＰＨ3（フォス
フィン）をＣＶＤ処理装置内のチャンバーに圧力１００
〜６０００Ｐａで導入し、基板温度を４５０〜７００℃
に設定することにより、ゲート酸化膜１１の上に、膜厚
１００ｎｍ程度のＤＰＳ膜１２を成長させる。
【００２４】次に、図２（ｃ）に示す工程において、材
料ガスとしてＷＦ6（６弗化タングステン）、Ｓｉ
Ｈ4 、ＳｉＨ2Ｃｌ2（ジクロルシラン）をＣＶＤ処理装
置内のチャンバーに圧力１００〜６０００Ｐａで導入
し、基板温度を４５０〜７００℃に維持することによ
り、ＤＰＳ膜１２の上に膜厚１００ｎｍ程度のＷＳｉ膜
１３を成長させる。このとき、特にＤＰＳ膜１２を成長
させてからＷＳｉ膜１３を成長させるまでの間、基板温
度を、上記ＤＰＳ膜１２の成長時の温度とほぼ同じ値に
維持する。そのために、本実施形態では、所定温度に設
定されたサセプタに基板を設置し、ＤＰＳ膜１２を成長
させた後、基板を別チャンバーに搬送しないで同一チャ
ンバー内の同一サセプタに固定したままで、次の工程で
あるＷＳｉ膜１３の成長処理を行っている。
料ガスとしてＷＦ6（６弗化タングステン）、Ｓｉ
Ｈ4 、ＳｉＨ2Ｃｌ2（ジクロルシラン）をＣＶＤ処理装
置内のチャンバーに圧力１００〜６０００Ｐａで導入
し、基板温度を４５０〜７００℃に維持することによ
り、ＤＰＳ膜１２の上に膜厚１００ｎｍ程度のＷＳｉ膜
１３を成長させる。このとき、特にＤＰＳ膜１２を成長
させてからＷＳｉ膜１３を成長させるまでの間、基板温
度を、上記ＤＰＳ膜１２の成長時の温度とほぼ同じ値に
維持する。そのために、本実施形態では、所定温度に設
定されたサセプタに基板を設置し、ＤＰＳ膜１２を成長
させた後、基板を別チャンバーに搬送しないで同一チャ
ンバー内の同一サセプタに固定したままで、次の工程で
あるＷＳｉ膜１３の成長処理を行っている。
【００２５】次に、図２（ｄ）に示す工程において、同
一チャンバー内で同じサセプタ上に基板をおいた状態
で、材料ガスとしてＳｉＨ4 をＣＶＤ処理装置内のチャ
ンバーに圧力１００〜６０００Ｐａで導入し、基板温度
を４５０〜７００℃の範囲に維持することにより、ＷＳ
ｉ膜１３の上に膜厚５ｎｍ以上のＣＡＰ膜１４を成長さ
せる（以下ではこの処理を「ＣＡＰ膜１４の成長」とい
う）。ただし、ＷＳｉ膜１３の成膜後、ＳｉＨ4 をチャ
ンバー内に流し、基板を１０秒以上ＳｉＨ4雰囲気に曝
してもよい（以下ではこの処理を「ＳｉＨ4雰囲気の曝
露処理」という）。このときには、ＳｉＨ4の流量ある
いは圧力が充分大きければＣＡＰ膜１４が成長すること
と同じになるが、ＳｉＨ4 を流す条件によってはほとん
どＣＡＰ膜１４が成長しないこともある。ＳｉＨ4 雰囲
気の曝露処理もまた、上記ＤＰＳ膜１２成長時からの基
板温度を連続的に同じに維持して行う。
一チャンバー内で同じサセプタ上に基板をおいた状態
で、材料ガスとしてＳｉＨ4 をＣＶＤ処理装置内のチャ
ンバーに圧力１００〜６０００Ｐａで導入し、基板温度
を４５０〜７００℃の範囲に維持することにより、ＷＳ
ｉ膜１３の上に膜厚５ｎｍ以上のＣＡＰ膜１４を成長さ
せる（以下ではこの処理を「ＣＡＰ膜１４の成長」とい
う）。ただし、ＷＳｉ膜１３の成膜後、ＳｉＨ4 をチャ
ンバー内に流し、基板を１０秒以上ＳｉＨ4雰囲気に曝
してもよい（以下ではこの処理を「ＳｉＨ4雰囲気の曝
露処理」という）。このときには、ＳｉＨ4の流量ある
いは圧力が充分大きければＣＡＰ膜１４が成長すること
と同じになるが、ＳｉＨ4 を流す条件によってはほとん
どＣＡＰ膜１４が成長しないこともある。ＳｉＨ4 雰囲
気の曝露処理もまた、上記ＤＰＳ膜１２成長時からの基
板温度を連続的に同じに維持して行う。
【００２６】さらに、図２（ｅ）に示す工程において、
ドライエッチングによりゲート電極のパターンを得た
後、砒素イオン（Ａｓ+）又は燐イオン（Ｐ+）のイオン
注入を行う。さらに、この後に熱処理を行うことによ
り、イオン注入で発生した結晶構造の損傷を回復する。
このようにしてＭＯＳトランジスタを完成させる。
ドライエッチングによりゲート電極のパターンを得た
後、砒素イオン（Ａｓ+）又は燐イオン（Ｐ+）のイオン
注入を行う。さらに、この後に熱処理を行うことによ
り、イオン注入で発生した結晶構造の損傷を回復する。
このようにしてＭＯＳトランジスタを完成させる。
【００２７】ただし、ＷＳｉ膜１３成長時の基板温度を
上記のようにＤＰＳ膜１２成長時の基板温度と全く同じ
とするだけでなく異なる値とすることも可能である。こ
の場合の許容範囲はＤＰＳ膜１２成長時の基板温度プラ
スマイナス約２０℃である。すなわち、ＤＰＳ膜１２成
長時の基板温度を４５０℃とした場合には、ＷＳｉ膜１
３成長時の基板温度は４７０℃までは許容されるのであ
る。このことは、ＣＡＰ膜１４の成長時の基板温度や、
ＳｉＨ4 雰囲気の曝露処理時の基板温度についてもいえ
ることである。
上記のようにＤＰＳ膜１２成長時の基板温度と全く同じ
とするだけでなく異なる値とすることも可能である。こ
の場合の許容範囲はＤＰＳ膜１２成長時の基板温度プラ
スマイナス約２０℃である。すなわち、ＤＰＳ膜１２成
長時の基板温度を４５０℃とした場合には、ＷＳｉ膜１
３成長時の基板温度は４７０℃までは許容されるのであ
る。このことは、ＣＡＰ膜１４の成長時の基板温度や、
ＳｉＨ4 雰囲気の曝露処理時の基板温度についてもいえ
ることである。
【００２８】本実施形態に係る製造方法によれば、フッ
素によるゲート酸化膜の膜厚増大の防止およびフラット
バンド電圧やＱｂｄの電気特性の劣化などのトランジス
タの電気的特性の改善をすることができる。以下、これ
らについて説明する。
素によるゲート酸化膜の膜厚増大の防止およびフラット
バンド電圧やＱｂｄの電気特性の劣化などのトランジス
タの電気的特性の改善をすることができる。以下、これ
らについて説明する。
【００２９】まず、ゲート酸化膜の膜厚増大の防止の効
果について説明する。
果について説明する。
【００３０】１回目のＷＳｉ膜成長後の処理チャンバー
内には、ＷＦ6が分解した残留フッ素が充満し、また、
その一部はチャンバー内壁や治具に付着していると考え
られる。したがって、従来の方法では、ＷＳｉ膜とＤＰ
Ｓ膜を別々の処理チャンバーで成膜していても、残留フ
ッ素が充満した処理チャンバーに、次のＤＰＳ膜成膜後
の基板が搬送されるため、特にＷＳｉ膜とＤＰＳ膜との
間の界面にフッ素が取り込まれる。この後の高温熱処理
によって、フッ素がゲート酸化膜とＤＰＳ膜との間の界
面まで移動し、ゲート酸化膜に取り込まれることによ
り、膜厚増大現象が発生しているものと思われる。
内には、ＷＦ6が分解した残留フッ素が充満し、また、
その一部はチャンバー内壁や治具に付着していると考え
られる。したがって、従来の方法では、ＷＳｉ膜とＤＰ
Ｓ膜を別々の処理チャンバーで成膜していても、残留フ
ッ素が充満した処理チャンバーに、次のＤＰＳ膜成膜後
の基板が搬送されるため、特にＷＳｉ膜とＤＰＳ膜との
間の界面にフッ素が取り込まれる。この後の高温熱処理
によって、フッ素がゲート酸化膜とＤＰＳ膜との間の界
面まで移動し、ゲート酸化膜に取り込まれることによ
り、膜厚増大現象が発生しているものと思われる。
【００３１】しかし、本実施形態においては、ＷＳｉ膜
１３成長後の工程であるＣＡＰ膜１４の成長、あるいは
ＳｉＨ4 雰囲気の曝露処理において、ＳｉＨ4 により処
理チャンバー内の残留フッ素がゲッタリングされ、処理
チャンバー内から除去される。よって、本実施形態にお
いて、次に処理するシリコン基板をＣＶＤ処理チャンバ
ーに搬送し、その後ＤＰＳ膜を成長させても、ＣＶＤ処
理チャンバー内にフッ素が残留していないため、ＤＰＳ
膜中にはフッ素がほとんど存在しなくなる。これによ
り、積層膜成長後に熱処理を加えても、ＤＰＳ膜中にフ
ッ素がほとんど存在しないため、フッ素と酸素の置換に
よるゲート酸化膜の膜厚増大現象が抑制される。
１３成長後の工程であるＣＡＰ膜１４の成長、あるいは
ＳｉＨ4 雰囲気の曝露処理において、ＳｉＨ4 により処
理チャンバー内の残留フッ素がゲッタリングされ、処理
チャンバー内から除去される。よって、本実施形態にお
いて、次に処理するシリコン基板をＣＶＤ処理チャンバ
ーに搬送し、その後ＤＰＳ膜を成長させても、ＣＶＤ処
理チャンバー内にフッ素が残留していないため、ＤＰＳ
膜中にはフッ素がほとんど存在しなくなる。これによ
り、積層膜成長後に熱処理を加えても、ＤＰＳ膜中にフ
ッ素がほとんど存在しないため、フッ素と酸素の置換に
よるゲート酸化膜の膜厚増大現象が抑制される。
【００３２】次に、トランジスタの電気的特性劣化の防
止の効果について説明する。
止の効果について説明する。
【００３３】発明者らは、様々な実験の結果、ＷＳｉ膜
／ＤＰＳ膜二層構造ゲートにおける電気特性の劣化につ
いて次のような知見を得た。すなわち、上記従来の方法
によるのでは、ＷＳｉ膜とＤＰＳ膜は別々のチャンバー
で成膜しているため、ＤＰＳ膜成膜後にＷＳｉ膜を成膜
する際、処理チャンバー間の基板搬送によって基板が冷
却される。しかし、ＷＳｉ膜を成膜するため再び基板は
加熱される。したがって、基板温度が短時間に急峻に変
化するため基板に対し大きな熱ストレスが加わる。よっ
て、ゲート酸化膜─ＤＰＳ膜間の界面に存在しているダ
ングリングボンドに本来結合している、水素（ＤＰＳ膜
成長時にＳｉＨ4 から遊離したもの）が、この熱ストレ
スによって脱離している可能性を見い出した。今まで結
合していた水素が界面から離脱すると考えれば、界面準
位が変化することにより、フラットバンド電圧やＱｂｄ
のような電気特性が劣化することを理解することができ
る。一方、ＤＰＳ単層膜（従来のポリシリコンゲートに
対応する）の製造工程の場合は、単層膜ゆえ、ＷＳｉ膜
／ＤＰＳ膜二層構造の製造工程において生じるＷＳｉ膜
堆積後の熱ストレスによる水素の離脱がほとんど起こら
ない。よって、ＤＰＳ単層膜においては電気特性の劣化
が生じないと考えられる。
／ＤＰＳ膜二層構造ゲートにおける電気特性の劣化につ
いて次のような知見を得た。すなわち、上記従来の方法
によるのでは、ＷＳｉ膜とＤＰＳ膜は別々のチャンバー
で成膜しているため、ＤＰＳ膜成膜後にＷＳｉ膜を成膜
する際、処理チャンバー間の基板搬送によって基板が冷
却される。しかし、ＷＳｉ膜を成膜するため再び基板は
加熱される。したがって、基板温度が短時間に急峻に変
化するため基板に対し大きな熱ストレスが加わる。よっ
て、ゲート酸化膜─ＤＰＳ膜間の界面に存在しているダ
ングリングボンドに本来結合している、水素（ＤＰＳ膜
成長時にＳｉＨ4 から遊離したもの）が、この熱ストレ
スによって脱離している可能性を見い出した。今まで結
合していた水素が界面から離脱すると考えれば、界面準
位が変化することにより、フラットバンド電圧やＱｂｄ
のような電気特性が劣化することを理解することができ
る。一方、ＤＰＳ単層膜（従来のポリシリコンゲートに
対応する）の製造工程の場合は、単層膜ゆえ、ＷＳｉ膜
／ＤＰＳ膜二層構造の製造工程において生じるＷＳｉ膜
堆積後の熱ストレスによる水素の離脱がほとんど起こら
ない。よって、ＤＰＳ単層膜においては電気特性の劣化
が生じないと考えられる。
【００３４】そこで、本実施形態に係る製造方法におい
て、図１のＤＰＳ膜１２の成長後からＷＳｉ膜１３の成
長直前までの間、およびＷＳｉ膜１３の成長工程におい
て、基板温度を上記ＤＰＳ膜成長時の温度とほぼ等しい
値に維持するようにすれば、熱ストレスを避けることが
できる。したがって、この工程によると、ゲート酸化膜
１１─ＤＰＳ膜１２間の界面に結合した水素が脱離する
ことがなくなる。よって、フラットバンド電圧やＱｂｄ
の電気特性の劣化を防止することができる。ＣＡＰ膜１
４の成長あるいはＳｉＨ4 雰囲気の曝露処理において
も、ＷＳｉ膜１３の成長工程時における基板温度を維持
するので、同様の効果が得られる。
て、図１のＤＰＳ膜１２の成長後からＷＳｉ膜１３の成
長直前までの間、およびＷＳｉ膜１３の成長工程におい
て、基板温度を上記ＤＰＳ膜成長時の温度とほぼ等しい
値に維持するようにすれば、熱ストレスを避けることが
できる。したがって、この工程によると、ゲート酸化膜
１１─ＤＰＳ膜１２間の界面に結合した水素が脱離する
ことがなくなる。よって、フラットバンド電圧やＱｂｄ
の電気特性の劣化を防止することができる。ＣＡＰ膜１
４の成長あるいはＳｉＨ4 雰囲気の曝露処理において
も、ＷＳｉ膜１３の成長工程時における基板温度を維持
するので、同様の効果が得られる。
【００３５】また、ＣＡＰ膜１４の成長あるいはＳｉＨ
4 雰囲気の曝露処理は、上記したように残留フッ素を減
少させるだけでなく、図２（ｂ）のＤＰＳ膜１２の成長
時ほど直接的ではないが、ＷＳｉ膜／ＤＰＳ膜ゲート電
極にＷＳｉ膜の上から水素を供給することにより、電気
特性を改善する効果も発揮する。この処理中に、ＳｉＨ
4 は熱分解されて水素を発生し、それがゲート電極に取
り込まれ、ＤＰＳ膜１２─ゲート酸化膜１１間の界面に
到達するからである。
4 雰囲気の曝露処理は、上記したように残留フッ素を減
少させるだけでなく、図２（ｂ）のＤＰＳ膜１２の成長
時ほど直接的ではないが、ＷＳｉ膜／ＤＰＳ膜ゲート電
極にＷＳｉ膜の上から水素を供給することにより、電気
特性を改善する効果も発揮する。この処理中に、ＳｉＨ
4 は熱分解されて水素を発生し、それがゲート電極に取
り込まれ、ＤＰＳ膜１２─ゲート酸化膜１１間の界面に
到達するからである。
【００３６】本実施形態ではＣＡＰ膜１４をポリシリコ
ン膜により構成したが、ＰＨ3 を添加したＤＰＳ膜やア
モルファスシリコン膜により構成してもよい。また、Ｃ
ＶＤ法によるＷＳｉ膜１３の成膜時には、配線の低抵抗
化のため、ＰＨ3 を材料ガスとして添加してもよい。ま
た、本実施形態ではＭＯＳトランジスタをＮ型のソース
領域、およびドレイン領域とを有するｎチャネルＭＯＳ
トランジスタとして説明したが、Ｐ型のソース領域、お
よびドレイン領域とを有するｐチャネルＭＯＳトランジ
スタでもよい。
ン膜により構成したが、ＰＨ3 を添加したＤＰＳ膜やア
モルファスシリコン膜により構成してもよい。また、Ｃ
ＶＤ法によるＷＳｉ膜１３の成膜時には、配線の低抵抗
化のため、ＰＨ3 を材料ガスとして添加してもよい。ま
た、本実施形態ではＭＯＳトランジスタをＮ型のソース
領域、およびドレイン領域とを有するｎチャネルＭＯＳ
トランジスタとして説明したが、Ｐ型のソース領域、お
よびドレイン領域とを有するｐチャネルＭＯＳトランジ
スタでもよい。
【００３７】次に、ゲート酸化膜の膜厚、およびフラッ
トバンド電圧やＱｂｄの電気特性の測定結果結果につい
て説明する。
トバンド電圧やＱｂｄの電気特性の測定結果結果につい
て説明する。
【００３８】ここで用いたサンプルは、まず、ゲート電
極パターンを得るためにエッチングを行った後、ゲート
電極上に保護酸化膜を形成し、さらに８００℃以上の熱
処理をすることにより作成したものである。また、この
サンプルにおけるシリコン基板はＮ型であり、その濃度
は５×１０15／cm3である。さらに、ゲート電極の膜厚
は１００nmである。そして、構造１は本実施形態に係る
製造方法により形成した図１に示すゲート構造、構造２
は別々の処理チャンバーでＷＳｉ膜とＤＰＳ膜とをそれ
ぞれ成膜した従来のゲート構造、構造３はＤＰＳ膜のみ
のゲート構造、つまり、いわゆる一般のポリシリコンゲ
ートである。構造３のＤＰＳ膜は、材料ガスとしてＳｉ
Ｈ4 を用いてＬＰ−ＣＶＤ法により成膜されたものであ
るため、ゲート酸化膜に対するフッ素の影響はない。
極パターンを得るためにエッチングを行った後、ゲート
電極上に保護酸化膜を形成し、さらに８００℃以上の熱
処理をすることにより作成したものである。また、この
サンプルにおけるシリコン基板はＮ型であり、その濃度
は５×１０15／cm3である。さらに、ゲート電極の膜厚
は１００nmである。そして、構造１は本実施形態に係る
製造方法により形成した図１に示すゲート構造、構造２
は別々の処理チャンバーでＷＳｉ膜とＤＰＳ膜とをそれ
ぞれ成膜した従来のゲート構造、構造３はＤＰＳ膜のみ
のゲート構造、つまり、いわゆる一般のポリシリコンゲ
ートである。構造３のＤＰＳ膜は、材料ガスとしてＳｉ
Ｈ4 を用いてＬＰ−ＣＶＤ法により成膜されたものであ
るため、ゲート酸化膜に対するフッ素の影響はない。
【００３９】図３は、ゲート酸化膜の膜厚の測定結果で
ある。ゲート酸化膜の膜厚は、高周波ＣＶ特性により求
められたものである。図３からわかるように、構造２に
おいてはフッ素によるゲート酸化膜の膜厚増大が見られ
る。しかし、構造１の酸化膜の膜厚は構造３の酸化膜の
膜厚、すなわち、本来の所定のゲート酸化膜の膜厚と同
様である。つまり、構造１においてはフッ素による酸化
膜の膜厚増大がなく、本実施形態に係る製造方法によっ
てゲート酸化膜の膜厚増大が抑制されていることがわか
る。
ある。ゲート酸化膜の膜厚は、高周波ＣＶ特性により求
められたものである。図３からわかるように、構造２に
おいてはフッ素によるゲート酸化膜の膜厚増大が見られ
る。しかし、構造１の酸化膜の膜厚は構造３の酸化膜の
膜厚、すなわち、本来の所定のゲート酸化膜の膜厚と同
様である。つまり、構造１においてはフッ素による酸化
膜の膜厚増大がなく、本実施形態に係る製造方法によっ
てゲート酸化膜の膜厚増大が抑制されていることがわか
る。
【００４０】次に、図４は、ＣＶ特性より求めたフラッ
トバンド電圧を示す図である。図４からわかるように、
構造１のフラットバンド電圧は、やはり、構造３のフラ
ットバンド電圧と同様の値となっており、また、構造２
のフラットバンド電圧より大きい。よって、この点にお
いても、本実施形態に係る製造方法により形成したポリ
サイドゲート構造の電気特性は従来のポリサイドゲート
構造よりも改善され、かつ、優れたものになっているこ
とが明白である。
トバンド電圧を示す図である。図４からわかるように、
構造１のフラットバンド電圧は、やはり、構造３のフラ
ットバンド電圧と同様の値となっており、また、構造２
のフラットバンド電圧より大きい。よって、この点にお
いても、本実施形態に係る製造方法により形成したポリ
サイドゲート構造の電気特性は従来のポリサイドゲート
構造よりも改善され、かつ、優れたものになっているこ
とが明白である。
【００４１】また、図５はいわゆるＴＤＤＢ法により評
価したＱｂｄを示す図である。図５に示すとおり、構造
１のＱｂｄは構造３のＱｂｄ、および、構造２のＱｂｄ
より大きい。したがって、この点において、本実施形態
に係る製造方法により形成したゲート構造の電気特性
は、さらに改善され、かつ、優れたものになっていると
いえる。
価したＱｂｄを示す図である。図５に示すとおり、構造
１のＱｂｄは構造３のＱｂｄ、および、構造２のＱｂｄ
より大きい。したがって、この点において、本実施形態
に係る製造方法により形成したゲート構造の電気特性
は、さらに改善され、かつ、優れたものになっていると
いえる。
【００４２】図３〜図５において示すサンプルのうち、
本実施形態に係る製造方法に従って形成されたサンプル
（構造１）においては、ゲート電極上に保護膜を形成し
た後、サンプルを通常の電気炉中に移して、ＤＰＳ膜の
形成温度、およびＷＳｉ膜の形成温度よりも高い温度下
で、熱処理を行っている。しかし、一旦本実施形態に係
る製造方法によりＷＳｉ膜／ＤＰＳ膜の連続成膜処理を
行えば、高温度下の熱処理をその後に行っても、電気的
特性の劣化は起こらないこともわかった。
本実施形態に係る製造方法に従って形成されたサンプル
（構造１）においては、ゲート電極上に保護膜を形成し
た後、サンプルを通常の電気炉中に移して、ＤＰＳ膜の
形成温度、およびＷＳｉ膜の形成温度よりも高い温度下
で、熱処理を行っている。しかし、一旦本実施形態に係
る製造方法によりＷＳｉ膜／ＤＰＳ膜の連続成膜処理を
行えば、高温度下の熱処理をその後に行っても、電気的
特性の劣化は起こらないこともわかった。
【００４３】したがって、上述のように、本実施形態に
よれば、フッ素によるゲート酸化膜の膜厚増大の防止お
よびフラットバンド電圧やＱｂｄの劣化などのトランジ
スタの電気的特性の改善をすることができる。
よれば、フッ素によるゲート酸化膜の膜厚増大の防止お
よびフラットバンド電圧やＱｂｄの劣化などのトランジ
スタの電気的特性の改善をすることができる。
【００４４】
【発明の効果】以上述べたように本発明の製造方法によ
れば、ＷＳｉ膜／ＤＰＳ膜を基本構造とするゲート電極
を有するトランジスタにおいて、ＷＳｉ成長時のフッ素
によるゲート酸化膜の膜厚増大を防止できる。さらに、
フラットバンド電圧やＱｂｄの電気特性の劣化を防ぐこ
とが可能になり、優れた特性を有する半導体装置を提供
できる。
れば、ＷＳｉ膜／ＤＰＳ膜を基本構造とするゲート電極
を有するトランジスタにおいて、ＷＳｉ成長時のフッ素
によるゲート酸化膜の膜厚増大を防止できる。さらに、
フラットバンド電圧やＱｂｄの電気特性の劣化を防ぐこ
とが可能になり、優れた特性を有する半導体装置を提供
できる。
【図１】実施形態に係る製造方法に従って形成された半
導体装置、特にポリサイド構造を有するＭＯＳトランジ
スタを示す断面図である。
導体装置、特にポリサイド構造を有するＭＯＳトランジ
スタを示す断面図である。
【図２】実施形態に係るＭＯＳトランジスタの製造工程
を示す断面図である。
を示す断面図である。
【図３】各種製造方法によるゲート酸化膜の膜厚の測定
結果を示す図である。
結果を示す図である。
【図４】各種製造方法によるゲート構造におけるフラッ
トバンド電圧の測定結果を示す図である。
トバンド電圧の測定結果を示す図である。
【図５】各種製造方法によるゲート構造におけるＱｂｄ
の測定結果を示す図である。
の測定結果を示す図である。
１０ シリコン基板 １１ ゲート酸化膜 １２ ＤＰＳ膜 １３ ＷＳｉ膜 １４ ＣＡＰ膜 １５ ゲート電極 １６ ソース領域 １７ ドレイン領域
Claims (8)
- 【請求項１】 基板上の酸化膜の上にシリコン膜を形成
する工程（ａ）と、 上記シリコン膜の上に高融点金属シリサイド膜を形成す
る工程（ｂ）とを含み、 上記工程（ａ）と上記工程（ｂ）とは連続的に行い、か
つ、 その間の基板温度の変化が所定範囲内に収まるように調
節することを特徴とする半導体装置の製造方法。 - 【請求項２】 基板上の酸化膜の上にシリコン膜を形成
する工程（ａ）と、 上記シリコン膜上に高融点金属シリサイド膜を形成する
工程（ｂ）と、 シリコン化合物ガス雰囲気に曝す工程（ｃ）とを含む半
導体装置の製造方法。 - 【請求項３】 請求項２に記載の半導体装置の製造方法
において、 上記工程（ａ）と上記工程（ｂ）とは連続的に行い、か
つ、 その間の基板温度の変化が所定範囲内に収まるように調
節することを特徴とする半導体装置の製造方法。 - 【請求項４】 請求項３に記載の半導体装置の製造方法
において、 上記工程（ｃ）までの間の基板温度の変化が所定範囲内
に収まるように調節することを特徴とする半導体装置の
製造方法。 - 【請求項５】 請求項１、３、または４に記載の半導体
装置の製造方法において、 上記温度調節の変動範囲が上記シリコン膜の形成工程時
の基板温度プラスマイナス２０℃であることを特徴とす
る半導体装置の製造方法。 - 【請求項６】 請求項２〜５のうちいずれか１つに記載
の記載の半導体装置の製造方法において、 上記シリコン化合物ガスは、シリコンと水素の化合物で
あることを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項１〜６のうちいずれか１つに記載
の記載の半導体装置の製造方法において、 上記工程（ｂ）において、６フッ化タングステン（ＷＦ
6）ガスを用いてタングステンシリサイド（ＷＳｉ）膜
からなる高融点金属シリサイド膜を形成する半導体装置
の製造方法。 - 【請求項８】 請求項１〜７のうちいずれか１つに記載
の記載の半導体装置の製造方法において、 上記基板温度は、４５０〜７００℃であることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03549499A JP3437111B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03549499A JP3437111B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000235960A true JP2000235960A (ja) | 2000-08-29 |
| JP3437111B2 JP3437111B2 (ja) | 2003-08-18 |
Family
ID=12443313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03549499A Expired - Fee Related JP3437111B2 (ja) | 1999-02-15 | 1999-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3437111B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294775A (ja) * | 1999-04-07 | 2000-10-20 | Sony Corp | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06267973A (ja) * | 1993-03-11 | 1994-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH10242076A (ja) * | 1997-02-25 | 1998-09-11 | Tokyo Electron Ltd | 膜積層構造及びその形成方法 |
| JP2000040675A (ja) * | 1998-07-23 | 2000-02-08 | Sony Corp | 半導体装置の製造方法およびそれによる半導体装置 |
-
1999
- 1999-02-15 JP JP03549499A patent/JP3437111B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06267973A (ja) * | 1993-03-11 | 1994-09-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH10242076A (ja) * | 1997-02-25 | 1998-09-11 | Tokyo Electron Ltd | 膜積層構造及びその形成方法 |
| JP2000040675A (ja) * | 1998-07-23 | 2000-02-08 | Sony Corp | 半導体装置の製造方法およびそれによる半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000294775A (ja) * | 1999-04-07 | 2000-10-20 | Sony Corp | 半導体装置の製造方法 |
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|---|---|
| JP3437111B2 (ja) | 2003-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |