JPH0427166A - 半導体不揮発性メモリの製造方法 - Google Patents
半導体不揮発性メモリの製造方法Info
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- JPH0427166A JPH0427166A JP2517290A JP2517290A JPH0427166A JP H0427166 A JPH0427166 A JP H0427166A JP 2517290 A JP2517290 A JP 2517290A JP 2517290 A JP2517290 A JP 2517290A JP H0427166 A JPH0427166 A JP H0427166A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に書き換え可能な半導体不揮発性メモリ
の製造方法に関する。
の製造方法に関する。
半導体不揮発性メ４１７としてＭＯＮＯ８（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｎ１ｔｒｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）型メモリが知られている。このＭ ＯＮ ＯＳ型
メモリのメモリトランジスタなマトリクス状に配置しメ
モリアレイとするときは、書き換え時の高電圧印加によ
る誤動作を防ぐため、アドレス用のＭ ＯＳ（Ｍｅｔａ
ｌ Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トラ
ンジスタが必要となる。このメモリトランジスタとＭＯ
Ｓ）ランリスタとを有する半導体不揮発性メモリにおけ
る従来の製造方法を第２図を用いて説明する。
Ｏｘｉｄｅ Ｎ１ｔｒｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）型メモリが知られている。このＭ ＯＮ ＯＳ型
メモリのメモリトランジスタなマトリクス状に配置しメ
モリアレイとするときは、書き換え時の高電圧印加によ
る誤動作を防ぐため、アドレス用のＭ ＯＳ（Ｍｅｔａ
ｌ Ｑｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ） トラ
ンジスタが必要となる。このメモリトランジスタとＭＯ
Ｓ）ランリスタとを有する半導体不揮発性メモリにおけ
る従来の製造方法を第２図を用いて説明する。
第２図（ａ）〜（ｄ）は従来例における半導体不揮発性
メモリの製造方法を工程順に示す断面図である。
メモリの製造方法を工程順に示す断面図である。
まず第２図（ａ）に示すように、第１導電型の半導体基
板１１の素子領域１６の周囲の素子分離領域１５に素子
分離絶縁膜１７を形成する。その後全面にメモリ酸化膜
１９と窒化シリコン膜２１と二酸化シリコン膜２６とを
形成する。このメモリ酸化膜１９と窒化シリコン膜２１
と二酸化シリコン膜２６とが、メモリトランジスタのメ
モリゲート絶縁層２９となる。その後全面に第１のポリ
シリコン膜４７を形成する。
板１１の素子領域１６の周囲の素子分離領域１５に素子
分離絶縁膜１７を形成する。その後全面にメモリ酸化膜
１９と窒化シリコン膜２１と二酸化シリコン膜２６とを
形成する。このメモリ酸化膜１９と窒化シリコン膜２１
と二酸化シリコン膜２６とが、メモリトランジスタのメ
モリゲート絶縁層２９となる。その後全面に第１のポリ
シリコン膜４７を形成する。
次に第２図（ｂ）に示すように、メモリゲート領域２５
に感光性樹脂（図示せず）を形成し、この感光性樹脂を
エツチングのマスクとして、第１のポリシリコン膜４７
と二酸化シリコン膜２６と窒化シリコン膜２１とメモリ
酸化膜１９とｔエツチングする。この結果メモリゲート
領域２５に第１のポリシリコン膜４７からなるメモリゲ
ート電極６５と、メモリ酸化膜１９と窒化シリコン膜２
１と二酸化シリコン膜２６とからなるメモリゲート絶縁
層２９とを形成する。
に感光性樹脂（図示せず）を形成し、この感光性樹脂を
エツチングのマスクとして、第１のポリシリコン膜４７
と二酸化シリコン膜２６と窒化シリコン膜２１とメモリ
酸化膜１９とｔエツチングする。この結果メモリゲート
領域２５に第１のポリシリコン膜４７からなるメモリゲ
ート電極６５と、メモリ酸化膜１９と窒化シリコン膜２
１と二酸化シリコン膜２６とからなるメモリゲート絶縁
層２９とを形成する。
次に第２図（Ｃ）に示すように、全面に酸化シリコン膜
５７を形成する。この酸化シリコン膜５７がＭＯＳ）ラ
ンリスタのＭＯＳゲート絶縁膜６１となる。その後全面
に第２のポリシリコン膜４９を形成する。
５７を形成する。この酸化シリコン膜５７がＭＯＳ）ラ
ンリスタのＭＯＳゲート絶縁膜６１となる。その後全面
に第２のポリシリコン膜４９を形成する。
次に第２図（ｄ）に示すように、ＭＯＳゲート領域２７
に感光性樹脂（図示せず）を形成し、この感光性樹脂を
マスクにして、第２のポリシリコン膜４９と酸化シリコ
ン膜５７とをエツチングする。
に感光性樹脂（図示せず）を形成し、この感光性樹脂を
マスクにして、第２のポリシリコン膜４９と酸化シリコ
ン膜５７とをエツチングする。
この結果ＭＯＳゲート領域２７に第２のポリシリコン膜
４９からなるＭＯＳゲート電極６７と、酸化シリコン膜
５７からなるＭＯＳゲート絶縁膜３１とを形成する。
４９からなるＭＯＳゲート電極６７と、酸化シリコン膜
５７からなるＭＯＳゲート絶縁膜３１とを形成する。
以上の工程によりメモリゲート領域２５にメモリトラン
ジスタ５１、およびＭＯＳゲート領域２７にＭＯＳ）ラ
ンリスタ５３を形成する。
ジスタ５１、およびＭＯＳゲート領域２７にＭＯＳ）ラ
ンリスタ５３を形成する。
従来のメモリトランジスタとＭＯＳ）ランリスタとが混
在する不揮発性メモリの製造方法においては、メモリト
ランジスタを形成後、ＭＯＳ）ランリスタを形成してい
る。すなわちそれぞれ別々のホトエツチング処理により
、メモリトランジスタとＭＯＳトランジスタとを製造し
ている。このためホトマスクを用いた感光性樹脂の露光
工程におけるそれぞれのアライメント誤差を見込んで、
ＭＯＳ）う／リスタとメモリトランジスタとを余裕をも
って配置しなければならず、半導体不揮発性メモリの高
集積化の妨げとなっている。
在する不揮発性メモリの製造方法においては、メモリト
ランジスタを形成後、ＭＯＳ）ランリスタを形成してい
る。すなわちそれぞれ別々のホトエツチング処理により
、メモリトランジスタとＭＯＳトランジスタとを製造し
ている。このためホトマスクを用いた感光性樹脂の露光
工程におけるそれぞれのアライメント誤差を見込んで、
ＭＯＳ）う／リスタとメモリトランジスタとを余裕をも
って配置しなければならず、半導体不揮発性メモリの高
集積化の妨げとなっている。
本発明の目的は、上記課題を解決して、半導体不揮発性
メモリの高集積化が可能な製造方法な提供することにあ
る。
メモリの高集積化が可能な製造方法な提供することにあ
る。
上記目的を達成するため本発明の半導体不揮発性メモリ
の製造は、下記記載の工程により製造する。
の製造は、下記記載の工程により製造する。
第１導電型の半導体基板の素子領域の周囲の素子分離領
域に素子分離絶縁膜を形成しメモリ酸化膜と窒化シリコ
ン膜とを全面に形成する工程と、メモリゲート領域にメ
モリ酸化膜と窒化シリコン膜とをホトエツチングにより
形成する工程と、酸化処理を行なうことにより素子領域
の半導体基板上と窒化シリコン膜上とに二酸化シリコン
膜を形成する工程と、全面にゲート材料膜を形成する工
程と、ホトエツチングによりＭＯＳゲート領域にＭＯＳ
ゲート電極とメモリゲート領域にメモリゲート電極とを
形成する工程と、このＭＯＳゲート電極とメモリゲート
電極との整合した領域の素子領域に第２導電型からなる
不純物層を形成する工程と、眉間膜を形成しホトエツチ
ングによりこの眉間膜に接続穴を形成しその後配線な形
成する工程とを有する。
域に素子分離絶縁膜を形成しメモリ酸化膜と窒化シリコ
ン膜とを全面に形成する工程と、メモリゲート領域にメ
モリ酸化膜と窒化シリコン膜とをホトエツチングにより
形成する工程と、酸化処理を行なうことにより素子領域
の半導体基板上と窒化シリコン膜上とに二酸化シリコン
膜を形成する工程と、全面にゲート材料膜を形成する工
程と、ホトエツチングによりＭＯＳゲート領域にＭＯＳ
ゲート電極とメモリゲート領域にメモリゲート電極とを
形成する工程と、このＭＯＳゲート電極とメモリゲート
電極との整合した領域の素子領域に第２導電型からなる
不純物層を形成する工程と、眉間膜を形成しホトエツチ
ングによりこの眉間膜に接続穴を形成しその後配線な形
成する工程とを有する。
以下図面を用いて本発明の詳細な説明する。
第１図（ａ）〜（ｆｌは本発明における半導体不揮発性
メモリの製造方法を工程順に示す断面図である。
メモリの製造方法を工程順に示す断面図である。
まず第１図（ａ）に示すように、導電型がＰ型の半導体
基板１１の素子領域１６上に形成した耐酸化膜（図示せ
ず）であるシリコンナイトライド膜（ＳｉｓＮ４）を酸
化のマスクとして酸化を行なう、いわゆる選択酸化によ
り素子分離領域１５にシリコン酸化膜（ＳｉＯｔ）から
なる厚さ７００ｎｍの素子分離絶縁膜１７を形成する。
基板１１の素子領域１６上に形成した耐酸化膜（図示せ
ず）であるシリコンナイトライド膜（ＳｉｓＮ４）を酸
化のマスクとして酸化を行なう、いわゆる選択酸化によ
り素子分離領域１５にシリコン酸化膜（ＳｉＯｔ）から
なる厚さ７００ｎｍの素子分離絶縁膜１７を形成する。
その後選択酸化に用いた素子領域１３上のシリコンナイ
トライド膜を、リン酸によるウェットエツチングにより
除去する。その後酸素と窒素との混合気体中で酸化処理
を行ない、全面に厚さ２ｎｍ程度のシリコン酸化膜から
なるメモリ酸化膜１９を形成する。その後このメモリ酸
化膜１９上の全面に化学気相成長法（以下ＣＶＤ法と記
す）によって、シリコンナイトライド膜からなる窒化シ
リコン膜２１を膜厚１２ｎｍ程度形成する。
トライド膜を、リン酸によるウェットエツチングにより
除去する。その後酸素と窒素との混合気体中で酸化処理
を行ない、全面に厚さ２ｎｍ程度のシリコン酸化膜から
なるメモリ酸化膜１９を形成する。その後このメモリ酸
化膜１９上の全面に化学気相成長法（以下ＣＶＤ法と記
す）によって、シリコンナイトライド膜からなる窒化シ
リコン膜２１を膜厚１２ｎｍ程度形成する。
次に第１図（ｂ）に示すように、全面に感光性樹脂５５
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
２５にパターニングされた感光性樹脂５５を形成する。
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
２５にパターニングされた感光性樹脂５５を形成する。
その後このパターニングされた感光性樹脂５５をエツチ
ングのマスクとして、窒徴シリコン膜２１とメモリ酸化
膜１９とをエツチングする。この窒化シリコン膜２１の
エツチングは、反応性イオンエツチング装置を用いたド
ライエツチングで行ない、エツチングガスとしては四フ
ッ化炭素（ＣＦ４）と酸素との混合ガスを用いる。メモ
リ酸化膜１９のエツチングは、ツク酸（ＨＦ）系のエツ
チング液を用いたウェットエツチングで行なう。その後
エツチングのマスクとして用いた感光性樹脂５５を除去
する。
ングのマスクとして、窒徴シリコン膜２１とメモリ酸化
膜１９とをエツチングする。この窒化シリコン膜２１の
エツチングは、反応性イオンエツチング装置を用いたド
ライエツチングで行ない、エツチングガスとしては四フ
ッ化炭素（ＣＦ４）と酸素との混合ガスを用いる。メモ
リ酸化膜１９のエツチングは、ツク酸（ＨＦ）系のエツ
チング液を用いたウェットエツチングで行なう。その後
エツチングのマスクとして用いた感光性樹脂５５を除去
する。
次に第１図（Ｃ）に示すように、酸化処理を行ないシリ
コ／酸化膜からなる二酸化シリコン膜２３を形成する。
コ／酸化膜からなる二酸化シリコン膜２３を形成する。
この二酸化シリコンｊ［２３の形成条件としては、酸素
雰囲気中で温度１０００℃時間１８０分の酸化処理な行
なう。この酸化処理により素子領域１６０半導体基板１
１上に厚さ１１００ｎ程度の二酸化シリコン膜２３と、
窒化シリコン膜２１上に厚さ３ｎｍ程度の二酸化シリコ
ン膜２６とが形成される。半導体基板１１のシリコンと
、窒化シリコン膜２１のシリコンナイトライドとは酸化
速度が異なるため、前述のように、半導体基板１１上と
窒化シリコン膜２１上とでは異なる厚さの二酸化シリコ
ン膜２３が形成される。メモリゲート領域２５に形成し
たメモリ酸化膜１９と窒化シリコン膜２１と二酸化シリ
コン膜２３とが、メモリトランジスタのメモリゲート絶
縁層２９となる。一方、素子領域１６内の後述する工程
で形成するＭＯＳゲート領域の二酸化シリコン膜２３が
、ＭＯＳ）ランリスタのＭＯＳゲート絶縁膜となる。
雰囲気中で温度１０００℃時間１８０分の酸化処理な行
なう。この酸化処理により素子領域１６０半導体基板１
１上に厚さ１１００ｎ程度の二酸化シリコン膜２３と、
窒化シリコン膜２１上に厚さ３ｎｍ程度の二酸化シリコ
ン膜２６とが形成される。半導体基板１１のシリコンと
、窒化シリコン膜２１のシリコンナイトライドとは酸化
速度が異なるため、前述のように、半導体基板１１上と
窒化シリコン膜２１上とでは異なる厚さの二酸化シリコ
ン膜２３が形成される。メモリゲート領域２５に形成し
たメモリ酸化膜１９と窒化シリコン膜２１と二酸化シリ
コン膜２３とが、メモリトランジスタのメモリゲート絶
縁層２９となる。一方、素子領域１６内の後述する工程
で形成するＭＯＳゲート領域の二酸化シリコン膜２３が
、ＭＯＳ）ランリスタのＭＯＳゲート絶縁膜となる。
次に第１図（ｄ）に示すように、ゲート材料膜３６とし
て多結晶シリコン膜を、反応ガスとしてモノシラン（Ｓ
ｉＨ，）を用いたＣＶＤ法により膜厚４５０ｎｍ程度形
成する。ゲート材料膜３３としては多結晶シリコン膜以
外にも、モリプデ／やタングステンなどの高融点金属膜
、あるいは高融点金属とシリコンとの合金であるシリサ
イド膜、あるいは多結晶シリコン膜とシリサイド膜もし
くは多結晶シリコン膜と高融点金属膜との積層膜も適用
可能である。
て多結晶シリコン膜を、反応ガスとしてモノシラン（Ｓ
ｉＨ，）を用いたＣＶＤ法により膜厚４５０ｎｍ程度形
成する。ゲート材料膜３３としては多結晶シリコン膜以
外にも、モリプデ／やタングステンなどの高融点金属膜
、あるいは高融点金属とシリコンとの合金であるシリサ
イド膜、あるいは多結晶シリコン膜とシリサイド膜もし
くは多結晶シリコン膜と高融点金属膜との積層膜も適用
可能である。
次に第１図（ｅ）に示すように、全面に感光性樹脂５５
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
２５とＭＯＳゲート領域２７とにパターニングした感光
性樹脂５５を形成する。
を回転塗布法により形成し、所定のホトマスクを用いて
露光処理、および現像処理を行ない、メモリゲート領域
２５とＭＯＳゲート領域２７とにパターニングした感光
性樹脂５５を形成する。
その後このパターニングされた感光性樹脂５５をエツチ
ングのマスクとして、ゲート材料膜３３である多結晶シ
リコン膜を、反応性イオンエツチング装置を用い、六フ
ッ化イオウ（ＳＦ、）と酸素との混合気体をエツチング
ガスとして用いてエツチングする。このエツチングによ
り、ゲート材料膜６３である多結晶シリコン膜からなる
メモリゲート電極３５とＭＯＳゲート電極６７とを同時
に形成する。その後エツチングのマスクとして用いた感
光性樹脂５５を除去する。
ングのマスクとして、ゲート材料膜３３である多結晶シ
リコン膜を、反応性イオンエツチング装置を用い、六フ
ッ化イオウ（ＳＦ、）と酸素との混合気体をエツチング
ガスとして用いてエツチングする。このエツチングによ
り、ゲート材料膜６３である多結晶シリコン膜からなる
メモリゲート電極３５とＭＯＳゲート電極６７とを同時
に形成する。その後エツチングのマスクとして用いた感
光性樹脂５５を除去する。
次に第１図（ｆ）に示すように、ＭＯＳゲート電極３７
とメモリゲート電極３５との整合した領域に半導体基板
１１の導電型と逆導電型であるＮ型の不純物を導入して
、不純物層３９を形成する。この不純物層３９の形成は
、イオン注入装置を用いてリンを５０ ｋｅＶ の加
速エネルギーで、３．５ Ｘ １０” ｃｍ−２のイオ
ン注入量でイオン注入することによって形成する。素子
分離絶縁膜１７とメモリゲート電極６５との間の不純物
層３９、および素子分離絶縁膜１７とＭＯＳゲート電極
６７との間の不純物層６９をソース領域、ドレイン領域
とする。その後リンを添加したシリコン酸化膜からなる
層間膜４１を形成し、ホトエツチングによりこの眉間膜
４１に接続穴４６を形成し、アルミニウムとシリコンと
の合金からなる配線４５を形成する。
とメモリゲート電極３５との整合した領域に半導体基板
１１の導電型と逆導電型であるＮ型の不純物を導入して
、不純物層３９を形成する。この不純物層３９の形成は
、イオン注入装置を用いてリンを５０ ｋｅＶ の加
速エネルギーで、３．５ Ｘ １０” ｃｍ−２のイオ
ン注入量でイオン注入することによって形成する。素子
分離絶縁膜１７とメモリゲート電極６５との間の不純物
層３９、および素子分離絶縁膜１７とＭＯＳゲート電極
６７との間の不純物層６９をソース領域、ドレイン領域
とする。その後リンを添加したシリコン酸化膜からなる
層間膜４１を形成し、ホトエツチングによりこの眉間膜
４１に接続穴４６を形成し、アルミニウムとシリコンと
の合金からなる配線４５を形成する。
以上の工程によって、メモリゲート領域２５にメモリト
ランジスタ５１と、ＭＯＳゲート領域２７にＭＯＳトラ
ンジスタ５３とを有する不揮発性メモリが得られる。
ランジスタ５１と、ＭＯＳゲート領域２７にＭＯＳトラ
ンジスタ５３とを有する不揮発性メモリが得られる。
以上の説明で明らかなように、メモリトランジスタのメ
モリゲート電極と、ＭＯＳトランジスタのＭＯＳゲート
電極とを同一のホトエツチング工程で形成する本発明の
不揮発性メモリの製造方法によれば、ＭＯＳトランジス
タとメモリトランジスタとの間の距離は、ホトマスクの
アライメントにおける合せ余裕を設ける必要はない。し
たがってホトエツチングにおける極限寸法までＭＯ８Ｉ
−ランリスタとメモリトランジスタとを接近して配置す
ることが可能となり、高集積化した半導体不揮発性メモ
リが得られる。
モリゲート電極と、ＭＯＳトランジスタのＭＯＳゲート
電極とを同一のホトエツチング工程で形成する本発明の
不揮発性メモリの製造方法によれば、ＭＯＳトランジス
タとメモリトランジスタとの間の距離は、ホトマスクの
アライメントにおける合せ余裕を設ける必要はない。し
たがってホトエツチングにおける極限寸法までＭＯ８Ｉ
−ランリスタとメモリトランジスタとを接近して配置す
ることが可能となり、高集積化した半導体不揮発性メモ
リが得られる。
さらに本発明の不揮発性メモリの製造方法においては、
従来側工程で形成していたメモＩＪ ｈランリスタのメ
モリゲート絶縁層な構成する二酸化ンリコン膜と、ＭＯ
Ｓ）ランリスタのＭＯＳゲート絶縁膜である二酸化シリ
コン膜とを同一の酸化工程で形成している。このため不
揮発性メモリの製造工程を１工程削減できるという効果
ももつ。
従来側工程で形成していたメモＩＪ ｈランリスタのメ
モリゲート絶縁層な構成する二酸化ンリコン膜と、ＭＯ
Ｓ）ランリスタのＭＯＳゲート絶縁膜である二酸化シリ
コン膜とを同一の酸化工程で形成している。このため不
揮発性メモリの製造工程を１工程削減できるという効果
ももつ。
さらに本発明の不揮発性メモリの製造方法においては、
従来側工程で形成していたメモリトランジスタのメモリ
ゲート電極と、ＭＯＳ）ランシスタのＭＯＳゲート電極
とを同一のホトエツチング工程で形成しているため、さ
らに１工程削減できるという効果ももつ。
従来側工程で形成していたメモリトランジスタのメモリ
ゲート電極と、ＭＯＳ）ランシスタのＭＯＳゲート電極
とを同一のホトエツチング工程で形成しているため、さ
らに１工程削減できるという効果ももつ。
第１図（ａ）〜（ｆ）は本発明における半導体不揮発性
メモリの製造方法を工程順に示す断面図、第２図（ａ）
〜（ｄ）は従来例における半導体不揮発性メモリの製造
方法を工程順に示す断面図である。 １９・・・・・・メモリ酸化膜、 ２１・・・・・・窒化シリコン膜、 ２３・・・・・・二酸化シリコン膜、 ３５・・・・・・メモリゲート電極、 ６７・・・・・・ＭＯＳゲート電極、 ５１・・・・・・メモリトランジスタ、５６・・・・・
・ＭＯＳ）う／リスタ。 第１図 第１図 １９ メモリ酸化膜 ２１、窒化シリコン膜 ２３、二Ｍ４ヒシリコン月莞 ３５、ヌＬリグート電ネジ ３７、ＭＯＳゲート電５極 第２図
メモリの製造方法を工程順に示す断面図、第２図（ａ）
〜（ｄ）は従来例における半導体不揮発性メモリの製造
方法を工程順に示す断面図である。 １９・・・・・・メモリ酸化膜、 ２１・・・・・・窒化シリコン膜、 ２３・・・・・・二酸化シリコン膜、 ３５・・・・・・メモリゲート電極、 ６７・・・・・・ＭＯＳゲート電極、 ５１・・・・・・メモリトランジスタ、５６・・・・・
・ＭＯＳ）う／リスタ。 第１図 第１図 １９ メモリ酸化膜 ２１、窒化シリコン膜 ２３、二Ｍ４ヒシリコン月莞 ３５、ヌＬリグート電ネジ ３７、ＭＯＳゲート電５極 第２図
Claims (1)
- 【特許請求の範囲】 第１導電型の半導体基板の素子領域の周囲の素子分離領
域に素子分離絶縁膜を形成しメモリ酸化膜と窒化シリコ
ン膜とを全面に形成する工程と、メモリゲート領域に該
メモリ酸化膜と窒化シリコン膜とをホトエッチングによ
り形成する工程と、酸化処理を行なうことにより該素子
領域の該半導体基板上と前記窒化シリコン膜上とに二酸
化シリコン膜を形成する工程と、 全面にゲート材料膜を形成する工程と、 ホトエッチングによりＭＯＳゲート領域に ＭＯＳゲート電極と該メモリゲート領域にメモリゲート
電極とを形成する工程と、 該ＭＯＳゲート電極とメモリゲート電極との整合した領
域の前記素子領域に第２導電型からなる不純物層を形成
する工程と、 層間膜を形成しホトエッチングにより該層間膜に接続穴
を形成しさらに配線を形成する工程とを有することを特
徴とする半導体不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025172A JP3009696B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2025172A JP3009696B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0427166A true JPH0427166A (ja) | 1992-01-30 |
| JP3009696B2 JP3009696B2 (ja) | 2000-02-14 |
Family
ID=12158587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2025172A Expired - Fee Related JP3009696B2 (ja) | 1990-02-06 | 1990-02-06 | 半導体不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3009696B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8752835B2 (en) | 2012-03-19 | 2014-06-17 | Ricoh Company, Ltd. | Pillow block for feed roller, and feeding apparatus, image forming apparatus, and image processing apparatus using the pillow block |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102449645B1 (ko) | 2021-01-12 | 2022-09-30 | (주)청송퍼니처 | 이동형 또는 고정형 가구 선반에 적용이 가능한 공용 고정 장치 |
-
1990
- 1990-02-06 JP JP2025172A patent/JP3009696B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8752835B2 (en) | 2012-03-19 | 2014-06-17 | Ricoh Company, Ltd. | Pillow block for feed roller, and feeding apparatus, image forming apparatus, and image processing apparatus using the pillow block |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3009696B2 (ja) | 2000-02-14 |
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