KR19990002662A - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속하는 기술 분야

본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.

2. 발명이 해결 하고자 하는 기술적 과제

본 발명은 한 칩내에 논리 소자 트랜지스터와 기억 소자 트랜지스터의 게이트 산화막 형성시, 논리 소자 트랜지스터를 기준으로 형성하기 때문에 생긴 기억 소자 트랜지스터의 신뢰성 저하를 방지하는데 있다.

3. 발명의 해결 방법의 요지

본 발명은 실리콘(Si) 기판 상에 인-시튜(In-Situ) 방식을 사용하여 동시에 논리 소자 영역은 얇은 산화막을 형성하고, 기억 소자 영역은 상대적으로 두꺼운 산화막을 형성하도록 하는 것이다.

4. 발명의 중요한 용도

논리 소자와 기억 소자를 하나의 칩 내에 형성하는 반도체 소자의 제조 방법.

Description

반도체 소자의 게이트 산화막 형성 방법

본 발명은 반도체 소자의 게이트 산화막 형성 방법에 관한 것으로서, 특히 서로 다른 산화막을 필요로 하는 논리 소자의 산화막과 기억 소자의 산화막을 형성 방법에 관한 것이다.

일반적으로 소자의 집적도가 증가함에 따라 소자의 동작 속도도 점점 빨라질 것을 요구하는 것이 현재의 추세이다. 이를 위하여 동기식(Synchronous) 메모리 소자나 램버스(RAMBUS) 형식 등의 다양한 소자가 개발되고있다. 그러나 이들 방식은 기본적으로 500㎒ 정도의 고속 소자를 구현하는데 있어서 한계를 나타내었다. 이러한 한계를 극복하기 위하여, 한 칩(Chip) 내에 논리 소자와 기억 소자를 함께 만들어 속도를 증가시키는 방법(Merged Memory Logic : 이하 MML 이라 한다)이 시도되어 졌으나, 이 또한 공정 측면에서 많은 어려움이 존재하게 되었다. 왜냐하면 본래 논리 소자는 빠른 속도를 구현하기 위하여, 트랜지스터(Transistor : 이하 TR 이라 한다.) 동작시 많은 전류가 흐르는 것이 필요하다. 또한, 논리 소자의 게이트 산화막 두께도 동일한 집적도를 갖는 기억 소자의 게이트 산화막 두께에 비하여 현저히 얇을 것을 요구하게 된다. 그러나 MML 장치는 고속 소자를 구현하기위해, 한 칩내에 논리 소자 트랜지스터와 기억 소자 트랜지스터를 함께 집적한다. 그래서 기억 소자의 부트스트랩핑 트랜지스터(Bootstrapping TR)에 의한 고 전압(High Voltage)이 걸리는 워드-라인(Word Line)의 트랜지스터에는 게이트 산화막의 열화가 발생된다.

이와 같이 종래의 방법은, 논리 소자 트랜지스터와 기억 소자 트랜지스터의 게이트 산화막 형성시, 논리 소자 트랜지스터를 기준으로 형성하기 때문에 기억 소자 트랜지스터의 신뢰성이 저하되는 문제점이 발생되었다.

따라서, 본 발명은 논리 소자가 형성되는 지역은 얇은 산화막을 형성하고, 기억 소자가 형성되는 지역은 두꺼운 산화막을 형성함으로서, 논리 회로의 고 속도(High Speed)와 기억 소자의 고 신뢰성을 동시에 얻고자 하는데 그 목적이 있다.

상술한 목적을 달성하기 위한, 본 발명의 제 1 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법은 논리 소자 영역과 기억 소자 영역을 갖는 실리콘 기판 상에 희생 산화막을 형성하는 단계와, 상기 기억 소자 영역에 불순물 이온을 주입하는 단계와, 상기 단계로부터 상기 희생 산화물을 제거한 후 산화 공정을 실시하여 상기 논리 소자 영역과 상기 기억 소자 영역에 각각 두께가 서로 다른 게이트 산화막이 형성되도록 하는 단계로 이루어지는 것을 특징으로 한다.

본 발명의 제 2 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법은 논리 소자 영역과 기억 소자 영역을 갖는 실리콘 기판 상에 CVD 산화막을 형성하는 단계와, 상기 논리 소자 영역의 상기 CVD 산화막을 제거하는 클리닝 공정을 실시하는 단계와, 상기 단계로부터 산화 공정을 실시하여 상기 논리 소자 영역과 상기 기억 소자 영역에 각각 두께가 서로 다른 게이트 산화막이 형성 되도록 하는 단계로 이루어 진것을 특징으로 한다.

본 발명의 제 3의 실시예에 따른 반도체 소자의 게이트 산화막 형성 방법은 반도체 소자의 게이트 산화막 형성 방법에 있어서, 논리 소자 영역과 기억 소자 영역을 갖는 실리콘 기판 상에 열 산화 공정에 의해 산화막을 형성하는 단계와, 상기 논리 소자 영역의 상기 산화막을 제거하기 위한 클리닝 공정을 실시하는 단계와, 상기 단계로부터 산화 공정을 실시하여 상기 논리 소자 영역과 상기 기억 소자 영역에 각각 두께가 서로 다른 게이트 산화막이 형성 되도록 하는 단계로 이루어 진 것을 특징으로 한다.

도 1(a) 및 도 1(b)는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도.

도 2(a) 및 도 2(b)는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도.

도 3(a) 및 도 3(b)는 본 발명의 제 3 실시예를 설명하기 위한 소자의 단면도.

〈도면의 주요 부분에 대한 기호 설명〉

1, 11 및 21 : 실리콘 기판 2, 12 및 22 : 제1 산화막

3, 13 및 23 : 감광막

4a, 4b, 14a, 14b, 24a 및 24b : 제2 산화막

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 1(a) 및 도 1(b)는 본 발명의 제 1 실시예를 설명하기 위한 소자의 단면도로서,

도 1(a)에 도시된 바와 같이, 논리 소자 영역(L)과 기억 소자 영역(M)을 갖는 실리콘 기판(1) 상에 희생 산화막(2)을 형성한 후, 논리 소자 영역(L) 상부에 감광막 패턴(3)을 형성한다. 이후, 상기 기억 소자 영역(M)에 불순물을 주입(Impla- ntation)한다. 상기 기억 소자 영역(M)의 불순물 이온 주입시 충격(Implantation Damage)을 줄이기 위해, 기억 소자 영역(M)의 희생 산화막(2b)을 잔류시킨다. 상기 기억 소자 영역(M)의 실리콘 기판상(1)에 주입되는 소스(Implantation Source)로는 전하(Charge)를 띠지 않아 전압(Vt) 등에 영향을 받지 않는 게르마늄(Ge), 인(P) 및 BF₂중 어느 하나를사용한다. 또한 불순물 주입시 10∼20KeV 정도의 낮은 에너지를 사용하며, 게이트 산화막 두께에 영향을 주는 불순물 주입(Dose)량은 1.0E10∼1.0E15 정도가 바람직하다.

도 1(b)는 상기 단계로부터 잔류된 상기 희생 산화막(2) 및 감광막 패턴(3)을 제거한 후, 산화 공정을 실시하여 논리 소자 영역(L)과 기억 소자 영역(M)에 게이트 산화막(4)을 형성한 상태의 단면도이다. 부연하면, 불순물이 주입되지 않은 논리 소자 영역(L)은 얇은 게이트 산화막(4a)이 형성되고, 불순물이 주입된 기억 소자 영역(M)은 산화 성장 비(Oxidation Growth Rate)가 증가하여 두꺼운 게이트 산화막(4b)이 형성된다. 산화 공정은 염소(Cl)를 첨가시키는 습식 산화(Wet Oxidation) 공정으로 진행한다. 산화 공정시 게이트 산화 타겟(Gate Oxidation Target)은 50∼150Å되도록 하고, 상기 게이트 산화 온도(Gate Oxidation Temp.)는 700∼850℃에서 진행한다. 상기 습식 산화 공정후 질소 분위기에서 열처리(Post N2 Anneal) 공정을 실시한다.

도 2(a) 및 도 2(b)는 본 발명의 제 2 실시예를 설명하기 위한 소자의 단면도로서,

도 2(a)에 도시된 바와 같이, 실리콘 기판(11)상에 화학 증착 공정(Chemical Vapor Deposition)에 의해 CVD 산화막(12)을 형성하고, 기억 소자 영역(M) 상부에 감광막 패턴(13)을 형성한다. 그후, 논리 소자 영역(L) 상부의 CVD 산화막(12)을 제거하기 위해 클리닝 공정을 실시한다. CVD 산화막(12)은 30∼100Å 크기로, 저압 화학 증착 공정(Low Pressure Chemical Vapor Deposition: 이하 LPCVD라 한다.)에 의해 형성하는 것이 바람직하다. 상기 화학 증착 공정의 소스 가스(CVD Source Gas)로는 산화 질소(N₂O)와 디클로사이렌(Dichloro Silane : SiH₂Cl₂)의 혼합 가스나, 산화 질소(N₂O)와 모노사일렌(SiH₄)의 혼합 가스를 사용하는 것이 바람직하다. 또한 화학 증착 공정의 증착 온도는 750∼900℃가 적절하다. 상기 논리 소자 영역(L)의 산화막(12)을 제거하기 위해, 혼합 암모니아수(SC-1)와 묽은 불산(Diluted HF)을 세정제로 이용한 습식 클리닝(Wet Cleaning) 공정을 사용한다.

도 2(b)는 상기 단계로부터 잔류된 감광막 패턴(13)을 제거한 후, 산화 공정을 실시하여 논리 소자 영역(L)과 기억 소자 영역(M)에 게이트 산화막(14)을 형성한 상태의 단면도이다. 이때, 논리 소자 영역(L)은 한 층의 게이트 산화막(14a)이 형성되는 반면, 기억 소자 영역(M)은 두 층의 게이트 산화막(12b, 14b)이 형성된다. 상기 게이트 산화막 형성 공정은 염소(Cl)를 첨가시키는 습식 산화(Wet Oxidation) 공정으로 진행하고, 산화 공정시 게이트 산화 타겟(Oxidation Target)은 30∼100Å 범위로 한다. 상기 게이트 산화 온도(Gate Oxidation temp.)는 700∼850℃가 적절하고, 상기 게이트 산화막 형성 후 900∼1200℃의 질소 분위기에서 열처리(Post N₂Anneal) 공정을 실시한다.

도 3(a) 및 도 3(b)는 본 발명의 제 3 실시예를 설명하기 위한 소자의 단면도로서,

도 3(a)에 도시된 바와 같이, 실리콘 기판(21)상에 열 산화 공정(Thermal- Oxidation)에 의해 산화막(22)을 형성하고, 기억 소자 상부에 감광막 패턴(23)을 형성한다. 그후, 논리 소자 영역(L)의 산화막 패턴(22)을 제거한 후 클리닝 공정을 실시한다. 산화막(22)은 30∼100Å 두께로, 열 산화 공정에 의해 형성한다. 상기 논리 소자 영역(L)의 산화막(22)을 제거하기 위한 클리닝 공정은, 혼합 암모니아수(SC-1)나 묽은 불산(Diluted HF)을 세정제로 이용한 습식 클리닝(Wet Cleaning) 공정을 사용한다.

도 3(b)는 상기 단계로부터 잔류된 상기 감광막 패턴(23)을 제거한 후, 산화 공정을 실시하여 논리 소자 영역(L)과 기억 소자 영역(M)에 게이트 산화막(24)을 형성한 상태의 단면도이다. 이때, 논리 소자 영역(L)은 한 층의 게이트 산화막(24a)이 형성되는 반면, 기억 소자 영역(M)은 두 층의 게이트 산화막(22b, 24b)이 형성된다. 상기 게이트 산화막 형성 공정은 염소(Cl)를 첨가시키는 습식 산화(Wet Oxidation) 공정으로 진행하고, 상기 게이트 산화 타겟(Oxidation Target)은 30∼100Å 범위에서 형성한다. 상기 게이트 산화 온도(Gate Oxidation temp.)는 700∼850℃에서 진행되고, 상기 게이트 산화막 형성 후 900∼1200℃의 질소 분위기에서 열처리(Post N₂Anneal) 공정을 실시한다.

상술한 바와 같이 본 발명에 의하면 두께가 다른 트랜지스터를 동시에 형성하여 논리 소자 및 기억 소자의 공정 디자인을 크게 바꾸지 않고 엠엠엘(MML) 소자를 만들 수 있기 때문에 개발 기간을 크게 단축하고 공정 단계를 감소시킬 수 있다. 또한, 논리 소자의 영역에는 얇은 게이트 산화막을 형성하고 기억 소자 영역에는 두꺼운 게이트 산화막을 형성하므로 논리 소자의 고 속도와 기억소자의 고 신뢰성을 동시에 얻는데 탁월한 효과가 있다.

Claims (19)

1. 반도체 소자의 게이트 산화막 형성 방법에 있어서,

   논리 소자 영역과 기억 소자 영역을 갖는 실리콘 기판 상에 희생 산화막을 형성하는 단계와,

   상기 기억 소자 영역에 불순물 이온을 주입하는 단계와,

   상기 단계로부터 상기 희생 산화물을 제거한 후 산화 공정을 실시하여 상기 논리 소자 영역과 상기 기억 소자 영역에 각각 두께가 서로 다른 게이트 산화막이 형성되도록 하는 단계로 이루어 진 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
2. 제 1 항에 있어서, 상기 불순물 이온 주입 공정의 주입 소스는 게르마늄, 인 및 BF₂중 어느 하나의 주입 소스를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
3. 제 1 항에 있어서, 상기 불순물 이온은 10 내지 20 KeV의 에너지 및 1.0 내지 1.5E11의 도즈 량으로 주입되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
4. 제 1 항에 있어서, 상기 산화 공정은 염소를 첨가시킨 습식 산화 공정을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
5. 제 1항 또는 제 4항에 있어서, 상기 산화 공정은 700 내지 850℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
6. 제 1항에 있어서, 상기 산화 공정후 질소 분위기에서 900 내지 1200℃의 포스트 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
7. 반도체 소자의 게이트 산화막 형성 방법에 있어서,

   논리 소자 영역과 기억 소자 영역을 갖는 실리콘 기판 상에 CVD 산화막을 형성하는 단계와,

   상기 논리 소자 영역의 상기 CVD 산화막을 제거하는 클리닝 공정을 실시하는 단계와,

   상기 단계로부터 산화 공정을 실시하여 상기 논리 소자 영역과 상기 기억 소자 영역에 각각 두께가 서로 다른 게이트 산화막이 형성 되도록 하는 단계로 이루어 진 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
8. 제 7항에 있어서, 상기 CVD 산화막은 30 내지 100Å의 크기로 저압 화학 증착 공정에 의해 형성되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
9. 제 8항에 있어서, 상기 저압 화학 증착 공정의 소스 가스는 산화 질소와 디클로로사이렌의 혼합 가스 및 산화 질소와 모노 사이렌의 혼합 가스 중 어느 하나의 혼합 가스를 사용하는 것을 특징으로 반도체 소자의 게이트 산화막 형성 방법.
10. 제 8항에 있어서, 상기 저압 화학 증착 공정의 증착 온도는 750 내지 900℃인 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
11. 제 7항에 있어서, 상기 클리닝 공정은 혼합 암모니아수 및 묽은 불산을 이용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
12. 제 7항에 있어서, 상기 산화 공정은 염소를 첨가시킨 습식 산화 공정을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
13. 제 7항에 있어서, 상기 산화 공정은 700 내지 850℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
14. 제 7항에 있어서, 상기 산화 공정후 질소 분위기에서 900 내지 1200℃의 포스트 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막.
15. 반도체 소자의 게이트 산화막 형성 방법에 있어서,

    논리 소자 영역과 기억 소자 영역을 갖는 실리콘 기판 상에 열 산화 공정에 의해 산화막을 형성하는 단계와,

    상기 논리 소자 영역의 상기 산화막을 제거하기 위한 클리닝 공정을 실시하는 단계와,

    상기 단계로부터 산화 공정을 실시하여 상기 논리 소자 영역과 상기 기억 소자 영역에 각각 두께가 서로 다른 게이트 산화막이 형성 되도록 하는 단계로 이루어 진 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
16. 제 15항에 있어서, 상기 논리 소자 영역의 산화막은 혼합 암모니아수 및 묽은 불산을 이용한 습식 클리닝 공정에 의해 제거되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
17. 제 15항에 있어서, 상기 산화 공정은 염소를 첨가시킨 습식 산화 공정을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
18. 제 15항에 있어서, 상기 산화 공정은 700 내지 850℃의 온도에서 실시되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
19. 제 15항에 있어서, 상기 산화 공정 후 질소 분위기에서 900 내지 1200℃의 포스트 열처리 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.