JP2917918B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Landscapes
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明、半導体装置の製造方
法に関し、特に半導体記憶装置で読み出し専用半導体装
置の製造方法に関する。
法に関し、特に半導体記憶装置で読み出し専用半導体装
置の製造方法に関する。
【０００２】
【従来の技術】図３（ａ）（ｂ）及び図４（ｃ）（ｄ）
に従来の技術を示す。図２（ａ）に示すように、Ｐ型半
導体基板１０１上に選択酸化法により、フィールド酸化
膜１０２を形成した後、Ｐチャネル領域にＮ型不純物、
例えばリンを７００ｋｅｖ〜１０００ｋｅｖ ５．０×
１０１２〜１．０×１０１３ｃｍ−２、３００〜４００
ｋｅｖ １．０〜５．０×１０１３ｃｍ−２、５０〜１
００ｋｅｖ １．０〜５．０×１０１２ｃｍ−２の３回
で選択的に導入する事によりＮウェル１０３を形成し、
また前記ウェルはしきい値制御も兼ねる。
に従来の技術を示す。図２（ａ）に示すように、Ｐ型半
導体基板１０１上に選択酸化法により、フィールド酸化
膜１０２を形成した後、Ｐチャネル領域にＮ型不純物、
例えばリンを７００ｋｅｖ〜１０００ｋｅｖ ５．０×
１０１２〜１．０×１０１３ｃｍ−２、３００〜４００
ｋｅｖ １．０〜５．０×１０１３ｃｍ−２、５０〜１
００ｋｅｖ １．０〜５．０×１０１２ｃｍ−２の３回
で選択的に導入する事によりＮウェル１０３を形成し、
また前記ウェルはしきい値制御も兼ねる。
【０００３】続いて、Ｎチャネル領域（周辺Ｎチャネ
ル、メモリセルトランジスタ）にＰ型不純物、例えばボ
ロンを選択的に１５０〜２００ｋｅｖ、１．０〜２．０
×１０１３ｃｍ−２、３０〜５０ｋｅｖ １．０×１０
１２〜１．０×１０１３ｃｍ−２程度で導入し、Ｐウェ
ル１０４を形成し、また前記ウェルはしきい値制御も兼
ねる。熱酸化によりゲート酸化膜１０５を形成した後、
前記膜上にリソグラフィー法を利用して０．３μｍ程度
の厚さでゲートポリサイド電極１０６を形成する。
ル、メモリセルトランジスタ）にＰ型不純物、例えばボ
ロンを選択的に１５０〜２００ｋｅｖ、１．０〜２．０
×１０１３ｃｍ−２、３０〜５０ｋｅｖ １．０×１０
１２〜１．０×１０１３ｃｍ−２程度で導入し、Ｐウェ
ル１０４を形成し、また前記ウェルはしきい値制御も兼
ねる。熱酸化によりゲート酸化膜１０５を形成した後、
前記膜上にリソグラフィー法を利用して０．３μｍ程度
の厚さでゲートポリサイド電極１０６を形成する。
【０００４】続いて、周辺Ｎチャネルトランジスタ部と
メモリセルトランジスタ部に選択的に７０〜１００ｋｅ
ｖ ２．０〜３．０×１０１５ｃｍ−２程度でＮ型不純
物イオン、例えばヒ素を導入し、ソース・ドレインＮ＋
拡散層１０７を形成し、続いてＰ型不純物イオン、例え
ばフッ化ボロンを周辺Ｐチャネルトランジスタ部に選択
的に７０〜１００ｋｅｖ ５．０〜６．０×１０１５ｃ
ｍ−２程度導入しソース・ドレインＰ＋拡散層１０８を
形成した後、９００〜１０００℃の窒素雰囲気中で３０
分程度処理を施した後、層間膜１０９をＣＶＤ法により
０．４０〜０．５０μｍ程度被着し、リフローの為の熱
処理を９００〜１０００℃の窒素雰囲気中で３０分程度
行なう。
メモリセルトランジスタ部に選択的に７０〜１００ｋｅ
ｖ ２．０〜３．０×１０１５ｃｍ−２程度でＮ型不純
物イオン、例えばヒ素を導入し、ソース・ドレインＮ＋
拡散層１０７を形成し、続いてＰ型不純物イオン、例え
ばフッ化ボロンを周辺Ｐチャネルトランジスタ部に選択
的に７０〜１００ｋｅｖ ５．０〜６．０×１０１５ｃ
ｍ−２程度導入しソース・ドレインＰ＋拡散層１０８を
形成した後、９００〜１０００℃の窒素雰囲気中で３０
分程度処理を施した後、層間膜１０９をＣＶＤ法により
０．４０〜０．５０μｍ程度被着し、リフローの為の熱
処理を９００〜１０００℃の窒素雰囲気中で３０分程度
行なう。
【０００５】前記層間膜１０９を選択的にフッ酸により
等方性的に０．２５〜０．３０μｍ程度エッチングを行
ない、ひき続きＣＨＦ３とＯ２の混合ガスを用いたドラ
イエッチングを２００％程度のオーバーエッチング量で
行なう事により前記層間膜を除去し、周辺Ｎチャネルト
ランジスタＮ＋拡散層コンタクト１１０、メモリセルＮ
＋拡散層コンタクト１１１、Ｐウェルコンタクト１１
２、周辺ＰチャネルトランジスタＰ＋拡散層コンタクト
１１３、Ｎウェルコンタクト１１４を形成する。
等方性的に０．２５〜０．３０μｍ程度エッチングを行
ない、ひき続きＣＨＦ３とＯ２の混合ガスを用いたドラ
イエッチングを２００％程度のオーバーエッチング量で
行なう事により前記層間膜を除去し、周辺Ｎチャネルト
ランジスタＮ＋拡散層コンタクト１１０、メモリセルＮ
＋拡散層コンタクト１１１、Ｐウェルコンタクト１１
２、周辺ＰチャネルトランジスタＰ＋拡散層コンタクト
１１３、Ｎウェルコンタクト１１４を形成する。
【０００６】図３（ｂ）に示すように、前記コンタクト
領域にＮ型不純物、例えばリンを７０〜１００ｋｅｖ
３．０〜５．０×１０１４ｃｍ−２程度導入しコンタク
トＮ型不純物層１１５を形成する。図４（ｃ）に示すよ
うに、フォトレジスト１１６をマスクにＰウェルコンタ
クト１１２と周辺ＰチャネルトランジスタＰ＋拡散層コ
ンタクト１１３にＰ型不純物、例えばボロンを３０〜５
０ｋｅｖ３．０〜５．０×１０１５ｃｍ−２程度で選択
的に前記リンを打ち返して、コンタクトＰ型不純物層１
１７を形成する。
領域にＮ型不純物、例えばリンを７０〜１００ｋｅｖ
３．０〜５．０×１０１４ｃｍ−２程度導入しコンタク
トＮ型不純物層１１５を形成する。図４（ｃ）に示すよ
うに、フォトレジスト１１６をマスクにＰウェルコンタ
クト１１２と周辺ＰチャネルトランジスタＰ＋拡散層コ
ンタクト１１３にＰ型不純物、例えばボロンを３０〜５
０ｋｅｖ３．０〜５．０×１０１５ｃｍ−２程度で選択
的に前記リンを打ち返して、コンタクトＰ型不純物層１
１７を形成する。
【０００７】続いて、図４（ｄ）に示すように、フォト
レジスト１１８をマスクにメモリセルトランジスタ領域
にＮ型不純物、例えばリンを７００〜１０００ｋｅｖ、
５．０〜７．０×１０１３ｃｍ−２程度導入しコードＮ
型不純物層１１９を形成し、データの書き込みを行う。
レジスト１１８をマスクにメモリセルトランジスタ領域
にＮ型不純物、例えばリンを７００〜１０００ｋｅｖ、
５．０〜７．０×１０１３ｃｍ−２程度導入しコードＮ
型不純物層１１９を形成し、データの書き込みを行う。
【０００８】
【発明が解決しようとする課題】上述したように従来技
術においては、図４（ｃ）に示すように、フォトレジス
ト１１６をマスクにして、Ｐウェルコンタクト１１２と
周辺ＰチャネルトランジスタＰ＋拡散層コンタクト１１
３にコンタクトＰ型不純物層１１７を形成する。続い
て、図４（ｄ）に示すように、フォトレジスト１１８を
マスクにして、メモリセルトランジスタ領域にコードＮ
型不純物層１１９を形成するもので、コンタクトＰ型不
純物層とコードＮ型不純物層の形成はそれぞれ別のマス
クを用いて行っていた。そのため工程数が長いという問
題があった。本発明の目的は、半導体装置の製造におけ
る工程を短縮した方法を提供することであり、具体的に
はコンタクトＰ型不純物層とコードＮ型不純物層の形成
を同一のマスクで行うものである。
術においては、図４（ｃ）に示すように、フォトレジス
ト１１６をマスクにして、Ｐウェルコンタクト１１２と
周辺ＰチャネルトランジスタＰ＋拡散層コンタクト１１
３にコンタクトＰ型不純物層１１７を形成する。続い
て、図４（ｄ）に示すように、フォトレジスト１１８を
マスクにして、メモリセルトランジスタ領域にコードＮ
型不純物層１１９を形成するもので、コンタクトＰ型不
純物層とコードＮ型不純物層の形成はそれぞれ別のマス
クを用いて行っていた。そのため工程数が長いという問
題があった。本発明の目的は、半導体装置の製造におけ
る工程を短縮した方法を提供することであり、具体的に
はコンタクトＰ型不純物層とコードＮ型不純物層の形成
を同一のマスクで行うものである。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、一導電型半導体基板の主表面になるゲート絶
縁膜を有する複数の素子形成領域を形成する工程と、前
記素子形成領域の間に素子分離絶縁膜を有する素子分離
領域を形成する工程と、前記複数の素子形成領域のうち
第１の素子群領域には前記半導体基板と反対の導電型の
不純物を前記絶縁膜、素子分離絶縁膜を透過して前記半
導体基板に達するのに十分なエネルギーをもって行う第
１のイオン注入工程と、前記第１の素子群領域を除く第
２の素子群領域には、前記半導体基板と同じ導電型の不
純物を前記絶縁膜、素子分離絶縁膜を透過して前記半導
体基板に達するのに十分なエネルギーをもって行う第２
のイオン注入工程と、前記ゲート絶縁膜除去後、前記複
数の素子形成領域にゲート絶縁膜を形成した後、前記領
域にゲート電極を形成する工程と、前記第１の素子群領
域に前記半導体基板と同じ導電型の不純物を、前記ゲー
ト絶縁膜のみを透過し、前記素子分離絶縁膜、ゲート電
極を透過しないエネルギーをもって行う第３のイオン注
入を行う事により第１のＭＯＳトランジスタを形成する
工程と、前記第１の素子群領域を除く第２の素子群領域
には、前記半導体基板と反対の導電型の不純物を、前記
ゲート絶縁膜のみを透過し、前記素子分離絶縁膜、ゲー
ト電極を透過しないエネルギーをもって行う第４のイオ
ン注入を行う事により第２のＭＯＳトランジスタを形成
する工程と、しかるのち前記第１、第２の素子群領域の
前記半導体基板に達するように、それぞれの素子群領域
の前記拡散層領域上にコンタクトホールを開口する工程
と、第２のＭＯＳトランジスタの一部コンタクト領域に
前記半導体基板と同じ導電型の不純物をゲート絶縁膜を
透過して前記半導体基板に達するのに十分なエネルギー
をもって行う第５のイオン注入工程と前記領域の一部ゲ
ート電極直下に前記半導体基板と反対の導電型の不純物
を前記ゲート電極とゲート絶縁膜を透過して前記半導体
基板に達するのに十分なエネルギーをもって行う第６の
イオン注入工程とを同一マスクで絶縁膜を形成後そこに
コンタクトホールを形成して行い、前記コンタクト領域
全面に前記半導体基板と逆導電型の不純物をゲート絶縁
膜を透過して前記半導体基板に達するのに十分なエネル
ギーをもって行う第７のイオン注入を行う工程と、前記
コンタクトホールに配線層を形成し、前記配線層により
前記第１、第２の素子群領域の前記半導体基板の電位を
外部から任意に設定出来ることを特徴とするものであ
る。
造方法は、一導電型半導体基板の主表面になるゲート絶
縁膜を有する複数の素子形成領域を形成する工程と、前
記素子形成領域の間に素子分離絶縁膜を有する素子分離
領域を形成する工程と、前記複数の素子形成領域のうち
第１の素子群領域には前記半導体基板と反対の導電型の
不純物を前記絶縁膜、素子分離絶縁膜を透過して前記半
導体基板に達するのに十分なエネルギーをもって行う第
１のイオン注入工程と、前記第１の素子群領域を除く第
２の素子群領域には、前記半導体基板と同じ導電型の不
純物を前記絶縁膜、素子分離絶縁膜を透過して前記半導
体基板に達するのに十分なエネルギーをもって行う第２
のイオン注入工程と、前記ゲート絶縁膜除去後、前記複
数の素子形成領域にゲート絶縁膜を形成した後、前記領
域にゲート電極を形成する工程と、前記第１の素子群領
域に前記半導体基板と同じ導電型の不純物を、前記ゲー
ト絶縁膜のみを透過し、前記素子分離絶縁膜、ゲート電
極を透過しないエネルギーをもって行う第３のイオン注
入を行う事により第１のＭＯＳトランジスタを形成する
工程と、前記第１の素子群領域を除く第２の素子群領域
には、前記半導体基板と反対の導電型の不純物を、前記
ゲート絶縁膜のみを透過し、前記素子分離絶縁膜、ゲー
ト電極を透過しないエネルギーをもって行う第４のイオ
ン注入を行う事により第２のＭＯＳトランジスタを形成
する工程と、しかるのち前記第１、第２の素子群領域の
前記半導体基板に達するように、それぞれの素子群領域
の前記拡散層領域上にコンタクトホールを開口する工程
と、第２のＭＯＳトランジスタの一部コンタクト領域に
前記半導体基板と同じ導電型の不純物をゲート絶縁膜を
透過して前記半導体基板に達するのに十分なエネルギー
をもって行う第５のイオン注入工程と前記領域の一部ゲ
ート電極直下に前記半導体基板と反対の導電型の不純物
を前記ゲート電極とゲート絶縁膜を透過して前記半導体
基板に達するのに十分なエネルギーをもって行う第６の
イオン注入工程とを同一マスクで絶縁膜を形成後そこに
コンタクトホールを形成して行い、前記コンタクト領域
全面に前記半導体基板と逆導電型の不純物をゲート絶縁
膜を透過して前記半導体基板に達するのに十分なエネル
ギーをもって行う第７のイオン注入を行う工程と、前記
コンタクトホールに配線層を形成し、前記配線層により
前記第１、第２の素子群領域の前記半導体基板の電位を
外部から任意に設定出来ることを特徴とするものであ
る。
【００１０】また、本発明は、上記の半導体装置の製造
方法において、半導体基板はＰ型、第１のイオン注入は
リン、第２のイオン注入はボロン、第１のＭＯＳトラン
ジスタはＰチャネル型、第３のイオン注入はフッ化ボロ
ン、第２のＭＯＳトランジスタはＮチャネル型、第４の
イオン注入はヒ素、第５のイオン注入はボロン、第６の
イオン注入はリン、第７のイオン注入はリンであること
を特徴とするものである。また、本発明は、上記の半導
体装置の製造方法において、第５のイオン注入は、Ｐウ
ェルコンタクト領域と周辺ＰチャネルトランジスタＰ＋
拡散層コンタクト領域に導入されることを特徴とするも
ので、また前記不純物はメモリセルの層間膜上にも導入
されるが問題ない事を特徴とするものである。また、本
発明は、上記の半導体装置の製造方法において、第６の
イオン注入は、メモリセルに選択的に導入されることを
特徴とし、また前記不純物はＰウェルコンタクト及び、
周辺ＰチャネルトランジスタＰ＋拡散層コンタクト領域
に導入されるが問題ない事を特徴とするものである。
方法において、半導体基板はＰ型、第１のイオン注入は
リン、第２のイオン注入はボロン、第１のＭＯＳトラン
ジスタはＰチャネル型、第３のイオン注入はフッ化ボロ
ン、第２のＭＯＳトランジスタはＮチャネル型、第４の
イオン注入はヒ素、第５のイオン注入はボロン、第６の
イオン注入はリン、第７のイオン注入はリンであること
を特徴とするものである。また、本発明は、上記の半導
体装置の製造方法において、第５のイオン注入は、Ｐウ
ェルコンタクト領域と周辺ＰチャネルトランジスタＰ＋
拡散層コンタクト領域に導入されることを特徴とするも
ので、また前記不純物はメモリセルの層間膜上にも導入
されるが問題ない事を特徴とするものである。また、本
発明は、上記の半導体装置の製造方法において、第６の
イオン注入は、メモリセルに選択的に導入されることを
特徴とし、また前記不純物はＰウェルコンタクト及び、
周辺ＰチャネルトランジスタＰ＋拡散層コンタクト領域
に導入されるが問題ない事を特徴とするものである。
【００１１】
【作用】本発明においては、半導体装置の製造における
工程を短縮できるもので、 コンタクトＰ型不純物層を
形成するためのマスクと、コードＮ型不純物層を形成す
るためのマスクを合体させることにより、前記各不純物
層の形成は１つのマスクで行うことができるものであ
る。
工程を短縮できるもので、 コンタクトＰ型不純物層を
形成するためのマスクと、コードＮ型不純物層を形成す
るためのマスクを合体させることにより、前記各不純物
層の形成は１つのマスクで行うことができるものであ
る。
【００１２】
【発明の実施の形態】本発明の半導体装置の製造方法の
実施の形態は、一導電型半導体基板の主表面に約２００
Åの、例えば酸化シリコンよりなるゲート絶縁膜を有す
る複数の素子形成領域を形成する工程と、前記素子形成
領域の間に約５０００Åの、例えば酸化シリコンよりな
る素子分離絶縁膜を有する素子分離領域を形成する工程
と、前記複数の素子形成領域のうち第１の素子群領域に
は前記半導体基板と反対の導電型の不純物を前記絶縁
膜、素子分離絶縁膜を透過して前記半導体基板に達する
のに十分なエネルギーをもって行う第１のイオン注入工
程と、前記第１の素子群領域を除く第２の素子群領域に
は、前記半導体基板と同じ導電型の不純物を前記絶縁
膜、素子分離絶縁膜を透過して前記半導体基板に達する
のに十分なエネルギーをもって行う第２のイオン注入工
程と、前記ゲート絶縁膜除去後、前記複数の素子形成領
域に約１５０Åの例えば酸化シリコンよりなるゲート絶
縁膜を形成した後、前記領域にゲート電極を形成する工
程と、前記第１の素子群領域に前記半導体基板と同じ導
電型の不純物を、前記ゲート絶縁膜のみを透過し、前記
素子分離絶縁膜、ゲート電極を透過しないエネルギーを
もって行う第３のイオン注入を行う事により第１のＭＯ
Ｓトランジスタを形成する工程と、前記第１の素子群領
域を除く第２の素子群領域には、前記半導体基板と反対
の導電型の不純物を、前記ゲート絶縁膜のみを透過し、
前記素子分離絶縁膜、ゲート電極を透過しないエネルギ
ーをもって行う第４のイオン注入を行う事により第２の
ＭＯＳトランジスタを形成する工程と、しかるのち前記
第１、第２の素子群領域の前記半導体基板に達するよう
に、それぞれの素子群領域の前記拡散層領域上にコンタ
クトホールを開口する工程と、第２のＭＯＳトランジス
タの一部コンタクト領域に前記半導体基板と同じ導電型
の不純物をゲート絶縁膜を透過して前記半導体基板に達
するのに十分なエネルギーをもって行う第５のイオン注
入工程と前記領域の一部ゲート電極直下に前記半導体基
板と反対の導電型の不純物を前記ゲート電極とゲート絶
縁膜を透過して前記半導体基板に達するのに十分なエネ
ルギーをもって行う第６のイオン注入工程と前記コンタ
クト領域全面に前記半導体基板と逆導電型の不純物をゲ
ート絶縁膜を透過して前記半導体基板に達するのに十分
なエネルギーをもって行う第７のイオン注入を行う工程
と、前記コンタクトホールに例えばアルミニウムより成
る配線層を形成し、前記配線層により前記第１、第２の
素子群領域の前記半導体基板の電位を外部から任意に設
定出来ることを特徴とする。
実施の形態は、一導電型半導体基板の主表面に約２００
Åの、例えば酸化シリコンよりなるゲート絶縁膜を有す
る複数の素子形成領域を形成する工程と、前記素子形成
領域の間に約５０００Åの、例えば酸化シリコンよりな
る素子分離絶縁膜を有する素子分離領域を形成する工程
と、前記複数の素子形成領域のうち第１の素子群領域に
は前記半導体基板と反対の導電型の不純物を前記絶縁
膜、素子分離絶縁膜を透過して前記半導体基板に達する
のに十分なエネルギーをもって行う第１のイオン注入工
程と、前記第１の素子群領域を除く第２の素子群領域に
は、前記半導体基板と同じ導電型の不純物を前記絶縁
膜、素子分離絶縁膜を透過して前記半導体基板に達する
のに十分なエネルギーをもって行う第２のイオン注入工
程と、前記ゲート絶縁膜除去後、前記複数の素子形成領
域に約１５０Åの例えば酸化シリコンよりなるゲート絶
縁膜を形成した後、前記領域にゲート電極を形成する工
程と、前記第１の素子群領域に前記半導体基板と同じ導
電型の不純物を、前記ゲート絶縁膜のみを透過し、前記
素子分離絶縁膜、ゲート電極を透過しないエネルギーを
もって行う第３のイオン注入を行う事により第１のＭＯ
Ｓトランジスタを形成する工程と、前記第１の素子群領
域を除く第２の素子群領域には、前記半導体基板と反対
の導電型の不純物を、前記ゲート絶縁膜のみを透過し、
前記素子分離絶縁膜、ゲート電極を透過しないエネルギ
ーをもって行う第４のイオン注入を行う事により第２の
ＭＯＳトランジスタを形成する工程と、しかるのち前記
第１、第２の素子群領域の前記半導体基板に達するよう
に、それぞれの素子群領域の前記拡散層領域上にコンタ
クトホールを開口する工程と、第２のＭＯＳトランジス
タの一部コンタクト領域に前記半導体基板と同じ導電型
の不純物をゲート絶縁膜を透過して前記半導体基板に達
するのに十分なエネルギーをもって行う第５のイオン注
入工程と前記領域の一部ゲート電極直下に前記半導体基
板と反対の導電型の不純物を前記ゲート電極とゲート絶
縁膜を透過して前記半導体基板に達するのに十分なエネ
ルギーをもって行う第６のイオン注入工程と前記コンタ
クト領域全面に前記半導体基板と逆導電型の不純物をゲ
ート絶縁膜を透過して前記半導体基板に達するのに十分
なエネルギーをもって行う第７のイオン注入を行う工程
と、前記コンタクトホールに例えばアルミニウムより成
る配線層を形成し、前記配線層により前記第１、第２の
素子群領域の前記半導体基板の電位を外部から任意に設
定出来ることを特徴とする。
【００１３】
【実施例】図１（ａ）（ｂ）及び図２（ｃ）（ｄ）を用
いて本発明の実施例について説明する。図１（ａ）に示
すように、Ｐ型半導体基板１上に選択酸化法により、フ
ィールド酸化膜２を形成した後、Ｐチャネル領域にＮ型
不純物、例えばリンを７００〜１０００ｋｅｖ ５．０
×１０１２〜１．０×１０１３ｃｍ−２、３００〜４０
０ｋｅｖ １．０〜５．０×１０１３ｃｍ−２、５０〜
１００ｋｅｖ １．０〜５．０×１０ｃｍ−２の３回で
選択的に導入する事によりＮウェル３を形成し、また前
記ウェルはしきい値制御も兼ねる。
いて本発明の実施例について説明する。図１（ａ）に示
すように、Ｐ型半導体基板１上に選択酸化法により、フ
ィールド酸化膜２を形成した後、Ｐチャネル領域にＮ型
不純物、例えばリンを７００〜１０００ｋｅｖ ５．０
×１０１２〜１．０×１０１３ｃｍ−２、３００〜４０
０ｋｅｖ １．０〜５．０×１０１３ｃｍ−２、５０〜
１００ｋｅｖ １．０〜５．０×１０ｃｍ−２の３回で
選択的に導入する事によりＮウェル３を形成し、また前
記ウェルはしきい値制御も兼ねる。
【００１４】続いて、Ｎチャネル領域（周辺Ｎチャネ
ル、メモセルトランジスタ）にＰ型不純物、例えばボロ
ンを選択的に１５０〜２００ｋｅｖ １．０〜２．０×
１０１３ｃｍ−２、３０〜５０ｋｅｖ １．０×１０
１２〜１．０×１０１３ｃｍ−２程度で導入し、Ｐウェ
ル４を形成し、また前記ウェルはしきい値制御も兼ね
る。熱酸化によりゲート酸化膜５を形成した後、前記膜
上にリソグラフィー法を利用して０．３μｍ程度の厚さ
でゲートポリサイド電極６を形成する。
ル、メモセルトランジスタ）にＰ型不純物、例えばボロ
ンを選択的に１５０〜２００ｋｅｖ １．０〜２．０×
１０１３ｃｍ−２、３０〜５０ｋｅｖ １．０×１０
１２〜１．０×１０１３ｃｍ−２程度で導入し、Ｐウェ
ル４を形成し、また前記ウェルはしきい値制御も兼ね
る。熱酸化によりゲート酸化膜５を形成した後、前記膜
上にリソグラフィー法を利用して０．３μｍ程度の厚さ
でゲートポリサイド電極６を形成する。
【００１５】続いて、周辺Ｎチャネルトランジスタ部と
メモリセルトランジスタ部に選択的に７０〜１００ｋｅ
ｖ ２．０〜３．０×１０１５ｃｍ−２程度でＮ型不純
物イオン、例えばヒ素を導入し、リース・ドレインＮ＋
拡散層７を形成し、続いてＰ型不純物イオン、例えばフ
ッ化ボロンを周辺Ｐチャネルトランジスタ部に選択的に
７０〜１００ｋｅｖ、５．０〜６．０×１０１５ｃｍ
−２程度導入し、ソース・ドレインＰ＋拡散層８を形成
した後、９００〜１０００℃の窒素雰囲気中で３０分程
度処理を施した後、層間膜９をＣＶＤ法により０．４０
〜０．５０μｍ程度被着し、リフローの為の熱処理を９
００〜１０００℃の窒素雰囲気中で３０分程度行なう。
メモリセルトランジスタ部に選択的に７０〜１００ｋｅ
ｖ ２．０〜３．０×１０１５ｃｍ−２程度でＮ型不純
物イオン、例えばヒ素を導入し、リース・ドレインＮ＋
拡散層７を形成し、続いてＰ型不純物イオン、例えばフ
ッ化ボロンを周辺Ｐチャネルトランジスタ部に選択的に
７０〜１００ｋｅｖ、５．０〜６．０×１０１５ｃｍ
−２程度導入し、ソース・ドレインＰ＋拡散層８を形成
した後、９００〜１０００℃の窒素雰囲気中で３０分程
度処理を施した後、層間膜９をＣＶＤ法により０．４０
〜０．５０μｍ程度被着し、リフローの為の熱処理を９
００〜１０００℃の窒素雰囲気中で３０分程度行なう。
【００１６】前記層間膜９を選択的にフッ酸により等方
性的に０．２５〜０．３０μｍ程度エッチングを行な
い、ひき続きＣＨＦ３とＯ２の混合ガスを用いたドライ
エッチングを２０ ％程度のオーバーエッチング量で行
なう事により、前記層間膜９を除去し、周辺Ｎチャネル
トランジスタＮ＋拡散層コンタクト１０、メモリセルＮ
＋拡散層コンタクト１１、Ｐウェルコンタクト１２、周
辺ＰチャネルトランジスタＰ＋拡散層コンタクト１３、
Ｎウェルコンタクト１４を形成する。
性的に０．２５〜０．３０μｍ程度エッチングを行な
い、ひき続きＣＨＦ３とＯ２の混合ガスを用いたドライ
エッチングを２０ ％程度のオーバーエッチング量で行
なう事により、前記層間膜９を除去し、周辺Ｎチャネル
トランジスタＮ＋拡散層コンタクト１０、メモリセルＮ
＋拡散層コンタクト１１、Ｐウェルコンタクト１２、周
辺ＰチャネルトランジスタＰ＋拡散層コンタクト１３、
Ｎウェルコンタクト１４を形成する。
【００１７】コンタクトＰ型不純物層を形成する為のマ
スクと、コードＮ型不純物層を形成する為のマスクを合
体させたマスクを使い、図１（ｂ）に示したフォトレジ
スト１５を用いてＰ型不純物、例えばボロンを３０〜５
０ｋｅｖ３．０〜５．０×１０１５ｃｍ−２程度で導入
し、Ｐウェルコンタクト１２、周辺Ｐチャネルトランジ
スタＰ＋拡散層コンタクト１３領域にコンタクトＰ型不
純物層１６を形成する。ここでメモリセルトランジスタ
のデータの書き込まれる領域にコンタクトＰ型不純物層
１６を形成する。ここでメモリセルトランジスタのデー
タの書き込まれる領域にもボロンが導入されるが、３０
ｋｅｖのボロンの飛程距離は０．０１μｍである為、層
間膜中にＰ型不純物層１７が形成されるだけでＮ＋拡散
層７には致達しない。
スクと、コードＮ型不純物層を形成する為のマスクを合
体させたマスクを使い、図１（ｂ）に示したフォトレジ
スト１５を用いてＰ型不純物、例えばボロンを３０〜５
０ｋｅｖ３．０〜５．０×１０１５ｃｍ−２程度で導入
し、Ｐウェルコンタクト１２、周辺Ｐチャネルトランジ
スタＰ＋拡散層コンタクト１３領域にコンタクトＰ型不
純物層１６を形成する。ここでメモリセルトランジスタ
のデータの書き込まれる領域にコンタクトＰ型不純物層
１６を形成する。ここでメモリセルトランジスタのデー
タの書き込まれる領域にもボロンが導入されるが、３０
ｋｅｖのボロンの飛程距離は０．０１μｍである為、層
間膜中にＰ型不純物層１７が形成されるだけでＮ＋拡散
層７には致達しない。
【００１８】図２（ｃ）に示すように前記フォトレジス
ト１５をマスクにＮ型不純物、例えばリンを前記層間膜
を透過出来る程度のエネルギー８００〜１０００ｋｅ
ｖ、５．０〜７．０×１０１３ｃｍ−２程度でメモリセ
ル部に導入し、データ書き込みを行い、コードＮ型不純
物層１８を形成する。ここで前記領域以外にもリンが導
入される。しかし、リンの飛程距離は前記エネルギーの
場合０．８〜１．０μｍである為、Ｐウェルコンタクト
１２部にはＰウェルの部の下に、周辺Ｐチャネルトラン
ジスタＰ＋拡散層コンタクト１３部にはＮウェル中にＮ
型不純層１９が形成されるため問題ない。
ト１５をマスクにＮ型不純物、例えばリンを前記層間膜
を透過出来る程度のエネルギー８００〜１０００ｋｅ
ｖ、５．０〜７．０×１０１３ｃｍ−２程度でメモリセ
ル部に導入し、データ書き込みを行い、コードＮ型不純
物層１８を形成する。ここで前記領域以外にもリンが導
入される。しかし、リンの飛程距離は前記エネルギーの
場合０．８〜１．０μｍである為、Ｐウェルコンタクト
１２部にはＰウェルの部の下に、周辺Ｐチャネルトラン
ジスタＰ＋拡散層コンタクト１３部にはＮウェル中にＮ
型不純層１９が形成されるため問題ない。
【００１９】前記フォトレジストを除去した後、続いて
図２（ｄ）に示すように、Ｎ型不純物、例えばリンを３
０〜５０ｋｅｖ、３．０〜５．０×１０１４ｃｍ−２程
度で導入し、周辺ＮチャネルトランジスタＮ＋拡散層コ
ンタクト１０、メモリセルＮ＋拡散層コンタクト１１、
Ｎウェルコンタクト部１４にコンタクトＮ型不純物層２
０を形成する。ここで、Ｐウェルコンタクト１２と周辺
ＰチャネルトランジスタＰ＋拡散層コンタクト１３にも
前記不純物が導入されるが、コンタクトＰ型不純物層１
７がある為前記領域はＰ型のままである。
図２（ｄ）に示すように、Ｎ型不純物、例えばリンを３
０〜５０ｋｅｖ、３．０〜５．０×１０１４ｃｍ−２程
度で導入し、周辺ＮチャネルトランジスタＮ＋拡散層コ
ンタクト１０、メモリセルＮ＋拡散層コンタクト１１、
Ｎウェルコンタクト部１４にコンタクトＮ型不純物層２
０を形成する。ここで、Ｐウェルコンタクト１２と周辺
ＰチャネルトランジスタＰ＋拡散層コンタクト１３にも
前記不純物が導入されるが、コンタクトＰ型不純物層１
７がある為前記領域はＰ型のままである。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
イオン注入の飛程距離の差を利用することにより、従来
よりもマスク数を削減することができ、マスクＲＯＭに
とって重要なＴＡＴを短縮することができるという効果
を奏するものである。
イオン注入の飛程距離の差を利用することにより、従来
よりもマスク数を削減することができ、マスクＲＯＭに
とって重要なＴＡＴを短縮することができるという効果
を奏するものである。
【図１】本発明の実施例による半導体装置の製造工程断
面図
面図
【図２】本発明の実施例による半導体装置の製造の図１
に続く工程断面図
に続く工程断面図
【図３】従来の半導体装置の製造工程断面図。
【図４】従来の半導体装置の製造の図３に続く工程断面
図
図
１，１０１ Ｐ型半導体基板 ２，１０２ フィールド酸化膜 ３，１０３ Ｎウェル ４，１０４ Ｐウェル ５，１０５ ゲート酸化膜 ６，１０６ ゲート電極 ７，１０７ ソース・ドレインＮ＋拡散層 ８，１０８ ソース・ドレインＰ＋拡散層 ９．１０９ 層間膜 １０，１１０ 周辺ＮチャネルトランジスタＮ＋拡散層
コンタクト １１，１１１ メモリセルＮ＋拡散層コンタクト １２，１１２ Ｐウェルコンタクト １３，１１３ 周辺ＰチャネルトランジスタＰ＋拡散層
コンタクト １４，１１４ Ｎウェルコンタクト １５，１１６，１１８ フォトレジスト １６，１１７ コンタクトＰ型不純物層 １７ Ｐ型不純物層 １８，１１９ コードＮ型不純物層 １９ Ｎ型不純物層 ２０，１１５ コンタクトＮ型不純物層
コンタクト １１，１１１ メモリセルＮ＋拡散層コンタクト １２，１１２ Ｐウェルコンタクト １３，１１３ 周辺ＰチャネルトランジスタＰ＋拡散層
コンタクト １４，１１４ Ｎウェルコンタクト １５，１１６，１１８ フォトレジスト １６，１１７ コンタクトＰ型不純物層 １７ Ｐ型不純物層 １８，１１９ コードＮ型不純物層 １９ Ｎ型不純物層 ２０，１１５ コンタクトＮ型不純物層
Claims (4)
- 【請求項１】 一導電型半導体基板の主表面になるゲー
ト絶縁膜を有する複数の素子形成領域を形成する工程
と、前記素子形成領域の間に素子分離絶縁膜を有する素
子分離領域を形成する工程と、前記複数の素子形成領域
のうち第１の素子群領域には前記半導体基板と反対の導
電型の不純物を前記絶縁膜、素子分離絶縁膜を透過して
前記半導体基板に達するのに十分なエネルギーをもって
行う第１のイオン注入工程と、前記第１の素子群領域を
除く第２の素子群領域には、前記半導体基板と同じ導電
型の不純物を前記絶縁膜、素子分離絶縁膜を透過して前
記半導体基板に達するのに十分なエネルギーをもって行
う第２のイオン注入工程と、前記ゲート絶縁膜除去後、
前記複数の素子形成領域にゲート絶縁膜を形成した後、
前記領域にゲート電極を形成する工程と、前記第１の素
子群領域に前記半導体基板と同じ導電型の不純物を、前
記ゲート絶縁膜のみを透過し、前記素子分離絶縁膜、ゲ
ート電極を透過しないエネルギーをもって行う第３のイ
オン注入を行う事により第１のＭＯＳトランジスタを形
成する工程と、前記第１の素子群領域を除く第２の素子
群領域には、前記半導体基板と反対の導電型の不純物
を、前記ゲート絶縁膜のみを透過し、前記素子分離絶縁
膜、ゲート電極を透過しないエネルギーをもって行う第
４のイオン注入を行う事により第２のＭＯＳトランジス
タを形成する工程と、しかるのち前記第１、第２の素子
群領域の前記半導体基板に達するように、それぞれの素
子群領域の前記拡散層領域上にコンタクトホールを開口
する工程と、第２のＭＯＳトランジスタの一部コンタク
ト領域に前記半導体基板と同じ導電型の不純物をゲート
絶縁膜を透過して前記半導体基板に達するのに十分なエ
ネルギーをもって行う第５のイオン注入工程と前記領域
の一部ゲート電極直下に前記半導体基板と反対の導電型
の不純物を前記ゲート電極とゲート絶縁膜を透過して前
記半導体基板に達するのに十分なエネルギーをもって行
う第６のイオン注入工程とを同一マスクで絶縁膜を形成
後そこにコンタクトホールを形成して行い、前記コンタ
クト領域全面に前記半導体基板と逆導電型の不純物をゲ
ート絶縁膜を透過して前記半導体基板に達するのに十分
なエネルギーをもって行う第７のイオン注入を行う工程
と、前記コンタクトホールに配線層を形成し、前記配線
層により前記第１、第２の素子群領域の前記半導体基板
の電位を外部から任意に設定出来ることを特徴とする半
導体装置の製造方法。 - 【請求項２】 半導体基板はＰ型、第１のイオン注入は
リン、第２のイオン注入はボロン、第１のＭＯＳトラン
ジスタはＰチャネル型、第３のイオン注入はフッ化ボロ
ン、第２のＭＯＳトランジスタはＮチャネル型、第４の
イオン注入はヒ素、第５のイオン注入はボロン、第６の
イオン注入はリン、第７のイオン注入はリンであること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 第５のイオン注入は、Ｐウェルコンタク
ト領域と周辺ＰチャネルトランジスタＰ＋拡散層コンタ
クト領域に導入されることを特徴とする請求項１又は２
に記載の半導体装置の製造方法。 - 【請求項４】 第６のイオン注入は、メモリセルに選択
的に導入されることを特徴とする請求項１〜３のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156050A JP2917918B2 (ja) | 1996-05-28 | 1996-05-28 | 半導体装置の製造方法 |
| TW086107162A TW329054B (en) | 1996-05-28 | 1997-05-27 | Method for making |
| KR1019970021245A KR100248690B1 (ko) | 1996-05-28 | 1997-05-28 | 반도체 장치 제조 공정 |
| US08/864,429 US5854110A (en) | 1996-05-28 | 1997-05-28 | Process fabricating semiconductor device having two ion-implantations carried out by using a shared photo-resist mask |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8156050A JP2917918B2 (ja) | 1996-05-28 | 1996-05-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09321233A JPH09321233A (ja) | 1997-12-12 |
| JP2917918B2 true JP2917918B2 (ja) | 1999-07-12 |
Family
ID=15619226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8156050A Expired - Lifetime JP2917918B2 (ja) | 1996-05-28 | 1996-05-28 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5854110A (ja) |
| JP (1) | JP2917918B2 (ja) |
| KR (1) | KR100248690B1 (ja) |
| TW (1) | TW329054B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10156742A1 (de) * | 2001-11-19 | 2003-06-05 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einer Speicherzelle und Verfahren dessen Herstellung |
| KR100487640B1 (ko) * | 2002-12-14 | 2005-05-03 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6969642B2 (en) * | 2003-07-25 | 2005-11-29 | Macronix International Co., Ltd. | Method of controlling implantation dosages during coding of read-only memory devices |
| US7915128B2 (en) * | 2008-02-29 | 2011-03-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage semiconductor devices |
| JP2011233684A (ja) | 2010-04-27 | 2011-11-17 | Elpida Memory Inc | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5156989A (en) * | 1988-11-08 | 1992-10-20 | Siliconix, Incorporated | Complementary, isolated DMOS IC technology |
| JPH05267604A (ja) * | 1991-05-08 | 1993-10-15 | Seiko Instr Inc | 半導体装置の製造方法 |
| US5242841A (en) * | 1992-03-25 | 1993-09-07 | Texas Instruments Incorporated | Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate |
-
1996
- 1996-05-28 JP JP8156050A patent/JP2917918B2/ja not_active Expired - Lifetime
-
1997
- 1997-05-27 TW TW086107162A patent/TW329054B/zh active
- 1997-05-28 US US08/864,429 patent/US5854110A/en not_active Expired - Fee Related
- 1997-05-28 KR KR1019970021245A patent/KR100248690B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US5854110A (en) | 1998-12-29 |
| TW329054B (en) | 1998-04-01 |
| KR100248690B1 (ko) | 2000-03-15 |
| KR970077690A (ko) | 1997-12-12 |
| JPH09321233A (ja) | 1997-12-12 |
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