KR970077690A - 반도체 장치 제조 공정 - Google Patents

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마사오 쿠니토우
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가네꼬 히사시
닛폰 덴키 가부시키가이샤
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
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    • H—ELECTRICITY
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Abstract

반도체 판독 전용 메모리 장치는 p 채널 전계 효과 트랜지스터(Qp2)의 p형 드레인 영역(14f)에서 네트스(nested)되어 포토레지스트 마스크(17a)의 제1개구와 레벨간(inter-level) 절연층을 관통하도록 상당히 작은 제1가속 에너지 하에서 레벨간 절연층(15a)의 제1접촉 홀을 통해 붕소의 제1이온 주입으로 형성된 p형 접촉 영역(18a)과 p형 웰로 형성되고 포토레지스트 마스크의 제2개구와 상기 감광성 수지 마스크가 2개의 이온 주입간에 공유되도록 p형 드레인 영역에서 인(phosphorous)주입을 정지시키도록 상당히 큰 제2가속 에너지 하에서 레벨간 절연층을 통해 형성된 메모리 트랜지스터의 채널 영역(18c)을 가진다.

Description

반도체 장치 제조 공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2C도는 반도체 판독 전용 메모리 장치의 제조 공정을 도시하는 단면도.

Claims (6)

  1. a) 제1표면부에 형성된 제1전도성 형태(n-형)의 제1불순물 영역(14d/14b/14c)과, 그로부터 제2표면부에 형성된 제1전도성 형태(p형)에 대향되는 제2전도성 형태의 제2불순물 영역(14f/14g)과, 그로부터 제3표면부에 형성된 제2전도성 형태의 제3불순물 영역(11b)과, 상기 제1, 제2, 제3불순물 영역으로 덮히고 상기 제1 및 제2불순물 영역이 노출되는 제1 및 제2접촉홀(15b)을 가지는 절연층(15a)을 포함하는 반도체 기판(11)을 준비하는 단계와, b) 상기 제2, 제3, 제1의 불순물 영역에서 네스트된 제4, 제5, 제6의 불순물 영역(18a;18c;18e)을 형성하는 단계를 구비하는 반도체 장치 제조 공정에 있어서, 상기 단계 b)는 b-1) 상기 절연층상에 이온 주입 마스크(17a)를 형성하고 각각 제2, 제3불순물 영역 위에 제1 및 제2개구를 가지는 단계와, b-2) 상기 제1개구 및 제2접촉홀을 통해 상기 제2불순물 영역에서 네스트된 제2전도성 형태의 제4불순물 영역(18a)을 형성하도록 상당히 작은 가속 에너지하에서 제1불순물이 제3불순물 영역에 도달하도록 상기 제1불순물을 제2불순물 영역에 주입하는 단계와, b-3) 상기 제2개구와 절연층을 통해 상기 제3불순물 영역에서 네스트된 제1전도성 형태의 제5불순물 영약(18c)을 형성하도록 상당히 큰 제2가속 에너지하에서 제2불순물이 제2불순물 영역에서 정지되도록 상기 제2불순물을 제3불순물 영역에 주입하는 단계와, b-4) 상기 이온 주입 마스크를 제거하는 단계와, b-5) 상기 제1접촉홀을 통해 제1불순물 영역에서 네스트된 제1전도성 형태의 제6불순물 영역(18e)을 형성하도록 상기 제2전도성 형태에서 제1전도성 형태까지 제4의 불순물 영역을 변화시키도록 매우 작은 주입량으로 제3불순물을 제1불순물 영역으로 주입하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 공정.
  2. 제1항에 있어서, 상기 단계 b-5)는 단계 a)와 단계 b-1)사이에서 실행되는 것을 특징으로 하는 반도체 장치 제조 공정.
  3. 제1항에 있어서, 상기 단계 b-3)은 단계 b-2)전에 실행되는 것을 특징으로 하는 반도체 장치 제조 공정.
  4. 제1항에 있어서, 상기 제1불순물 영역은 n형 웰의 n형 접촉 영역, 제1전계 효과 트랜지스터용 n형 소스 및 드레인 영역, 메모리 트랜지스터용 n형 소스 및 드레인 영역중 적어도 하나이며, 상기 제2불순물 영역은 제2전계 효과 트랜지스터의 p형 소스 및 드레인 영역과 p형 웰의 p형 접촉 영역중 적어도 하나이며, 상기 제3불순물 영역은 상기 메모리 트랜지스터의 p형 채널 영역인 것을 특징으로 하는 반도체 장치 제조 공정.
  5. 제4항에 있어서, 상기 메모리 트랜지스터는 채널 전도성 형태로 데이터 비트를 기억하는 판독 전용 메모리 셀(Mn11/Mn12/Mn13)을 제공하는 것을 특징으로 하는 반도체 장치 제조 공정.
  6. 제4항에 있어서, 상기 제1불순물, 제2불순물 및 제3불순물은 붕소, 인, 인인 것을 특징으로 하는 반도체 장치 제조 공정.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019970021245A 1996-05-28 1997-05-28 반도체 장치 제조 공정 KR100248690B1 (ko)

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