KR980005897A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR980005897A
KR980005897A KR1019970003662A KR19970003662A KR980005897A KR 980005897 A KR980005897 A KR 980005897A KR 1019970003662 A KR1019970003662 A KR 1019970003662A KR 19970003662 A KR19970003662 A KR 19970003662A KR 980005897 A KR980005897 A KR 980005897A
Authority
KR
South Korea
Prior art keywords
region
semiconductor device
gate electrode
insulating film
forming
Prior art date
Application number
KR1019970003662A
Other languages
English (en)
Other versions
KR100400070B1 (ko
Inventor
마사토시 아라이
미즈키 세가와
도시키 야부
Original Assignee
모리시다 요이치
마쯔다시 덴키 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 모리시다 요이치, 마쯔다시 덴키 산교 가부시키가이샤 filed Critical 모리시다 요이치
Publication of KR980005897A publication Critical patent/KR980005897A/ko
Application granted granted Critical
Publication of KR100400070B1 publication Critical patent/KR100400070B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/512—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being parallel to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66272—Silicon vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Abstract

본 발명은 고성능이면서 고신뢰성의 MOS형 전계효과 트랜지스터를 탑재한 반도체 장치 및 그 제조방법을 제공하기 위한 것이다. 소자분리(4)를 형성한 실리콘 기판(1) 상에 게이트 산화막(2) 및 게이트 전극(3)을 형성한다. 다음에, 4단계의 큰 경사각의 이온 주입법에 의해 25°경사진 방향에서 질소이온을 주입하고, 게이트 산화막(2)의 양단부에 산질화층(5a)을 형성하고, 실리콘 기판(1) 내에 질소 확산층(6a)을 형성한다. 그 후, 불순물 이온의 주입에 의해 저농도 소스ㆍ드레인 영역(7)을 형성하고, 게이트 전극(3)의 양측면 상에 측벽(8)을 형성한 후, 불순물 이온의 주입에 의해 고농도 소스ㆍ드레인 영역(9)을 형성한다.

Description

반도체 장치 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
도1은 본 발명의 제 1 실시예에 의한 nMOS형 전계효과 트랜지스터의 제조공정을 도시한 단면도.
도2는 본 발명의 제 2 실시예에 의한 nMOS형 전계효과 트랜지스터의 제조공정을 도시한 단면도.
도3은 본 발명의 제 3 실시예에 의하 CMOS장치의 제조공정을 도시한 단면도.

Claims (60)

  1. 반도체 기판 상에 MIS형 전계효과 트랜지스터 탑재한 반도체 장치에 있어서, 상기 MIS형 전계효과 트랜지스터는, 상기 반도체 기판의 일부에 형성되는 활성영역과, 상기 활성영역 위에 형성되는 게이트 산화막과, 상기 게이트 산화막 위에 형성되는 게이트 전극과, 상기 활성영역중 상기 게이트 전극의 양쪽에 위치하는 영역에 불순물을 도입하여 형성되는 소스 영역 및 드레인 영역과, 상기 게이트 산화막의 양단부 중 적어도 상기 드레인 영역측의 단부에 형성되는 산질화층을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 산질화층은 상기 게이트 산화막의 양단부에 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 소스 영역 및 드레인 영역 중 적어도 드레인 영역의 일부에 형성되는 질소 확산층을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서, 상기 질소 확산층은 상기 소스 영역 및 드레인 영역보다 얕게 형성되는 것을 특징으로 하는 반도체 장치.
  5. 제 1항에 있어서, 반도체 기판 상에 nMIS형 전계효과 트랜지스터와 pMIS형 전계효과 트랜지스터를 포함하고, 상기 MIS형 전계효과 트랜지스터는 상기 nMIS형 전계효과 트랜지스터이고, 상기 pMIS형 전계효과 트랜지스터는, 상기 반도체 기판의 일부에 형성되는 활성영역과, 상기 활성영역 위에 형성되는 게이트 산화막과, 상기 게이트 산화막 위에 형성되는 게이트 전극과, 상기 활성영역 중 상기 게이트 전극의 양측방에 위치하는 영역에 불순물을 도입하여 형성되는 소스 영역 및 드레인 영역을 포함고, 상기 pMIS형 전계효과 트랜지스터의 게이트 산화막에는 산질화층이 형성되지 않은 것을 특징으로 하는 반도체 장치.
  6. 제 5항에 있어서, 상기 nMIS형 전계효과 트랜지스터 및 pMIS형 전계효과 트랜지스터는 상기 소스 영역 및 드레인 영역 내의 적어도 일부에 형성되는 질소 산화층을 추가로 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 질소 확산층은 상기 소스 영역과 드레인 영역 중 어느 하나 보다도 얕게 형성되는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서, 상기 게이트 전극 위에 상기 게이트 전극과 동시에 패터닝되는 게이트 상부 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판과, 상기 반도체 기판에 형성되어 캐리어 생성용의 제 1 도전형 불순물을 포함하는 불순물 확산층과, 상기 불순물 확산층의 적어도 일부를 포함하는 영역에 반도체 원자와의 충돌에 기인하는 결함이 검지레벨을 초과하지 않은 상태에서 도입된 질소를 포함하는 질소 확산층을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제 9 항에 있어서, 상기 불순물 확산층 내에서의 상기 제 1 도전형 불순물의 농도가 반도체 기판 내의 표면 부근 영역의 최대 농도 위치로부터 상기 반도체 기판의 안쪽을 향하여 감소됨과 동시에, 그 감소 비율이 상기 최대 농도 위치를 통과한 그 아래 방향의 소정 위치에 달하기까지는 크고, 상기 소정 위치보다 안쪽을 향하는 영역에서는 감소 비율이 작아지는 분포를 갖는 것을 특징으로 하는 반도체 장치.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 불순물 확산층 위에 형성되는 실리사이드막을 추가로 포함하고, 상기 불순물 확산층 내에서의 상기 제 1 도전형 불순물의 최대 농도 위치는 상기 실리사이드막과의 계면 바로 아래쪽에 있는 것을 특징으로 하는 반도체 장치.
  12. 제 9 항 또는 제 10 항에 있어서, 상기 반도체 장치는 반도체 기판 내의 활성영역의 위에 형성되는 게이트 절연막과, 상기 게이트 절연막 위에 형성되는 게이트 전극과, 상기 활성영역 중 상기 게이트 전극의 양측방에 위치하는 영역 내에 형성되어 제 1 도전형 불순물을 포함하는 소스 영역 및 드레인 영역과, 상기 활성영역 중 상기 소스 영역 및 드레인 영역 사이에 형성되어 제 2 도전형 불순물을 포함하는 채널 영역을 갖는 MIS형 전계효과 트랜지스터이고, 상기 질소 확산층은 상기 소스 영역 및 드레인 영역 각각의 적어도 일부를 포함하는 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제 12 항에 있어서, 상기 게이트 전극의 양측면 상에 형성되는 절연성 재료로 된 측벽과, 상기 소스 영역 및 드레인 영역과 상기 게이트 전극의 바로 아래 방향 영역 사이에 각각 형성되어 상기 소스 영역 및 드레인 영역보다 저농도의 제 1 도전형 불순물을 포함하는 확장 영역을 추가로 포함하고, 상기 질소 확산층은 상기 확장 영역에도 걸쳐 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제 12 항에 있어서, 상기 질소 확산층은 상기 채널 영역에도 걸쳐 있는 것을 특징으로 하는 반도체 장치.
  15. 제 13 항에 있어서, 상기 질소 확산층은 상기 채널 영역에도 걸쳐 있는 것을 특징으로 하는 반도체 장치.
  16. 제 12 항에 있어서, 상기 소스 영역 및 드레인 영역 중 상기 캐리어 생성용 불순물의 농도가 소정값 이상인 영역이 상기 채널 영역에 인접하는 부분에 있어서, 상기 질소가 없는 경우에 대하여 상기 반도체 기판 내의 표면 부근의 영역에서는 상기 채널 영역측으로 잠입하는 한편, 그 안쪽에서는 채널 영역측으로부터 멀어지도록 구성되는 것을 특징으로 하는 반도체 장치.
  17. 제 12 항에 있어서, 상기 소스 영역 및 상기 드레인 영역 위에 형성되는 적어도 금속을 포함하는 도체막을 추가로 포함하고, 상기 소스 영역 및 드레인 영역 중 상기 질소 확산층이 형성되는 영역에서의 상기 캐리어 생성용 불순물의 최대 농도 위치는 상기 도체막과의 계면 부근에 있는 것을 특징으로 하는 반도체 장치.
  18. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서, 상기 소스 영역 및 상기 드레인 영역 위에 형성되는 적어도 금속을 포함하는 도체막을 추가로 포함하고, 상기 소스 영역 및 드레인 영역 중 상기 질소 확산층이 형성되는 영역에서의 상기 캐리어 생성용 불순물의 최대 농도 위치는 상기 도체막과의 계면 부근에 있는 것을 특징으로 하는 반도체 장치.
  19. 제 9 항에 있어서, 상기 반도체 장치는 상기 반도체 기판 내의 활성영역의 일부에 형성되어 제 2 도전형 불순물을 포함하는 이미터 영역과, 상기 활성영역 내에서 상기 이미터 영역을 둘러싸도록 형성되어 제 1 도전형 불순물을 포함하는 베이스 영역과, 상기 활성영역 내에서 상기 베이스 영역의 아래쪽을 포함하는 영역에 형성되어 제 2 도전형 불순물을 포함하는 컬렉터 영역을 갖는 바이폴라 트랜지스터이며, 상기 질소 확산층은 상기 이미터 영역의 적어도 일부를 포함하는 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  20. 제 9 항에 있어서, 상기 반도체 장치는 상기 반도체 기판 내의 활성영역의 일부에 형성되어 제 2 도전형 불순물을 포함하는 이미터 영역과, 상기 활성영역 내에서 상기 이미터 영역을 둘러싸도록 형성되어 제 1 도전형 불순물을 포함하는 베이스 영역과, 상기 활성영역 내에서 상기 베이스 영역의 아래쪽을 포함하는 영역에 형성되어 제 2 도전형 불순물을 포함하는 컬렉터 영역을 갖는 바이폴라 트랜지스터이고, 상기 질소 확산층은 상기 베이스 영역의 적어도 일부를 포함하는 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  21. MIS형 전계효과 트랜지스터를 탑재한 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 활성영역을 둘러싸는 소자분리를 형성하는 제 1 공과, 상기 활성영역 위에 산화막 및 도체막을 퇴적하는 제 2 공정과, 상기 산화막 및 도체막을 패터닝하여 상기 MIS형 전계효과 트랜지스터의 게이트 산화막 및 게이트 전극을 각각 형성하는 제 3 공정과, 상기 게이트 산화막의 양단부 중 적어도 드레인 영역측의 단부에 질소를 도입하여 산질화층을 형성하는 제 4 공정과, 상기 활성영역 중 상기 게이트 전극의 양측방에 위치하는 영역에 제 1 도전형 불순물을 도입하여 상기 MIS형 전계효과 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 제 5 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서, 상기 제 4 공정은 상기 제 3 공정 후 상기 제 5 공정 전에 행하고, 기판 위쪽의 적어도 드레인 형성영역측으로 경사진 방향을 포함하는 방향에서 질소 이온을 주입함으로써 상기 산질화층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제 21 항에 있어서, 상기 제 4 공정에서는 , 상기 드레인축에 경사진 방향과 상기 소스 영역측에 경사진 방향을 포함하는 적어도 2 이상의 방향에서 불순물 이온을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제 22 항 또는 제 23 항에 있어서, 상기 제 4 공정에서는 상기 트랜지스터의 채널 방향으로 평행한 단면 내에서 상기 반도체 기판의 표면에 수직인 방향에 대하여 10°이상 경사진 방향에서 불순물 이온을 주입하는 것을 특징으로 하는 반도체장치의 제조 방법.
  25. 제 21 항에 있어서, 상기 제 4 공정은 적어도 질소를 포함하는 가스 분위기중에서 상기 반도체 기판을 가열 처리함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제 25 항에 있어서, 상기 제 4 공정은 암모니아 가스 분위기중에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제 21 항에 있어서, 상기 제 4 공정은 질소를 포함하는 가스 분위기중에서 플라즈마를 발생시킴으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제 24 항에 있어서, 상기 제 4 공정은 상기 소스 영역 및 드레인 영역에도 질소를 도입하도록 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제 21 항 내지 제 23 항 및 제 25 항 내지 제 27 항 중 어느 한 항에 있어서, 상기 제 4 공정은 상기 소스 영역 및 드레인 영역에도 질소를 도입하도록 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제 24 항에 있어서, 상기 제 4 공정 전에 상기 게이트 전극을 마스크로하여 반도체 기판 내에 저농도의 제 1 도전형 불순물을 도입하여 저농도 소스ㆍ드레인 영역을 형성하는 공정과, 상기 제 4 공정 후 상기 제 5 공정 전에 상기 게이트 전극의 양측면 상에 절연체 측벽을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제 21 항 내지 제 23 항 및 제 25 항 내지 제 27 항 중 어느 한 항에 있어서, 상기 제 4 공정 전에 상기 게이트 전극을 마스크로 하여 반도체 기판 내에 저농도의 제 1 도전형 불순물을 도입하여 저농도 소스ㆍ드레인 영역을 형성하는 공정과, 상기 제 4 공정 후 상기 제 5 공정 전에 상기 게이트 전극의 양측면 상에 절연체 측벽을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 제 24항에 있어서, 상기 제 5 공정 후, 상기 소스 영역 및 드레인 영역 위에 적어도 금속을 포함하는 저저항막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제 21 항 내지 제 23 항 및 제 25 항 내지 제 27 항 중 어느 한 항에 있어서, 상기 제 5 공정 후, 상기 소스 영역 및 드레인 영역 위에 적어도 금속을 포함하는 저저항막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  34. 제 24 항에 있어서, 상기 제 2 공정에서는 상기 도체막 위에 절연막을 추가로 퇴적하고, 상기 제 3 공정에서는 상기 도체막 및 산화막과 동시에 상기 절연막을 패터닝하여 상기 게이트 전극 위에 게이트 상부 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  35. 제 29 항에 있어서, 상기 제 2 공정에서는 상기 도체막 위에 절연막을 추가로 퇴적하고, 상기 제 3 공정에서는 상기 도체막 및 산화막과 동시에 상기 절연막을 패터닝하여 상기 게이트 전극 위에 게이트 상기 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  36. 제 31 항에 있어서, 상기 제 2 공정에서는 상기 도체막 위에 절연막을 추가로 퇴적하고, 상기 제 3 공정에서는 상기 도체막 및 산화막과 동시에 상기 절연막을 패터닝하여 상기 게이트 전극 위에 게이트 상부 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  37. 제 33 항에 있어서, 상기 제 2 공정에서는 상기 도체막 위에 절연막을 추가로 퇴적하고, 상기 제 3 공정에서는 상기 도체막 및 산화막과 동시에 상기 절연막을 패터닝하여 게이트 전극 위에 게이트 상부 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  38. 제 21 항 내지 제 23 항, 제 25 항 내지 제 28항, 제 30 항 및 제 32 항 중 어느 한 항에 있어서, 상기 제 2 공정에서는 상기 도체막 위에 절연막을 추가로 퇴적하고, 상기 제 3 공정에서는 상기 도체막 및 산화막과 동시에 상기 절연막을 패터닝하여 상기 게이트 전극 위에 게이트 상부 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  39. 제 21 항에 있어서, 상기 제 1 공정에서는 nMIS형 전계효과 트랜지스터를 형성하기 위한 제 1 활성영역과 상기 pMIS형 전계효과 트랜지스터를 형성하기 위한 제 2 활성영역을 개별적으로 둘러싸는 소자분리를 형성하고, 상기 제 2 공정에서는 상기 제 1 및 제 2 활성영역 위에 산화막 및 도체막을 퇴적하고, 상기 제 3 공정에서는 상기 산화막 및 도체막을 패터닝하여 상기 제 1 및 제 2 활성영역 위에 nMIS형, pMIS형 전계효과 트랜지스터의 게이트 산화막 및 게이트 전극을 각각 형성하고, 상기 제 4 공정에서는, 상기 nMIS형 전계효과 트랜지스터의 게이트 산화막의 양단부 중 적어도 드레인 영역측의 단부에 질소를 도입하여 산질화층을 형성하고, 상기 제 5 공정에서는, 상기 제 1 및 제 2 활성영역 중 상기 게이트 전극의 양측방에 위치하는 영역에서 제 1, 제 2 도전형 불순물을 각각 도입하여 상기 nMIS형 및 pMIS형 전계효과 트랜지스터의 소스영역 및 드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  40. 제 39 항에 있어서, 상기 제 3 공정 후 상기 제 5 공정 전에 상기 제 2 활성영역을 덮는 제 1 마스크 부재를 형성하는 공정을 더욱 포함하고, 상기 제 4 공정에서는 상기 제 1 마스크 부재를 형성한 상태에서 상기 제 1 활성영역상의 윗쪽 또는 적어도 드레인 영역측으로 경사진 방향을 포함하는 방향에서 질소 이온을 주입함으로써 상기 산질화층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  41. 제 39 항 또는 제 40 항에 있어서, 상기 제 3 공정 후 상기 제 5 공정 전에 상기 제 1 활성영역을 덮는 제 2 마스크 부재를 형성하는 공정과, 상기 제 2 마스크 부재를 형성한 상태에서 상기 반도체 기판의 표면에 대하여 거의 수직 방향에서 상기 제 2 활성영역 내에 질소 이온을 주입하는 것을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  42. 제 41 항에 있어서, 상기 제 2 공정에서는 상기 도체막 위에 절연막을 추가로 퇴적하고, 상기 제 3 공정에서는 상기 도체막 및 산화막과 동시에 상기 절연막을 패터닝하여 상기 제 1 및 제 2 활성영역 내의 상기 게이트 전극 위에 게이트 상부 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  43. 제 39 항 또는 제 40 항에 있어서, 상기 제 2 공정에서는 상기 도체막 위에 절연막을 추가로 퇴적하고, 상기 제 3 공정에서는 상기 도체막 및 산화막과 동시에 상기 절연막을 패터닝하여 상기 제 1 및 제 2 활성영역 내에 상기 게이트 전극 위에 게이트 상부 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  44. 반도체 기판의 반도체 영역 내에 캐리어 생성용 불순물을 도입하여 제 1 불순물 확산층을 형성하는 제 1 공정과, 상기 반도체 기판의 반도체 영역 내에 반도체 원자와의 충돌에 기인하는 검지 레벨 이상의 결함을 발생시키지 않도록 질소를 도입하여 질소 확산층을 형성하는 제 2 공정과, 상기 반도체 기판을 가열하여 상기 캐리어 생성용 불순물을 활성시키는 제 3 공정을 포함하고, 상기 제 1 공정 및 제 2 공정은 양 공정 중 어느 한쪽을 우선적으로 상기 제 1 불순물 확산층과 상기 질소 확산층이 적어도 오버랩되도록 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  45. 제 44 항에 있어서, 상기 제 1 공정은 적어도 질소를 포함하는 가스 분위기중에서 상기 반도체 기판을 가열 처리함으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  46. 제 45 항에 있어서, 상기 제 3 공정은 암모니아 가스 분위기중에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  47. 제 46 항에 있어서, 상기 제 3 공정은 온도가 900°이상, 시간이 10초 이하인 건조에서 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  48. 제 44 항에 있어서, 상기 제 1 공정은 적어도 질소를 포함하는 가스 분위기중에서 플라즈마를 발생시킴으로써 행해지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  49. 제 44 항에 있어서, 상기 제 3 공정 후에 상기 소스 영역 및 드레인 영역 위에 실리사이드막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  50. 제 44 항 내지 제 48 항 중 어느 한 항에 있어서, 상기 반도체 기판 내에서 MIS형 전계효과 트랜지스터 형성영역이 설치되고, 상기 MIS형 전계효과 트랜지스터 형성영역 위에 게이트 절연막 및 게이트 전극을 형성하는 공정을 추가로 포함하고, 상기 제 1 공정에서는 상기 게이트 절연막 및 게이트 전극을 형성한 후, 상기 MIS형 전계효과 트랜지스터 형성영역 중 상기 게이트 전극의 양측방에 위치하는 영역에서 상기 캐리어 생성용 불순물을 도입하여 상기 MIS형 전계효과 트랜지스터의 소스 영역 및 드레인 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  51. 제 50 항에 있어서, 상기 게이트 절연막 및 게이트 전극을 형성하는 공정에서는 산화막으로 된 게이트 절연막을 형성하고, 상기 제 2 공정은 상기 게이트 절연막 및 게이트 전극을 형성하는 공정 후에 행하고, 상기 제 2 공정에서는 상기 게이트 절연막의 양단부에도 질소를 도입하여 산질화층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  52. 제 50 항에 있어서, 상기 게이트 절연막 및 게이트 전극을 형성하는 공정 후 또는 상기 제 1공정 전에, 상기 MIS형 전계효과 트랜지스터 형성영역 내에 상기 소스 영역 및 드레인 영역에 도입한 상기 캐리어 생성용 불순물보다 저농도이고 같은 도전형의 제 2 캐리어 생성용 불순물을 도입하여 확장 영역을 형성하는 공정과, 상기 게이트 전극의 양측면 상에 절연체 측벽을 형성하는 공정을 추가로 포함하고, 상기 제 1 공정에서는 상기 MIS형 전계효과 트랜지스터 형성영역 중 상기 게이트 전극 및 측벽의 양측방에 위치하는 영역 내로 상기 캐리어 생성용 불순물을 도입하고, 상기 제 2 공정에서는 상기 확장 영역의 적어도 일부를 포함하도록 상기 질소 확산층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  53. 제 52 항에 있어서, 상기 게이트 절연막 및 게이트 전극을 형성하는 공정 후 또는 상기 제 1 공정 전에 상기 MIS형 전계효과 트랜지스터 형성영역 내에 상기 소스 영역 및 드레인 영역에 도입한 상기 캐리어 생성용 불순물보다 저농도이고 역도전형의 제 3 캐리어 생서용 불순물을 도입하여 포켓 영역을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  54. 제 50 항에 있어서, 상기 제 2 공정은 상기 게이트 절연막 및 게이트 전극을 형성하는 공정 및 상기 제 1 공정 전에 행하고, 상기 MIS형 전계효과 트랜지스터 형성영역의 횡방향 전체에 걸쳐 질소 확산층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  55. 제 52 항 또는 제 53 항에 있어서, 상기 제 2 공정은 상기 게이트 절연막 및 게이트 전극을 형성하는 공정 및 상기 제 1 공정 전에 행하고, 상기 MIS형 전계효과 트랜지스터 형성영역의 횡방향 전체에 걸쳐 질소 확산층을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  56. 제 50 항에 있어서, 상기 제 3 공정 후, 상기 소스 영역, 드레인 영역 및 게이트 전극 위에 실리사이드막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  57. 제 55 항에 있어서, 상기 제 3 공정 후, 상기 소스 영역, 드레인 영역 및 게이트 전극 위에 실리사이드막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  58. 제 51 항 내지 제 54 항 중 어느 한 항에 있어서, 상기 제 3 공정 후, 상기 소스 영역, 드레인 영역 및 게이트 전극 위에 실리사이드막을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  59. 제 44 항 내지 제 48 항 중 어느 한 항에 있어서, 상기 반도체 기판 내에는 바이폴라 트랜지스터 형성영역이 설치되고, 상기 바이폴라 트랜지스터 형성영역에 제 1 도전형 불순물을 도입하여 바이폴라 트랜지스터의 컬렉터 영역을 형성하는 공정과, 상기 컬렉터 영역 내에 제 2도전형 불순물을 도입하여 바이폴라 트랜지스터의 베이스 영역을 형성하는 공정을 추가로 포함하고, 상기 제 1 공정에서는 상기 베이스 영역 내에 제 1 도전형 불순물을 도입하여 상기 바이폴라 트랜지스터의 이미터 영역을 형성하고, 상기 제 2 공정에서는 상기 이미터 영역의 적어도 일부를 포함하는 영역에 질소를 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  60. 제 44 항 내지 제 48 항 중 어느 한 항에 있어서, 상기 반도체 기판 내에는 바이폴라 트랜지스터 형성영역이 설치되고, 상기 바이폴라 트랜지스터 형성영역에 제 1 도전형 분순물을 도입하여 바이폴라 트랜지스터의 컬렉터 영역을 형성하는 공정과, 상기 제 1 공정 후, 상기 컬렉터 영역 내에 제 1 도전형 불순물을 도입하여 상기 바이폴라 트랜지스터 이미터 영역을 형성하는 공정을 추가로 포함하고, 상기 제 1 공정에서는 상기 컬렉터 영역 내와 상기 이미터 영역을 둘러싸는 영역에 제 2 도전형 불순물을 도입하여 바이폴라 트랜지스터의 베이스 영역을 형성하고, 상기 제 2 공정에서는 상기 베이스 영역의 적어도 일부를 포함하는 영역에 질소를 도입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970003662A 1996-02-07 1997-02-06 반도체장치및그제조방법 KR100400070B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP96-020802 1996-02-07
JP2080296 1996-02-07
JP96-183004 1996-07-12
JP18300496 1996-07-12
JP96-326507 1996-12-06
JP8326507A JPH1079506A (ja) 1996-02-07 1996-12-06 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR980005897A true KR980005897A (ko) 1998-03-30
KR100400070B1 KR100400070B1 (ko) 2004-03-26

Family

ID=27283173

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970003662A KR100400070B1 (ko) 1996-02-07 1997-02-06 반도체장치및그제조방법

Country Status (5)

Country Link
US (1) US5972783A (ko)
EP (1) EP0789400A3 (ko)
JP (1) JPH1079506A (ko)
KR (1) KR100400070B1 (ko)
TW (1) TW327240B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101142332B1 (ko) * 2005-12-01 2012-05-17 에스케이하이닉스 주식회사 모스펫 소자의 제조방법

Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4684277B2 (ja) * 1993-09-02 2011-05-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JPH1041506A (ja) * 1996-07-25 1998-02-13 Nec Corp 半導体装置及びその製造方法
JP3949211B2 (ja) 1997-03-06 2007-07-25 富士通株式会社 半導体装置の製造方法
JPH10256539A (ja) * 1997-03-10 1998-09-25 Fujitsu Ltd 半導体装置及びその製造方法
US6037639A (en) * 1997-06-09 2000-03-14 Micron Technology, Inc. Fabrication of integrated devices using nitrogen implantation
EP0887842A1 (en) * 1997-06-25 1998-12-30 Lucent Technologies Inc. Field effect devices with improved gate insulator and method of manufacturing the same
US6051460A (en) * 1997-11-12 2000-04-18 Advanced Micro Devices, Inc. Preventing boron penetration through thin gate oxide of P-channel devices by doping polygate with silicon
KR19990039346A (ko) * 1997-11-12 1999-06-05 윤종용 모스 트랜지스터의 제조방법
US6188101B1 (en) * 1998-01-14 2001-02-13 Advanced Micro Devices, Inc. Flash EPROM cell with reduced short channel effect and method for providing same
JPH11238882A (ja) * 1998-02-23 1999-08-31 Sony Corp 半導体装置の製造方法
US6107150A (en) * 1998-09-04 2000-08-22 Advanced Micro Devices, Inc. Method of making high performance transistors using channel modulated implant for ultra thin oxide formation
US6387766B1 (en) * 1998-11-06 2002-05-14 Infineon Technologies Ag Method for manufacturing an integrated circuit with low threshold voltage differences of the transistors therein
KR100353402B1 (ko) * 1999-04-19 2002-09-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6303420B1 (en) * 1999-08-13 2001-10-16 Texas Instruments Incorporated Integrated bipolar junction transistor for mixed signal circuits
DE19939597B4 (de) * 1999-08-20 2006-07-20 Infineon Technologies Ag Verfahren zur Herstellung einer mikroelektronischen Struktur mit verbesserter Gatedielektrikahomogenität
US6093661A (en) * 1999-08-30 2000-07-25 Micron Technology, Inc. Integrated circuitry and semiconductor processing method of forming field effect transistors
JP4012350B2 (ja) * 1999-10-06 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
KR100566310B1 (ko) * 1999-10-30 2006-03-30 주식회사 하이닉스반도체 반도체 소자의 금속 콘택 형성방법
KR100336771B1 (ko) * 1999-11-10 2002-05-16 박종섭 트랜지스터 형성방법
DE10011885C2 (de) * 2000-03-07 2002-10-24 Infineon Technologies Ag Verfahren zur Herstellung eines Feldeffekttransistors mit Seitenwandoxidation
US6235600B1 (en) 2000-03-20 2001-05-22 Taiwan Semiconductor Manufacturing Company Method for improving hot carrier lifetime via a nitrogen implantation procedure performed before or after a teos liner deposition
TW486750B (en) * 2000-04-17 2002-05-11 Varian Semiconductor Equipment Methods for forming ultrashallow junctions in semiconductor wafers using low energy nitrogen implantation
WO2001091169A1 (en) * 2000-05-24 2001-11-29 Infineon Technologies North America Corp. Suppression of lateral dopant diffusion from source/drain regions of mosfets
US6720632B2 (en) * 2000-06-20 2004-04-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device having diffusion layer formed using dopant of large mass number
US6649543B1 (en) 2000-06-22 2003-11-18 Micron Technology, Inc. Methods of forming silicon nitride, methods of forming transistor devices, and transistor devices
US6686298B1 (en) 2000-06-22 2004-02-03 Micron Technology, Inc. Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates
US6833329B1 (en) 2000-06-22 2004-12-21 Micron Technology, Inc. Methods of forming oxide regions over semiconductor substrates
US6660657B1 (en) 2000-08-07 2003-12-09 Micron Technology, Inc. Methods of incorporating nitrogen into silicon-oxide-containing layers
US7247919B1 (en) 2000-08-25 2007-07-24 Micron Technology, Inc. Method and device to reduce gate-induced drain leakage (GIDL) current in thin gate oxides MOSFETs
KR100383083B1 (ko) * 2000-09-05 2003-05-12 아남반도체 주식회사 저전압 구동 플래쉬 메모리 및 그 제조 방법
US6545904B2 (en) 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
US6498383B2 (en) 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
US6949479B2 (en) 2001-06-13 2005-09-27 Micron Technology, Inc. Methods of forming transistor devices
KR100685871B1 (ko) * 2001-06-27 2007-02-23 매그나칩 반도체 유한회사 반도체 소자의 트랜지스터 형성 방법
US6878585B2 (en) 2001-08-29 2005-04-12 Micron Technology, Inc. Methods of forming capacitors
US6518135B1 (en) * 2001-09-24 2003-02-11 Integrated Device Technology, Inc. Method for forming localized halo implant regions
US6723599B2 (en) 2001-12-03 2004-04-20 Micron Technology, Inc. Methods of forming capacitors and methods of forming capacitor dielectric layers
KR20030057875A (ko) * 2001-12-29 2003-07-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7135423B2 (en) 2002-05-09 2006-11-14 Varian Semiconductor Equipment Associates, Inc Methods for forming low resistivity, ultrashallow junctions with low damage
US6808997B2 (en) * 2003-03-21 2004-10-26 Texas Instruments Incorporated Complementary junction-narrowing implants for ultra-shallow junctions
US6847089B2 (en) * 2003-04-03 2005-01-25 Texas Instruments Incorporated Gate edge diode leakage reduction
US7276441B1 (en) * 2003-04-15 2007-10-02 Lsi Logic Corporation Dielectric barrier layer for increasing electromigration lifetimes in copper interconnect structures
US7410846B2 (en) * 2003-09-09 2008-08-12 International Business Machines Corporation Method for reduced N+ diffusion in strained Si on SiGe substrate
US20050118770A1 (en) * 2003-10-01 2005-06-02 Texas Instruments, Inc. Method for introducing hydrogen into a channel region of a metal oxide semiconductor (MOS) device
JP2005116582A (ja) * 2003-10-03 2005-04-28 Renesas Technology Corp 半導体装置およびその製造方法
US6927137B2 (en) * 2003-12-01 2005-08-09 Texas Instruments Incorporated Forming a retrograde well in a transistor to enhance performance of the transistor
US7193254B2 (en) * 2004-11-30 2007-03-20 International Business Machines Corporation Structure and method of applying stresses to PFET and NFET transistor channels for improved performance
KR101026377B1 (ko) * 2004-12-16 2011-04-07 주식회사 하이닉스반도체 Ｐｍｏｓｆｅｔ 문턱전압의 ｉｎｗｅ 억제방법
KR100679810B1 (ko) * 2005-08-11 2007-02-06 동부일렉트로닉스 주식회사 보론의 침투가 방지된 반도체 소자 및 그 제조 방법
KR101155097B1 (ko) * 2005-08-24 2012-06-11 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
US7439558B2 (en) 2005-11-04 2008-10-21 Atmel Corporation Method and system for controlled oxygen incorporation in compound semiconductor films for device performance enhancement
US7300849B2 (en) * 2005-11-04 2007-11-27 Atmel Corporation Bandgap engineered mono-crystalline silicon cap layers for SiGe HBT performance enhancement
US7651919B2 (en) * 2005-11-04 2010-01-26 Atmel Corporation Bandgap and recombination engineered emitter layers for SiGe HBT performance optimization
US20070102729A1 (en) * 2005-11-04 2007-05-10 Enicks Darwin G Method and system for providing a heterojunction bipolar transistor having SiGe extensions
US8421130B2 (en) * 2007-04-04 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing SRAM devices with reduced threshold voltage deviation
JP5303881B2 (ja) 2007-08-15 2013-10-02 富士通セミコンダクター株式会社 電界効果トランジスタ及び電界効果トランジスタの製造方法
JP2009130167A (ja) * 2007-11-26 2009-06-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2009176808A (ja) * 2008-01-22 2009-08-06 Elpida Memory Inc 半導体装置の製造方法
JP2009182076A (ja) * 2008-01-30 2009-08-13 Panasonic Corp 半導体装置及びその製造方法
US8299530B2 (en) * 2010-03-04 2012-10-30 International Business Machines Corporation Structure and method to fabricate pFETS with superior GIDL by localizing workfunction
US8513105B2 (en) * 2010-10-14 2013-08-20 Texas Instruments Incorporated Flexible integration of logic blocks with transistors of different threshold voltages
US8859380B2 (en) * 2010-11-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
CN102779738A (zh) * 2012-03-23 2012-11-14 上海华力微电子有限公司 减小半导体器件栅诱导漏极泄漏的方法、mos器件制造方法
US9012313B2 (en) 2013-03-15 2015-04-21 Globalfoundries Inc. Semiconductor device including a resistor and method for the formation thereof
CN103227114B (zh) * 2013-04-08 2015-12-09 上海华力微电子有限公司 一种形成超浅结面的方法
CN106328694B (zh) * 2015-06-30 2019-07-02 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
JP7086934B2 (ja) * 2017-03-31 2022-06-20 株式会社半導体エネルギー研究所 半導体装置
US10312348B1 (en) 2017-11-22 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device gate spacer structures and methods thereof
US10553492B2 (en) 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
CN110571266B (zh) * 2018-06-05 2023-03-14 中芯国际集成电路制造(上海)有限公司 Finfet器件及其制备方法
US10840333B2 (en) 2018-10-31 2020-11-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3615875A (en) * 1968-09-30 1971-10-26 Hitachi Ltd Method for fabricating semiconductor devices by ion implantation
JPS60170259A (ja) * 1984-02-15 1985-09-03 Hitachi Ltd 半導体装置及びその製造方法
US4559696A (en) * 1984-07-11 1985-12-24 Fairchild Camera & Instrument Corporation Ion implantation to increase emitter energy gap in bipolar transistors
US4870245A (en) * 1985-04-01 1989-09-26 Motorola, Inc. Plasma enhanced thermal treatment apparatus
JPH0656855B2 (ja) * 1985-05-08 1994-07-27 株式会社東芝 絶縁ゲ−ト型電界効果トランジスタ
JPS6362379A (ja) * 1986-09-03 1988-03-18 Fujitsu Ltd 半導体装置の製造方法
JPH01272161A (ja) * 1987-07-14 1989-10-31 Oki Electric Ind Co Ltd Ｍｏｓ型ｆｅｔの製造方法
JP2652108B2 (ja) * 1991-09-05 1997-09-10 三菱電機株式会社 電界効果トランジスタおよびその製造方法
US5382533A (en) * 1993-06-18 1995-01-17 Micron Semiconductor, Inc. Method of manufacturing small geometry MOS field-effect transistors having improved barrier layer to hot electron injection
JPH0730113A (ja) * 1993-07-09 1995-01-31 Sony Corp Ｍｏｓ型トランジスタの製造方法
JP3830541B2 (ja) * 1993-09-02 2006-10-04 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US5514902A (en) * 1993-09-16 1996-05-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having MOS transistor
JP3015253B2 (ja) * 1994-06-22 2000-03-06 三菱電機株式会社 半導体装置およびその製造方法
US5516707A (en) * 1995-06-12 1996-05-14 Vlsi Technology, Inc. Large-tilted-angle nitrogen implant into dielectric regions overlaying source/drain regions of a transistor
SG50741A1 (en) * 1995-07-26 1998-07-20 Chartered Semiconductor Mfg Method for minimizing the hot carrier effect in m-mosfet devices
KR100232206B1 (ko) * 1996-12-26 1999-12-01 김영환 반도체 소자의 제조방법
US5786254A (en) * 1997-03-19 1998-07-28 Advanced Micro Devices, Inc. Hot-carrier reliability in submicron MOS devices by oxynitridation
US5882974A (en) * 1998-04-08 1999-03-16 Advanced Micro Devices, Inc. High-performance PMOS transistor using a barrier implant in the source-side of the transistor channel

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101142332B1 (ko) * 2005-12-01 2012-05-17 에스케이하이닉스 주식회사 모스펫 소자의 제조방법

Also Published As

Publication number Publication date
US5972783A (en) 1999-10-26
EP0789400A2 (en) 1997-08-13
TW327240B (en) 1998-02-21
JPH1079506A (ja) 1998-03-24
KR100400070B1 (ko) 2004-03-26
EP0789400A3 (en) 1998-11-11

Similar Documents

Publication Publication Date Title
KR980005897A (ko) 반도체 장치 및 그 제조 방법
US6518623B1 (en) Semiconductor device having a buried-channel MOS structure
KR100230610B1 (ko) 자기정렬된 웰탭을 지니는 bicmos 디바이스 및 그 제조방법
US4637124A (en) Process for fabricating semiconductor integrated circuit device
CN1941380B (zh) 具有铟掺杂子区域的栅隔离区的半导体结构
KR970703616A (ko) 바이폴라 트랜지스터 및 모스 트랜지스터를 구비한 반도체 장치의 제조 방법(method of manufacturing a semiconductor device with bicmos circuit)
US6638799B2 (en) Method for manufacturing a semiconductor device having a silicon on insulator substrate
US6410377B1 (en) Method for integrating CMOS sensor and high voltage device
JPH11260935A (ja) ２作用機能ド―ピングを与える方法およびゲ―ト構造のアレイ
JPH06350042A (ja) トランジスタの製造方法
US6215151B1 (en) Methods of forming integrated circuitry and integrated circuitry
JP4312915B2 (ja) 半導体装置
KR100431324B1 (ko) 반도체장치의 제조방법
KR100247810B1 (ko) 모스 트랜지스터 제조방법
US5994737A (en) Semiconductor device with bird's beak
KR970003934A (ko) BiCMOS 반도체장치 및 그 제조방법
US7259060B2 (en) Method for fabricating a semiconductor structure
KR0161884B1 (ko) 반도체 소자의 제조방법
KR100254045B1 (ko) 반도체소자의 제조 방법
KR100333356B1 (ko) 반도체장치의 제조방법
US7700468B2 (en) Semiconductor device and method of fabricating the same
KR101175231B1 (ko) 반도체 소자 및 그 제조방법
JPH05226595A (ja) 相補型ｍｉｓトランジスタ装置
KR930020697A (ko) 마스크롬 셀의 제조방법
KR970018628A (ko) 비휘발성 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080911

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee