KR100685871B1 - 반도체 소자의 트랜지스터 형성 방법 - Google Patents
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Abstract
본 발명은 국부적으로 웰 농도를 높여주는 공정을 스페이서 형성 공정 이후에 진행하여 열처리 효과를 감소시킴과 동시에 질소 이온 주입을 수행하여 도펀트의 TED 현상을 최소화시켜 소자 성능을 개선한 반도체 소자의 트랜지스터 형성 방법에 관한 것으로, 기판 내 이온 주입 공정을 통해 웰을 형성하는 단계와, 상기 기판 상부에 게이트 산화막, 게이트 전극층을 증착하고, 이를 선택적으로 제거하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 및 감광막을 마스크로 하여 이온 주입 공정을 진행하여 기판 내 LDD 영역을 형성하는 단계와, 상기 게이트 패턴 및 감광막을 마스크로 하여 틸트를 준 이온 주입 공정 및 질소 이온 주입 공정을 동시에 진행하여 기판 내 LDD 영역을 포함하는 부위에 틸트 이온 주입층 및 질소 주입층을 형성하는 단계와, 상기 게이트 패턴의 측벽 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 측벽 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하기 위한 이온 주입 공정을 진행하는 단계와, 상기 게이트 패턴을 포함한 기판 상부에 열처리 공정을 하여 실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
TED(Trasient Enhanced Diffusion), HCE(Hot Carrier Effect)
Description
도 1은 게이트 길이 변화에 따른 앤모스 트랜지스터의 문턱 전압 변화 경향을 나타낸 그래프
도 2a 내지 도 2e는 종래의 반도체 소자의 트랜지스터 형성 방법을 나타낸 공정 단면도
도 3a 내지 도 3e는 본 발명의 반도체 소자의 트랜지스터 형성 방법을 나타낸 공정 단면도
도면의 주요 부분에 대한 부호 설명
41 : 기판 42 : 필드 산화막
43 : 감광막 44 : 게이트 산화막
45 : 게이트 전극층 46 : LDD 영역
47 : 틸트 이온 주입층 48 : 질소 이온 주입층
49 : 버퍼 산화막 50 : 측벽 스페이서
51 : 소오스/드레인 영역 52 : 실리사이드
본 발명은 관한 것으로 특히, 국부적으로 웰 농도를 높여주는 공정을 스페이서 형성 공정 이후에 진행하여 열처리 효과를 감소시킴과 동시에 질소(Nitrogen) 이온 주입을 수행하여 도펀트(dopant)의 TED(Transient Enhanced Diffusion) 현상을 최소화시켜 소자 성능을 개선한 반도체 소자의 트랜지스터 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 트랜지스터 형성 방법을 설명하면 다음과 같다.
도 1은 게이트 길이 변화에 따른 앤모스 트랜지스터의 문턱 전압 변화 경향을 나타낸 그래프이다.
도 1과 같이, 앤모스 트랜지스터의 경우 일정 문턱 전압을 유지하기 위해서는 게이트 길이가 일정 길이 이상임을 알 수 있다.
따라서, 초고집적 소자를 형성함에 있어서는, 붕소 헤일로(B-Halo)를 적용하여 문턱 전압 특성을 일정 수준 유지하여, 소자의 신뢰성을 확보하고 있다.
도 2a 내지 도 2e는 종래의 반도체 소자의 트랜지스터 형성 방법을 나타낸 공정 단면도이다.
도 2a와 같이, 기판(21)의 격리 영역과 활성 영역과의 구분의 위해 소자 격리막을 형성하고, 그 내부를 필드 산화막(22)으로 채운다.
도 2b와 같이, 상기 기판(21) 상의 소정 영역을 오픈하는 감광막(23)을 증착한 후, 노출된 기판(21) 상에 이온 주입 공정을 진행하여 기판(21) 내 소정 깊이로 웰 영역을 형성한다.
도 2c와 같이, 상기 기판(21) 전면에 게이트 산화막(24), 게이트 전극층(25)을 차례로 증착하고, 이를 선택적으로 제거하여 게이트 패턴을 형성한다.
이어, 상기 게이트 패턴(24, 25) 및 감광막(23)을 마스크로 하여 LDD 영역(26)을 형성한다.
도 2d와 같이, 상기 게이트 패턴(24, 25) 및 감광막(23)을 마스크로 하여 틸트 이온 주입 공정을 진행하여 기판 내 LDD 영역 하부에 틸트 이온 주입층(26)을 형성한다.
도 2e와 같이, 스페이서 영역(28, 29)을 형성한 후, 소오스/드레인 영역(30)을 형성하기 위해 이온 주입 공정을 한다.
상기 소오스/드레인 영역(30) 형성 후 열처리 공정을 기판 전면에 진행하여, 상기 게이트 전극층 상부와 소오스/드레인 영역 상부에 실리사이드(31)를 형성한다.
그러나, 상기와 같은 종래의 반도체 소자의 형성 방법은 다음과 같은 문제점이 있다.
소자의 크기가 감소함에 따라, 게이트 길이가 줄어들게 되어 이온 주입 공정 후 HCE(Hot Carrier Effect) 현상이 발생하게 된다.
이러한 HCE 문제는 소오스/드레인 영역에 저농도의 LDD 영역을 형성하여 국부적으로 전기장이 집중되는 현상을 해결할 수 있는 데, 이러한 저농도 LDD 영역을 형성할 경우 채널 길이(Channel length)가 작아지게 되어 소오스와 드레인 간의 영역이 좁아진다.
즉, 게이트 길이 감소는 문턱 전압(Vt) 감소를 유도하는 SCE(Short Channel Effect)를 유도하는 또 다른 문제점을 야기한다.
이에 틸트(tilt)를 주어 이온 주입을 실시하여, LDD 영역 주변에 틸트 이온 주입층을 형성하여 상기 SCE를 해결하려 하나, 이 경우 오히려 문턱 전압(Vt)이 증가하는 RSCE(Reverse Short Channel Effect)가 일어나게 되어 소자의 신뢰성을 저하시킨다.
국부적으로 웰 농도를 높여준 도펀트가 후속 열처리 공정에 의해 일부의 양이 채널 쪽으로 이동함에 따라 나타난 결과로 특히 붕소(B) 원자의 경우 확산 속도가 크며, 이상 확산(TED : Trasient Enhanced Diffusion) 현상이 잘 나타남에 따라 RSCE 현상이 커지기에 이의 해결의 우선 과제이다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 국부적으로 웰 농도를 높여주는 공정을 스페이서 형성 공정 이후에 진행하여 열처리 효과를 감소시킴과 동시에 질소(Nitrogen) 이온 주입을 수행하여 도펀트(dopant)의 TED(Transient Enhanced Diffusion) 현상을 최소화시켜 소자 성능을 개선한 반도체 소자의 트랜지스터 형성 방법을 제공하는 데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 트랜지스터 형성 방법은 기판 내 소정 영역을 오픈시키는 감광막을 증착하고, 상기 오픈 영역에 이온 주입하여 웰을 형성하는 단계와, 상기 기판 상부에 게이트 산화막, 게이트 전극층을 증착하고, 이를 선택적으로 제거하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 및 감광막을 마스크로 하여 이온 주입 공정을 진행하여 기판 내 LDD 영역을 형성하는 단계와, 상기 게이트 패턴 및 감광막을 마스크로 하여 틸트를 준 이온 주입 공정 및 질소 이온 주입 공정을 진행하여 기판 내 LDD 영역을 포함하는 부위에 틸트 이온 주입층 및 질소 주입층을 형성하는 단계와, 상기 게이트 패턴의 측벽 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 측벽 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하기 위한 이온 주입 공정을 진행하는 단계와, 상기 게이트 패턴을 포함한 기판 상부에 열처리 공정을 하여 실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 트랜지스터 형성 방법을 상세히 설명하면 다음과 같다.
본 발명의 트랜지스터는 앤모스 트랜지스터로, 하부 웰은 p형의 웰을 형성되며, 기판 표면의 소오스/드레인 영역에는 n형 웰을 형성한다.
도 3a 내지 도 3e는 본 발명의 반도체 소자의 트랜지스터 형성 방법을 나타낸 공정 단면도이다.
도 3a와 같이, 기판(41)의 활성 영역과 격리 영역 간의 구분을 위해 격리 영역을 형성하여 그 내부를 필드 산화막(42)으로 채운다.
도 3b와 같이, 상기 기판(41) 내 소정 영역을 오픈시키는 감광막(43)을 증착하고, 상기 오픈 영역에 이온을 주입하여 웰을 형성한다.
상기 웰 영역 형성을 위한 이온 주입은 소오스를 B(붕소) 또는 BF2로 하여 진행한다.
도 3c와 같이, 상기 기판(41) 상부에 게이트 산화막(44), 게이트 전극층(45)을 증착하고, 이를 선택적으로 제거하여 게이트 패턴(44, 45)을 형성한다.
상기 게이트 전극층(45)은 폴리 실리콘 또는 금속을 사용하여 구성한다.
이어, 상기 게이트 패턴(44, 45) 및 감광막(43)을 마스크로 하여 이온 주입 공정을 진행하여 기판 내 LDD(Lightly Doped Drain) 영역(46)을 기판(41) 표면에 얇게 형성한다.
상기 LDD 영역(46)의 형성은 아르세닉(As) 이온을 소오스로 주입하여 형성함을 특징으로 한다.
상기 아르세닉 이온 주입 공정은 10 내지 20KeV의 에너지 하에서, 1E14 내지 1E15 atoms/㎠ 의 도즈량으로 주입하며, 이 때, 틸트(tilt : 이온 주입 공정시 이온이 주입되는 경사각)는 0°로 한다.
도 3d와 같이, 상기 게이트 패턴(44, 45) 및 감광막(43)을 마스크로 하여 틸트 이온 주입 공정 및 질소 이온 주입 공정을 진행하여 기판 내 LDD 영역을 포함하는 부위에 틸트 이온 주입층(47) 및 질소 주입층(48)을 형성한다.
상기 틸트 이온 주입 공정은 소오스를 붕소로 함을 특징으로 한다.
이 때, 상기 틸트 이온 주입 공정은 20 내지 40KeV의 에너지 하에서, 1E11 내지 5E13 atoms/㎠ 의 도즈량으로 주입하며, 틸트는 7 내지 60°로 하며, 트위스 트(twist)는 0°내지 360°으로 하여 진행한다.
상기 공정을 통해 형성된 틸트 이온 주입층(47)은 상기 LDD 영역(46)을 포함하는 형태로, 상기 LDD 영역(46)보다는 약간 하부에 형성된다.
상기 질소 이온 주입 공정은 20 내지 50KeV의 에너지 하에서, 1E12 내지 1E14 atoms/㎠ 의 도즈량으로 주입하며, 이 때, 질소 이온 주입의 틸트는 상기 틸트 이온 주입 공정과 마찬가지로 7 내지 60°로 하며, 트위스트는 0°내지 360°으로 하여 진행한다.
상기 질소 이온 주입 공정을 통해 형성된 질소 이온 주입층(48)은 상기 틸트 이온 주입층(47)보다 약간 하부에 상기 틸트 이온 주입층(47)을 포함하는 형태로 형성된다.
도 3e와 같이, 상기 감광막(43)을 제거하고, 상기 게이트 패턴의 측벽 스페이서를 형성한다.
상기 측벽 스페이서 형성 물질은 SiO2 계열의 버퍼 산화막(49)과, SiN 또는 Si3N4 등의 질화막(50)을 이용하고, 기판(41) 전면 증착한 후 이를 블랭킷 식각하여 형성한다.
이어, 상기 게이트 패턴(44, 45) 및 측벽 스페이서(49, 50)를 마스크로 하여 소오스/드레인 영역(51)을 형성하기 위한 이온 주입 공정을 진행한다.
이 때, 소오스/드레인 영역(51)은 상기 측벽 스페이서(49, 50) 하부의 기판(41) 영역에 상기 질소 이온 주입층(48)보다 약간 깊은 깊이까지 형성된다.
이어, 상기 게이트 패턴(44, 45)을 포함한 기판(41) 상부에 열처리 공정을 하여 실리사이드(52)를 형성한다.
상기 실리사이드(52)를 형성하는 열처리 공정은 빠른 열처리 장비를 이용하여 진행한다. 이 때, 상기 실리사이드(52)는 상기 소오스/드레인 영역(51)의 상부층과 게이트 금속층(45) 상부에 일정 깊이로 형성된다.
이러한 상기 열처리 공정은 900내지 1050℃의 온도에서 5내지 20초 내에 진행하며, 온도 증가 속도는 150℃/초 이하의 범위로 유지하며, 열처리 완료 후 온도 감속 속도는 100℃/초 이하로 하여 진행함을 특징으로 한다.
상기 열처리 공정을 통해 형성된 게이트 전극층(45)의 실리사이드(52)는 실제 게이트 전극으로 사용된다.
상기와 같은 본 발명의 반도체 소자의 트랜지스터 형성 방법은 다음과 같은 효과가 있다.
첫째, 확산 속도가 매우 크며 이상 확산 현상이 강하게 나타날 수 있는 붕소 이온의 주입 공정을 측벽 스페이서 형성 이후에 틸트를 주어 진행하여, 상기 붕소 이온의 열처리 효과로 나타나는 이상 현상을 제어할 수 있다.
둘째, 상기 붕소 이온 주입과 동시에 질소 이온 주입 공정을 진행함으로써, 붕소의 채널 쪽으로의 확산을 방지할 수 있다.
셋째, 상기와 같은 효과로 인해 게이트 길이가 감소하더라도 문턱 전압이 높아지는 RSCE 현상을 방지하며, 이로 인해 소자의 신뢰성 향상을 통한 수율 증가가 기대된다.
Claims (13)
- 기판 내 소정 영역을 오픈시키는 감광막을 증착하고, 상기 오픈 영역에 이온 주입하여 웰을 형성하는 단계;상기 기판 상부에 게이트 산화막, 게이트 전극층을 증착하고, 이를 선택적으로 제거하여 게이트 패턴을 형성하는 단계;상기 게이트 패턴 및 감광막을 마스크로 하여 이온 주입 공정을 진행하여 기판 내 LDD 영역을 형성하는 단계;상기 게이트 패턴 및 감광막을 마스크로 하여 틸트 이온 주입 공정 및 질소 이온 주입 공정을 진행하여 기판 내 LDD 영역을 포함하는 부위에 틸트 이온 주입층 및 질소 주입층을 형성하는 단계;상기 게이트 패턴의 측벽 스페이서를 형성하는 단계;상기 게이트 패턴 및 측벽 스페이서를 마스크로 하여 소오스/드레인 영역을 형성하기 위한 이온 주입 공정을 진행하는 단계;상기 게이트 패턴을 포함한 기판 상부에 열처리 공정을 하여 실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 LDD 영역의 형성은 아르세닉(As) 이온을 소오스로 주입하여 형성함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 2항에 있어서, 상기 아르세닉 이온 주입 공정은 10 내지 20KeV의 에너지 하에서, 1E14 내지 1E15 atoms/㎠ 의 도즈량으로 주입함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 2항에 있어서, 상기 아르세닉 이온 주입 공정의 틸트는 0°로 함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 틸트 이온 주입 공정은 소오스를 붕소로 함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 5항에 있어서, 상기 틸트 이온 주입 공정은 20 내지 40KeV의 에너지 하에서, 1E11 내지 5E13 atoms/㎠ 의 도즈량으로 주입함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 5항에 있어서, 상기 틸트 이온 주입 공정은 틸트는 7 내지 60°로 하며, 트위스트는 0°내지 360°으로 하여 진행함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 질소 이온 주입 공정은 20 내지 50KeV의 에너지 하에 서, 1E12 내지 1E14 atoms/㎠ 의 도즈량으로 주입함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 8항에 있어서, 상기 질소 이온 주입 공정은 틸트는 7 내지 60°로 하며, 트위스트는 0°내지 360°으로 하여 진행함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 1항에 있어서, 상기 실리사이드를 형성하는 열처리 공정은 빠른 열처리 장비를 이용하여 진행함을 특징을 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 10항에 있어서, 상기 열처리 공정은 900내지 1050℃의 온도에서 5내지 20 초 시간 내에 진행함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 10항에 있어서, 상기 열처리 공정의 온도 증가 속도는 150℃/초 이하의 범위로 유지함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
- 제 10항에 있어서, 상기 열처리 공정 후 온도 감속 속도는 100℃/초 이하로 진행함을 특징으로 하는 반도체 소자의 트랜지스터 형성 방법.
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