KR100519507B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 (1)소자격리막에 의해 격리된 반도체 기판의 활성영역 내에 웰영역을 형성하는 단계와, (2)상기 활성영역 전면에 불소 이온을 주입하는 단계와, (3)상기 단계 (2)의 결과물 상에 임계전압 조절용 이온을 주입하는 단계와, (4)상기 활성영역 상에 게이트 전극을 형성하는 단계와, (5)상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와, (6)상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법에 관한 것이다.

본 발명에 따르면, 트랜지스터, 특히 NMOS 트랜지스터 등의 제조 공정에 있어, 임계전압을 조절하기 위하여 이온주입(ex. 보론 이온)을 하기 전에 불소(F) 이온 주입을 실시함으로써, 상기 임계전압 조절용 이온 주입공정 이후의 공정에서의 활성화 과정 또는 열공정 시 반도체 기판, 게이트 산화막의 계면, 소스/드레인 영역 등으로 상기 주입된 이온이 확산되어 발생하는 세그리게이션(segregation)현상을 방지하여 안정된 전기적 특성을 갖는 반도체 소자를 제조할 수 있도록 하는 이점이 있다.

Description

반도체 소자의 제조방법{Method for Forming Semi-conductor Device}

본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 구체적으로는 트랜지스터, 특히 NMOS 트랜지스터 등의 제조 공정에 있어, 임계전압(Vt) 조절용 이온 주입 공정 이후의 공정에서의 활성화 과정 또는 열공정 시 상기 주입된 이온이 확산되어 발생하는 세그리게이션 현상을 방지하도록 하는 것을 특징으로 하는 반도체 소자의 제조 방법에 관한 것이다.

반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 각 부위는 그 차지하는 면적이 점점 더 줄어들고 있다. 즉, 반도체 소자의 차지하는 유효면적을 줄이기 위하여, 소자 내의 소스와 드레인의 간격은 점점 더 좁아지게 되며, 게이트 전극의 채널 길이도 또한 작아지고 있는 것이다. 하지만, 상기 반도체 소자의 집적화는 그 집적도가 높지 않았을 당시에는 소자의 특성에 큰 문제가 발생하지 아니하였으나, 고집적화가 진행됨에 따라 소자 특성에 있어 그 한계에 직면하게 된 것이다.

즉, 일반적으로 반도체 소자는 고집적화가 진행되면 될 수록 점점 더 소자의 특성은 나빠지는데, 그 대표적인 것으로 SCE(short channel effect)현상이나 RSCE(reverse short channel effect)현상 등이 더욱 심각해지는 것을 들 수 있다.

이러한 현상은 특히, CMOS 논리소자의 제조공정 중에 임계전압(Vt)를 조절하기 위하여 채널 지역에 주입하는 보론(boron) 이온 등의 도펀트가 열처리 공정 등을 통해 활성화되어 기판 표면뿐만 아니라 소스/드레인 영역 등으로 확산되는 경우에 발생한다. 즉, 보론 이온 등의 원소는 이후의 활성화 과정 또는 열공정을 거치게 되는 경우, 높은 확산계수로 인하여 반도체 기판, 게이트, 또는 소스/드레인 영역 등으로 확산해 들어가 그 계면에 존재하는 결합 사이로 세그리게이션(segregation)되는 현상을 발생시키는데, 이로 인해 반도체 소자의 임계전압 조절에는 문제가 야기되며, 소자의 전기적인 특성 또한 악화되어 CMOS 논리회로의 구성에 많은 제약이 따르게 되는 것이다.

도 1은 종래 기술에 의한 반도체소자에 있어 상기 보론 이온의 확산과 그에 따른 세그리게이션 현상을 도시한 것이다. 도 1에 도시된 바와 같이, 반도체 소자, 특히 NMOS소자의 임계전압을 조절하기 위하여 당초 게이트 전극(102), 소스/드레인 전극(103) 등의 형성 전에 주입되었던 보론 이온은, 이후 게이트 전극 영역(102) 및 소스/드레인 영역(103)이 형성되는 등의 공정을 거치면서 수반되는 각종의 열처리 공정 및 활성화 과정에 의하여 반도체 기판(101) 뿐만 아니라 게이트(102), 또는 소스/드레인 영역(103) 등으로 확산해 들어가 그 계면에 존재하는 결합 사이로 세그리게이션되는 현상을 발생시킨다. 이로 인해, NMOS 등의 반도체 소자는 그 소자의 전기적 특성이 악화되고 임계전압의 조절이 힘든 소자 특성을 가지게 된다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 임계전압 조절을 위해 주입되었던 이온이 이후의 열처리 공정 등을 통해 확산되어 세그리게이션 되는 현상을 방지함으로써, SCE현상 및 RSCE현상 등을 일으키지 않고 안정된 전기적 특성을 가지는 것을 특징으로 하는 반도체소자의 제조방법을 제공하는 데 있다.

상기 기술적 과제를 달성하기 위하여, 본 발명은 (1) 소자격리막에 의해 격리된 반도체 기판의 활성영역 내에 웰영역을 형성하는 단계와, (2) 상기 활성영역 전면에 불소 이온을 주입하는 단계와, (3) 상기 단계 (2)의 결과물 상에 임계전압 조절용 이온을 주입하는 단계와, (4) 상기 활성영역 상에 게이트 전극을 형성하는 단계와, (5) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와, (6) 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 전극을 형성하는 단계를 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.

본 발명에서, 상기 반도체 소자는 NMOS형 소자로서, 상기 임계전압 조절용 이온은 p형 타입의 도펀트인 것인 것이 바람직하다.

본 발명에서, 상기 임계전압 조절용 이온은 보론(boron) 이온인 것이 바람직하다.

본 발명에서, 상기 단계 (4)의 공정 이후, 상기 게이트 전극 양측 아래의 반도체 기판 내에 LDD 영역 및 할로우 영역을 형성하는 단계를 더 포함하여 구성되는 것이 바람직하다.

본 발명에서, 상기 단계 (2)의 불소 이온 주입 후, RTP(Rapid Thermal Processing)에 의해 불소 이온을 확산시키는 단계를 더 포함하는 것이 바람직하다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제 3의 다른 막이 개재될 수도 있다.

도 2a 내지 도 2k는 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 순차적으로 나타낸 단면도로서, 도 2a 내지 도 2k를 참조하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.

우선, 도 2a에 도시된 바와 같이, 반도체 기판(201) 상에 제 1 산화막(202) 및 제 1 질화막(203)을 증착한 후, 소자 분리막(shallow trench isolation)을 형성하기 위한 포토 레지스트 마스크(204)를 형성한다.

다음으로, 도 2b에 도시된 바와 같이, 상기 포토 레지스트 마스크(204)를 이용하여 소자분리막(205) 형성을 위한 식각공정을 실시한 후, 포토 레지스트 마스터(204)를 제거한다. 그런 후, 소자분리막 형성용 물질(예를 들어, SiO₂)을 증착하여 매립하며, 평탄화공정(Chemical Mechanical Polishing)을 실시하고 제 1 질화막(203)을 제거한다.

도 2c에 도시된 바와 같이, 이후 진행될 이온 주입 공정을 위한 포토 레지스트 마스크(207)를 형성한 후, 웰(well) 영역(206) 형성을 위하여 이온 주입 공정을 실시한다. 여기서, 반도체 소자는 NMOS형일 수 있고, 웰 형성을 위하여 주입되는 이온은 p형 타입의 이온(예를 들어, 보론 이온)인 것을 특징으로 하며, 도 2c에 도시된 그래프는 깊이에 따른 상기 웰 형성 이온의 밀도를 도시한 것이다.

이후, 도 2d에 도시된 바와 같이, 불소 이온 주입공정을 실시한 후, 불소 원소의 확산을 위해 열처리 공정을 실시한다. 여기서, 불소 이온 주입공정은 10~20[keV] 및 5E13 ~ 1E14[atoms/㎠]의 조건 하에서 행해지는 것이 바람직하며, 상기 열처리 공정은 RTP(rapid thermal processing)법에 의해 실시하는 것이 바람직하다. 이 때, 도 2d에 도시된 그래프는 불소 원소의 깊이에 따른 밀도를 도시한 것으로서, 주입된 불소 이온의 밀도는 웰 영역(206)의 표면 부근에서 상대적으로 높으며, 아래로 내려감에 따라 서서히 그 밀도는 줄어드는 양상을 띠게 된다.

상기 불소이온을 주입한 이후, 도 2e에 도시된 바와 같이, 임계전압 조절용 이온을 주입한다. 특히, 여기서 상기 임계 전압 조절용 이온의 주입공정은 보론 이온을 이용하여 할 수 있으며, 공정 조건은 20[keV] 및 1E13[atoms/㎠]의 조건 하에서 행해지는 것이 바람직하다. 이 때, 도 2e에 도시된 그래프는 임계전압 조절용 이온의 깊이에 따른 밀도를 도시한 것으로서, 주입된 임계전압 조절용 이온의 밀도는 웰 영역(206)의 표면 부근에서 상대적으로 높으며, 아래로 내려감에 따라 서서히 그 밀도는 줄어드는 양상을 띠게 된다.

이와 같이, 본 발명에서는 반도체 소자, 특히 NMOS 소자에 있어서, 임계전압을 조절하기 위한 이온 주입을 실시하기 전에 불소 이온 주입을 실시하고, 열처리 공정 등을 통해 불소 이온을 채널 지역 등에 균일하게 분포시키는 방법을 적용하고 있는데, 이는 불소원소의 우수한 반응성을 이용하기 위한 것이다. 즉, 불소원소를 널리 분포시킴으로써, 보론 이온 등의 임계전압 조절용 이온이 열처리 공정 등에 의해 확산되어 간다고 하더라도 이미 확산되어 분포해 있는 불소 원소와 먼저 반응하여 BF구조를 이루게 하거나, 불소 원소가 침입형 위치에 존재하도록 하여 임계전압 조절용 이온의 확산 장벽 역할을 하도록 하는 것이다. 이와 같은 불소 원자의 작용에 따라, 임계전압 조절용 이온이 확산에 의해 세그리게이션 현상을 야기시키는 종래 기술에 있어서의 문제점은 해결될 수 있게 되는 것이다.

다음으로, 도 2f에 도시된 바와 같이, 먼저 포토레지스트 마스크(207)를 제거하고, 제 1 산화막(202)을 제거한다.

그런 후, 도 2g에 도시된 바와 같이, 게이트 전극 형성을 위해 그 결과물의 전면에 게이트 산화막(208) 및 폴리실리콘막(209)을 순차적으로 증착한 후, 포토 레지스트 마스킹 및 식각공정을 거쳐 게이트 전극을 형성한다.

상기 결과물에 대하여, 도 2h에 도시된 바와 같이, 포토 레지스트 마스크(210)를 형성한 후, 저농도 불순물 이온주입 공정을 통해 상기 게이트 전극의 양측의 기판에 LDD(lightly doped drain)영역(211)을 형성한다. 이 때, 상기 저농도 불순물 이온은 NMOS LDD 이온인 것이 바람직하다.

도 2i에 도시된 바와 같이, 상기 패터닝된 포토레지스트 마스크(210)를 이용하여 할로우 불순물 이온 주입공정을 통해 상기 LDD영역(211) 하부에 할로우 영역(212)을 형성한다. 이 때, 상기 할로우 불순물 이온으로는 보론 이온을 이용할 수 있으며, 그 적용 조건은 20~30[keV], 4-6E13[atoms/㎠]인 것이 바람직하다.

상기 패터닝 된 포토 레지스트 마스크(210)를 제거하고, 전면에 제 2 산화막(213) 및 제 2 질화막(214)을 순차적으로 증착한 후, 도 2j에 도시된 바와 같이, 에치백 공정을 이용하여 상기 게이트 전극의 양측면에 스페이서를 형성한다.

마지막으로, 도 2k에 도시된 바와 같이, 상기 스페이서를 마스크로 소스/드레인 이온 주입공정을 실시하여 기판에 소스/드레인 영역(215)을 형성한다.

이상 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 트랜지스터, 특히 NMOS 트랜지스터 등의 제조 공정에 있어, 임계전압을 조절하기 위하여 이온주입(ex. 보론 이온)을 하기 전에 불소 이온 주입을 실시함으로써, 상기 임계전압 조절용 이온 주입공정 이후의 공정에서의 활성화 과정 또는 열공정 시 실리콘 기판, 게이트 산화막의 계면, 소스/드레인 영역 등으로 상기 주입된 이온이 확산되어 발생하는 세그리게이션(segregation) 현상을 방지하여 안정된 전기적 특성을 갖는 반도체 소자를 제조할 수 있도록 하는 이점을 가진다.

도 1은 종래 기술에 의한 반도체소자의 특성을 설명하기 위한 것이다.

도 2a 내지 도 2k는 본 발명에 의한 일 실시예에 따른 반도체 소자의 제조방법을 도시한 것이다.

<도면의 주요부분에 대한 부호의 설명>

101 : 반도체 기판 102 : 게이트 전극

103 : 소스/드레인 영역

201 : 반도체 기판 202 : 제 1 산화막

203 : 제 1 질화막 204 : 포토 레지시터 마스크

205 : 소자분리막 206 : 웰 영역

207 : 포토레지스트 마스크 208 : 게이트 산화막

209 : 폴리실리콘막 210 : 포토레지스트 마스크

211 : LDD 영역 212 : 할로우 영역

213 : 제 2 산화막 214 : 제 2 질화막

215 : 소스/드레인 영역

Claims (5)

1. (1) 소자격리막에 의해 격리된 반도체 기판의 활성영역 내에 웰영역을 형성하는 단계와,

   (2) 상기 활성영역 전면에 불소 이온을 주입하는 단계와,

   (3) 상기 단계 (2)의 결과물 상에 임계전압 조절용 이온을 주입하는 단계와,

   (4) 상기 활성영역 상에 게이트 전극을 형성하는 단계와,

   (5) 상기 게이트 전극의 양측면에 스페이서를 형성하는 단계와,

   (6) 상기 스페이서의 양측 아래의 반도체 기판에 소스/드레인 전극을 형성하는 단계를

   포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1항에 있어서, 상기 반도체 소자는 NMOS형 소자로서, 상기 임계전압 조절용 이온은 p형 타입의 도펀트인 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 2항에 있어서, 상기 임계전압 조절용 이온은 보론(boron) 이온인 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1항 내지 제 3항 중 한 항에 있어서, 상기 단계 (4)의 공정 이후, 상기 게이트 전극 양측 아래의 반도체 기판 내에 LDD 영역 및 할로우 영역을 형성하는 단계를 더 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 제조방법.
5. 제 1항 내지 제 3항 중 한 항에 있어서, 상기 단계 (2)의 불소 이온 주입 후, RTP(Rapid Thermal Processing)에 의해 불소 이온을 확산시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.