KR100752197B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 기판상에 소자 분리막 및 게이트 전극을 구비하는 단계와, 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와, 상기 게이트 전극의 상부 및 상기 반도체 기판의 소스 및 드레인이 형성될 영역에 대해 플라즈마 질화(Plasma Nitridation) 공정을 수행하여 베리어막을 형성하는 단계와, 상기 게이트 전극을 포함한 상기 반도체 기판 전면에 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
플라즈마 질화, 채널링(Channeling)

Description

반도체 소자의 제조 방법{Manufacturing Metfod of Semiconductor Device}
도 1a 및 도 1c는 본 발명의 실시예에 따라 반도체 소자의 제조 방법에 따른 단면도.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체 기판
20 : 소자 분리막
30 : 게이트 전극
40 : 스페이서
50 : 제1 베리어막
51 : 제2 베리어막
52 : 제3 베리어막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 소자가 고집적화됨에 따라 불순물이 채널(Channel) 방향으로 확산되는 문제를 제한할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
실리콘 기판 내에 극히 얕은(ultra-shallow) p + 와 n + 도핑 영역의 제조는 집적 회로 내에서 사용된 금속 산화물 반도체(MOS) 트랜지스터와 다른 반도체 장치의 제조에 있어서 중요한 단계이다. MOS 트랜지스터의 크기를 감소하기 위해서는 트랜지스터의 횡축 및 종축의 크기를 모두 축소할 필요가 있다.
하지만, 이와 같이 반도체 장치의 고집적화와 함께 소자의 채널(Channel) 길이가 감소함에 따라 소스(Source) 및 드레인(Drain) 형성시 후속 열공정에 의한 측면 확산(Lateral diffusion)이 크게 문제되고 있으며 이에 따라 소스 및 드레인에 대해 얕은 정션을 구현할 수 있는 방법에 관한 연구가 활발히 진행되고 있다. 상술한 문제 뿐만아니라, 게이트(Gate)의 EOT(Electrical Oxide Thickness)를 줄이기 위해서 게이트 전극을 형성하기 위한 실리콘의 두께 또한 감소되므로 후속 불순물 이온 주입시 채널로의 불순물 유입이 큰 문제로 대두되고 있는 상황이다.
전술한 문제점을 해결하기 위해 본 발명은, 소자가 고집적화됨에 따라 불순물이 채널(Channel) 방향으로 확산되는 문제를 제한할 수 있는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
본 발명의 다른 목적은 상기한 바와 같은 문제를 해결함으로써 공정의 신뢰성을 크게 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 데 있다.
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 소자 분리막 및 게이트 전극을 구비하는 단계와, 상기 게이트 전극의 양 측벽에 스페이서를 형성하 는 단계와, 상기 게이트 전극의 상부 및 상기 반도체 기판의 소스 및 드레인이 형성될 영역에 대해 플라즈마 질화(Plasma Nitridation) 공정을 수행하여 베리어막을 형성하는 단계와, 상기 게이트 전극을 포함한 상기 반도체 기판 전면에 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
본 발명의 실시예에 의하면, 상기 플라즈마 질화 공정은 18 ~ 22mT의 분위기 압력에서 1500 ~ 1600W의 RF 전압을 인가한 상태에서, 180 ~ 220sccm의 N2 를 이용하는 것이 바람직하다.
또한, 본 발명의 실시예에 의하면, 상기 베리어막은 상기 플라즈마 질화 공정을 통해 실리콘 질화막(SiN)으로 형성되는 것이 바람직하다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
먼저, 본 발명의 실시예에 따라 반도체 소자의 제조 방법은 도 1a에 도시된 바와 같이, 반도체 기판(10) 에 소자 분리막(20) 및 게이트(Gate) 전극(30)을 구비한 상태에서 게이트 전극(30)의 양 측벽에 스페이서(Spacer)를 형성하기 위한 스페이서용 산화막을 균일하게 증착한다. 이어서, 스페이서용 산화막을 이방성 식각하여 게이트 전극(30)의 양 측벽에 스페이서(40)을 형성한다. 그 후, 스페이서(40) 를 마스크로 사용하여 게이트 전극(30)의 상부 및 반도체 기판(10)의 소스(Source) 및 드레인(Drain)이 형성될 영역에 대해 플라즈마 질화(Plasma Nitridation) 공정을 수행하여 베리어막을 형성한다. 즉, 게이트 전극(30)의 상부에 제1 베리어막(50)을 형성하고, 소스 영역의 반도체 기판(10) 표면에 대해 제2 베리어막(51)을 형성하고, 드레인 영역의 반도체 기판(10) 표면에 대해 제3 베리어막(52)을 형성할 수 있다. 상기와 같은 플라즈마 질화 공정은 밀폐된 챔버(Chamber) 내의 18 ~ 22mT의 분위기 압력에서 1500 ~ 1600W의 RF 전압을 인가한 상태에서, 180 ~ 220sccm의 N2 를 이용하여 수행할 수 있다. 그리하여, 상기의 플라즈마 질화 공정을 통해 형성된 베리어막은 실리콘 질화막(SiN)으로 형성될 수 있다.
다음으로, 도 1b를 참조하면, 전술한 바와 같이 게이트 전극 상부의 제1 베리어막(50), 소스 영역의 제2 베리어막(51) 및 드레인 영역의 제3 베리어막(52)을 구비한 반도체 기판(10)에 대해 정션(Junction)을 형성하기 위해서 불순물을 주입하는 이온 주입공정을 수행한다. 이때, 불순물은 기판 및 웰(Well)의 타입에 따라 P형 불순물 또는 N형 불순물일 수 있다.
따라서, 도 1c에 도시된 바와 같이, 플라즈마 질화 공정으로 실리콘(Si) 표면을 질화(Nitridation) 시키면 불순물 이온의 주입 에너지를 감소시킴으로써 얕은 정션을 구현할 수 있고, 불순물이 채널 방향으로 확산되는 현상을 방지할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
상기한 바와 같이 본 발명은 플라즈마 질화 공정으로 실리콘(Si) 표면을 질화 시키면 불순물 이온의 주입 에너지를 감소시킴으로써 얕은 정션을 구현할 수 있고, 불순물이 채널 방향으로 확산되는 현상을 방지할 수 있어 공정의 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 반도체 기판상에 소자 분리막 및 게이트 전극을 구비하는 단계와,
    상기 게이트 전극의 양 측벽에 스페이서를 형성하는 단계와,
    상기 게이트 전극의 상부 및 상기 반도체 기판의 소스 및 드레인이 형성될 영역에 대해 플라즈마 질화(Plasma Nitridation) 공정을 수행하여 베리어막을 형성하는 단계와,
    상기 게이트 전극을 포함한 상기 반도체 기판 전면에 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에서,
    상기 스페이서를 형성하는 단계는,
    상기 게이트를 포함한 상기 반도체 기판 전면에 대해 스페이서용 산화막을 증착하는 단계와,
    상기 스페이서용 산화막을 이방성 식각하여 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에서,
    상기 플라즈마 질화 공정은 18 ~ 22mT의 분위기 압력에서 1500 ~ 1600W의 RF 전압을 인가한 상태에서, 180 ~ 220sccm의 N2 를 이용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항 또는 제3항에서,
    상기 베리어막은 상기 플라즈마 질화 공정을 통해 실리콘 질화막(SiN)으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에서,
    상기 소스 및 드레인에는 상기 베리어막에 의해 얕은 정션(Shallow Junction)을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에서,
    상기 베리어막에 의해 상기 게이트 전극에 대해 상기 불순물 채널링(Channeling) 현상을 방지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에서,
    상기 불순물은 P형 불순물 또는 N형 불순물인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR19990026905A (ko) * 1997-09-26 1999-04-15 구본준 반도체 소자의 제조 방법
KR100203131B1 (ko) 1996-06-24 1999-06-15 김영환 반도체 소자의 초저접합 형성방법

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