KR101096909B1 - 반도체 소자의 트랜지스터 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것으로, 특히 산화막에 존재하는 수소(H)를 제거하여 보론의 아웃 디퓨전을 방지하는 효과를 제공하고, 질화막에 의해 PMOS 트랜지스터에 작용하는 인장 스트레스를 감소시킴으로써, PMOS의 전류를 증가시키는 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자의 트랜지스터 형성방법은, 반도체 기판의 NMOS 영역과 PMOS 영역에 게이트를 형성하는 단계, 상기 게이트의 측벽에 게이트 스페이서를 형성하는 단계, 상기 NMOS 영역에 이온을 주입하여 NMOS 영역에 접합영역을 형성하는 단계, 상기 게이트를 포함하는 반도체 기판의 전면에 산화막을 증착하는 단계, 상기 산화막 및 상기 게이트 스페이서에 존재하는 수소(H)를 제거하는 단계 및 상기 PMOS 영역의 산화막을 제거하고, 상기 PMOS 영역에 이온을 주입하여 PMOS 영역에 접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 트랜지스터 및 그 형성방법{TRANSISTOR OF SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것이다. 보다 상세하게는 CMOS 트랜지스터를 포함하는 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것이다.
디램(DRAM; Dynamic random access memory)과 같은 반도체 소자는 셀 영역(Cell region)과 주변회로 영역(Peripheral region)을 갖는데, 특히 주변회로 영역은 상보형 모스(이하, ‘CMOS’; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 CMOS에 있어서, P형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는데, 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널 길이가 감소되고, 그에 따라 높은 전계인가로 누설전류(leakage current)특성을 열화시킨다. 따라서 최근에는 표면 채널구조의 P형의 모스 트랜지스터를 구현하기 위해 듀얼 게이트(Dual gate) 구조를 채용하고 있다. 듀얼 게이트 구조는, PMOS 트랜지스터가 형성되는 영역에는 P형 불순물을 주입한 P형 게이트가 배치되고, NMOS 트랜지스터가 형성되는 영역에는 N형 불순물을 주입한 N형 게이트가 배치되는 구조를 의미한다.
그런데 이러한 CMOS 중 PMOS에서는 여러 가지 이유로 전류가 감소하는 문제점이 나타난다. 예컨대 PMOS 트랜지스터의 접합영역(Junction)인 소스와 드레인의 보론(B) 량이 감소하여 PMOS의 전류가 감소하거나, PMOS가 인장 스트레스(Tensile stress)를 받으면서 모빌리티(mobility) 감소에 의해 PMOS 전류가 감소하는 등의 문제점이 발견되고 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 산화막에 존재하는 수소(H)를 제거하여 보론의 아웃 디퓨전을 방지하는 효과를 제공하고, 질화막에 의해 PMOS 트랜지스터에 작용하는 인장 스트레스를 감소시킴으로써, PMOS의 전류를 증가시키는 반도체 소자의 트랜지스터 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 트랜지스터 형성방법은 반도체 기판의 NMOS 영역과 PMOS 영역에 게이트를 형성하는 단계; 상기 게이트의 측벽에 게이트 스페이서를 형성하는 단계; 상기 NMOS 영역에 이온을 주입하여 NMOS 영역에 접합영역을 형성하는 단계; 상기 게이트를 포함하는 반도체 기판의 전면에 산화막을 증착하는 단계; 상기 산화막 및 상기 게이트 스페이서에 존재하는 수소(H)를 제거하는 단계; 및 상기 PMOS 영역의 산화막을 제거하고, 상기 PMOS 영역에 이온을 주입하여 PMOS 영역에 접합영역을 형성하는 단계를 포함하여, 산화막에 존재하는 수소(H)를 제거하여 보론의 아웃 디퓨전을 방지하는 것을 특징으로 한다.
나아가 상기 수소를 제거하는 단계는 상기 산화막에 N2 플라즈마 또는 H2 플라즈마를 처리하는 단계를 포함하는 것이 바람직하며, 구체적으로는 400 mTorr 이상 10 Torr 이하의 압력, 100 W 이상 3 kW 이하의 파워, 25°C 이상 500°C 이하의 온도에서 이루어지는 것이 바람직하다.
또한 상기 산화막에 N2 플라즈마 또는 H2 플라즈마를 처리하는 단계 후, 상기 산화막을 포함한 반도체 기판의 전면에 질화막 스페이서를 증착하는 단계를 더 포함하는 것이 바람직하다.
그리고 상기 NMOS 영역에 이온을 주입하는 단계는, 상기 NMOS 영역을 노출시키는 마스크를 형성하는 단계; 상기 NMOS 영역에 이온을 주입하는 단계; 및 상기 마스크를 제거하는 단계를 포함하고, 상기 PMOS 영역에 이온을 주입하는 단계는, 상기 PMOS 영역을 노출시키는 마스크를 형성하는 단계; 상기 PMOS 영역에 이온을 주입하는 단계; 및 상기 마스크를 제거하는 단계를 포함하는 것이 바람직하다.
아울러 상기 질화막 스페이서를 증착하는 단계 후, 상기 PMOS 영역의 질화막 스페이서를 제거하는 단계를 포함하여, 질화막에 의해 PMOS 트랜지스터에 작용하는 인장 스트레스를 감소시키는 것을 특징으로 한다.
나아가 상기 셀 영역에 게이트에 질화막 스페이서를 증착하기 전에, 상기 셀 영역의 게이트에 형성된 산화막을 제거하는 단계를 더 포함하는 것이 바람직하다.
한편, 본 발명에 따르는 반도체 소자의 트랜지스터는, 반도체 기판의 NMOS 영역과 PMOS 영역에 각각 형성되는 게이트; 상기 NMOS 영역과 PMOS 영역의 게이트와 인접한 반도체 기판에 형성되는 접합영역; 및 상기 NMOS 영역의 접합영역 상부에만 형성되는 산화막를 포함하여, 산화막에 존재하는 수소(H)를 제거하여 보론의 아웃 디퓨전을 방지하는 것을 특징으로 한다.
나아가 상기 산화막은 수소(H)가 제거된 산화막인 것이 바람직하다.
또한 상기 NMOS 영역 및 상기 PMOS 영역의 게이트 측면에 형성되는 게이트 스페이서를 더 포함하는 것을 특징으로 한다.
아울러 상기 NMOS 영역에 증착되는 질화막 스페이서를 더 포함하는 것이 바람직하다.
본 발명의 반도체 소자의 트랜지스터 및 그 형성방법은 산화막에 존재하는 수소(H)를 제거하여 보론의 아웃 디퓨전을 방지하는 효과를 제공하고, 질화막에 의해 PMOS 트랜지스터에 작용하는 인장 스트레스를 감소시킴으로써, PMOS의 전류를 증가시키는 효과를 제공한다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 트랜지스터 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 반도체 소자의 PMOS 트랜지스터를 도시한 도면이다. 도 1을 참조하면, PMOS 트랜지스터의 기판에는 게이트(24)가 상부로 돌출되어 형성되고 게이트(24)의 측벽에는 산화막 재질의 게이트 스페이서(30)가 소정 두께로 형성된다. 게이트(24) 하부의 반도체 기판은 N 웰(16; N-well)로 이온주입이 되어 있으며, 게이트 좌우 측 기판에는 P+ 이온주입에 의해 P+ 이온주입 영역(18) 즉, 소스(Source)와 드레인(Drain)이 형성되어 트랜지스터를 구성한다.
그리고 게이트(24)와 게이트 스페이서(30) 및 반도체 기판을 포함한 전면에 산화막(40)이 소정 두께로 형성되고, 그 상부에는 질화막 스페이서(50)가 소정 두께로 형성된다. 이 질화막 스페이서(50)는 셀 영역의 게이트(미도시)에 질화막 스페이서를 형성하는 과정에서, 주변회로 영역에도 동일한 구조의 질화막 스페이서(50)가 형성된 것이다. 그리도 질화막 스페이서(50) 하부의 산화막(40)은, 질화막 스페이서(50)가 실리콘(Si) 재질인 기판에 직접 닿아 기판 표면에 손상(damage)을 주는 것을 방지하기 위하여 형성되는 구성이다.
이러한 구조에서는 게이트 스페이서(30)와 산화막(40)이 모두 기판의 P+ 이온주입 영역(18)과 직접 맞닿게 되는데, 게이트 스페이서(30)와 산화막(40)의 내부에 존재하는 수소(H)에 의해 P+ 이온주입 영역(18)의 보론(B)이 게이트 스페이서(30)와 산화막(40)을 향하여 아웃 디퓨전(Out diffision)되는 현상이 발생한다. 이 결과 소스 및 드레인 영역(18)의 보론 양이 감소하면서, PMOS 트랜지스터의 전류가 감소하는 문제점이 발생한다.
그리고 질화막 스페이서(50)는 PMOS 트랜지스터에서 인장 스트레스(Tensile stress)를 유발하는 물질로서, 이 질화막 스페이서(50)에 의해 PMOS 트랜지스터가 인장 스트레스를 받으면 모빌리티(Mobility)가 감소하면서 마찬가지로 PMOS 트랜지스터의 전류가 감소하는 문제점이 발생한다.
도 2는 본 발명의 바람직한 실시예에 따르는 반도체 소자의 트랜지스터를 도시한 도면이며, 이하에서는 도 2를 참조하여 위와 같은 PMOS 트랜지스터의 문제점을 해결할 수 있는 실시예를 설명한다.
도 2를 참조하면, 좌측에 도시된 NMOS 트랜지스터의 구조는 도 1에 도시된 트랜지스터의 구조와 유사하지만, 우측에 도시된 PMOS 트랜지스터의 구조는 도 1에 도시된 실시예와 상이하다. 구체적으로, 도 2의 PMOS 트랜지스터는 질화막 스페이서(50)가 형성되지 않는다는 점과, 산화막(40)이 게이트 스페이서(30)의 측벽에만 잔류하고 P+ 이온주입 영역(18)의 상부에는 잔류하지 않는다는 점에서 도 1에 도시된 실시예와 상이하다. 또한 잔류한 게이트 스페이서(30) 및 산화막(40)은 도 1의 실시예와는 달리, N2 또는 H2 플라즈마 처리 공정에 의해 수소(H)가 제거된 산화막이다.
한편 도 2의 좌측에 도시된 NMS 트랜지스터 구조를 살펴보면, 게이트(22) 측벽에 게이트 스페이서(30)가 형성되고, 그 상부에 산화막(40) 및 질화막 스페이서(50)가 형성되는 점은 도 1의 PMOS 트랜지스터와 동일하다. 다만 반도체 기판은 P 웰(12; P-well)로 이온주입이 되어 있으며, 게이트(22) 좌우 측 기판에는 N+ 이온주입에 의해 N+ 이온주입 영역(14)으로 소스와 드레인이 형성되는 차이가 있다.
도 2에 도시된 본 발명의 바람직한 실시예는 이와 같은 구조를 가지기 때문에, 도 1에 도시된 실시예의 문제점을 해결할 수 있다. 먼저 게이트 스페이서(30) 및 산화막(40)에서 수소가 제거되었기 때문에, P+ 이온주입 영역(18)에서 보론의 아웃 디퓨전을 방지함으로써 PMOS 전류를 증가시킬 수 있다. 그리고 PMOS 트랜지스터에 질화막 스페이서(50)가 존재하지 않기 때문에, PMOS 트랜지스터가 인장 스트레스를 받는 것을 방지할 수 있다.
다음으로, 도 3 내지 도 6은 본 발명의 바람직한 실시예에 따르는 반도체 소자의 트랜지스터 형성방법을 도시한 도면이며, 이하에서는 도 3 내지 도 6을 참조 하여 도 2에 도시된 반도체 소자의 트랜지스터를 형성하는 방법을 살펴본다.
먼저 도 3을 참조하면, 반도체 기판에 NMOS 게이트(22) 및 PMOS 게이트(24)를 형성한다. 이후 두 게이트(22, 24)를 포함한 반도체 기판의 전면에 게이트 스페이서(30)를 증착한다. 그리고 게이트 스페이서(30)의 상부에 산화막(40)을 증착하기 전에, 종래와는 달리 NMOS 영역에서만 이온주입 공정을 실시한다.
즉 PMOS 영역은 감광막과 같은 마스크(미도시)로 보호한 채, NMOS 영역만 노출시킨 상태로 반도체 기판 및 게이트(22) 상부에 존재하는 게이트 스페이서(30)를 식각하여 제거한 뒤, N+ 이온주입을 통해 N+ 이온주입 영역(14)을 형성한다. 이 때 PMOS 영역은 게이트 스페이서(30)가 게이트(24)와 반도체 기판을 포함한 전면에 잔류하기 때문에, 이온주입 공정이 이루어지지 않는다.
이후 NMOS 영역 및 PMOS 영역의 상부에 산화막(40)을 증착하며, 이 산화막(40)은 상술한 바와 같이 질화막 스페이서(50; 도 2 참조)로부터 반도체 기판을 보호하기 위한 구성이다.
다음으로 도 4에 도시된 바와 같이, 게이트 스페이서(30) 및 산화막(40)에 존재하는 수소(H)를 제거하는 공정을 실시한다. 이 공정은 H2 플라즈마 또는 N2 플라즈마 공정(도 4의 화살표로 표시)을 이용하는 것이 바람직하며, 게이트 스페이서(30) 및 산화막(40)을 포함한 전면에 H2 플라즈마 또는 N2 플라즈마를 조사한다. 이 결과 게이트 스페이서(30) 및 산화막(40) 내부에 존재하던 수소 이온(H)이 산소(O)와 결합하며 H2O가 생성되어 수증기로 배출되면서, 게이트 스페이서(30) 및 산 화막(40) 내부의 수소 이온(H)이 제거된다. 이 H2 플라즈마 또는 N2 플라즈마 공정에서 수소 이온과 산소가 결합하여 H2O가 생성되는 반응식은 도 7에 도시되어 있다.
이 H2 또는 N2 플라즈마 공정은, 400 mTorr 이상 10 Torr 이하의 압력, 100 W 이상 3 kW 이하의 파워, 25°C 이상 500°C 이하의 온도에서, N2 가스만을 사용하거나 혹은 N2와 H2 가스를 혼합한 가스를 사용하여 이루어지는 것이 바람직하다. 이 공정에 의해 게이트 스페이서(30) 및 산화막(40) 내부의 수소 이온은 제거되기 때문에, 이후 PMOS 영역의 소스 드레인에서 보론(B)의 아웃 디퓨젼 현상을 방지할 수 있고 PMOS 전류를 증가시킬 수 있게 된다.
이후 도 5를 참조하면, H2 또는 N2 플라즈마 공정이 완료된 산화막(40) 표면에 질화막 스페이서(50)를 형성한다. 이는 셀 영역(미도시)의 게이트 상부에 질화막 스페이서를 형성하는 공정에 의한 것으로, 셀 영역에서는 이 공정에 앞서 게이트 스페이서(30)와 산화막(40)을 제거하는 공정이 먼저 이루어진다. 이 질화막 스페이서(50)는 NMOS 영역 및 PMOS 영역에 모두 증착되고, 반도체 기판에 인장 스트레스를 가하게 되며 NMOS 영역의 전류는 증가시키고 PMOS 영역의 전류는 감소시키는 방향으로 작용한다.
다음으로 도 6에 도시된 바와 같이, NMOS 영역을 보호하면서 PMOS 영역만을 오픈시키는 감광막 등과 같은 재질의 마스크(60)를 NMOS 영역에 형성하고, PMOS 영역에 P+ 이온주입 공정을 실시한다. 구체적으로, 먼저 PMOS 영역에서 질화막 스페 이서(50) 및 산화막(40)을 식각하여 제거하여, PMOS 게이트(24)의 측벽에는 게이트 스페이서(30)와 산화막(40)의 일부만이 잔류하게 된다. 이후 PMOS 영역에 P+ 이온주입 공정을 실시하여 소스 및 드레인이 되는 P+ 이온주입 영역(18)을 형성한다. 그리고 도 6에서 NMOS 영역을 덮는 마스크(60)를 제거함으로써 도 2에 도시된 반도체 소자의 트랜지스터가 완성된다.
이와 같이 본 발명의 바람직한 실시예에서는 PMOS 이온주입 공정을 질화막 스페이서(50) 증착 공정 이후로 변경하였기 때문에, PMOS 이온주입 공정을 통해 PMOS 영역의 질화막 스페이서(50)를 제거함으로써 PMOS 전류를 증가시킬 수 있다.
지금까지 설명한 방법으로 형성된 본 발명에 따르는 반도체 소자의 트랜지스터는, PMOS 영역의 게이트 스페이서(30) 및 산화막(40)에서 수소가 제거되었고, 산화막(40) 또한 대부분 제거되고 스페이서(30)의 측벽에만 잔류하기 때문에, P+ 이온주입 영역(18)에서 보론의 아웃 디퓨전을 방지함으로써 PMOS 전류를 증가시킬 수 있다.
아울러 NMOS 영역에만 질화막 스페이서(50)가 존재하여 NMOS 영역의 인장 스트레스를 유지하면서 NMOS 전류를 유지시킬 수 있다. 반면 PMOS 영역에서는 질화막 스페이서(50)를 제거함으로써, PMOS 영역의 인장 스트레스를 감소시키고 PMOS 전류를 증가시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하 는 것이다.
도 1은 반도체 소자의 트랜지스터를 도시한 도면;
도 2는 본 발명의 바람직한 실시예에 따르는 반도체 소자의 트랜지스터를 도시한 도면;
도 3 내지 도 6은 본 발명에 따르는 반도체 소자의 트랜지스터 형성방법을 도시한 도면;
도 7은 본 발명에 따르는 반도체 소자의 트랜지스터 형성방법 중 플라즈마 처리단계에서의 화학 반응식이다.
<도면의 주요 부분에 대한 부호의 설명>
12 : P-웰(P-Well) 14 : n+ 이온주입영역
16 : N-웰(N-Well) 18 : p+ 이온주입영역
22, 24 : 게이트 30 : 게이트 스페이서
40 : 산화막 50 : 질화막 스페이서

Claims (12)

  1. 반도체 기판의 NMOS 영역과 PMOS 영역에 게이트를 형성하는 단계;
    상기 게이트의 측벽에 게이트 스페이서를 형성하는 단계;
    상기 NMOS 영역에 이온을 주입하여 NMOS 영역에 접합영역을 형성하는 단계;
    상기 게이트를 포함하는 반도체 기판의 전면에 산화막을 증착하는 단계;
    상기 산화막 및 상기 게이트 스페이서에 N2 플라즈마 또는 H2 플라즈마를 처리하여, 상기 상기 산화막 및 상기 게이트 스페이서에 존재하는 수소(H)를 제거하는 단계;
    상기 산화막을 포함한 반도체 기판의 전면에 질화막 스페이서를 증착하는 단계;
    상기 PMOS 영역의 질화막 스페이서를 제거하는 단계; 및
    상기 PMOS 영역의 산화막을 제거하고, 상기 PMOS 영역에 이온을 주입하여 PMOS 영역에 접합영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  2. 삭제
  3. 청구항 2에 있어서,
    상기 N2 또는 H2 플라즈마를 처리하는 단계는,
    400 mTorr 이상 10 Torr 이하의 압력, 100 W 이상 3 kW 이하의 파워, 25°C 이상 500°C 이하의 온도에서 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  4. 삭제
  5. 청구항 1에 있어서,
    상기 NMOS 영역에 이온을 주입하는 단계는,
    상기 NMOS 영역을 노출시키는 마스크를 형성하는 단계;
    상기 NMOS 영역에 이온을 주입하는 단계; 및
    상기 마스크를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  6. 청구항 1에 있어서,
    상기 PMOS 영역에 이온을 주입하는 단계는,
    상기 PMOS 영역을 노출시키는 마스크를 형성하는 단계;
    상기 PMOS 영역에 이온을 주입하는 단계; 및
    상기 마스크를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  7. 삭제
  8. 청구항 1에 있어서,
    상기 질화막 스페이서를 증착하는 단계 이전,
    반도체 기판에서 셀 영역의 게이트에 형성된 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  9. 반도체 기판의 NMOS 영역과 PMOS 영역에 각각 형성되는 게이트;
    상기 NMOS 영역과 PMOS 영역의 게이트와 인접한 반도체 기판에 형성되는 접합영역;
    상기 NMOS 영역의 접합영역 상부에만 형성되며, 수소(H)가 제거된 산화막;
    상기 NMOS 영역의 산화막 상부 및 접합영역 상부에만 형성되는 질화막 스페이서
    를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  10. 삭제
  11. 청구항 9에 있어서,
    상기 NMOS 영역 및 상기 PMOS 영역의 게이트 측면에 형성되는 게이트 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  12. 청구항 9에 있어서,
    상기 NMOS 영역에 증착되는 질화막 스페이서를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
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