KR100744269B1 - 모스 트랜지스터의 게이트 산화막 형성 방법 - Google Patents

모스 트랜지스터의 게이트 산화막 형성 방법 Download PDF

Info

Publication number
KR100744269B1
KR100744269B1 KR1020060083398A KR20060083398A KR100744269B1 KR 100744269 B1 KR100744269 B1 KR 100744269B1 KR 1020060083398 A KR1020060083398 A KR 1020060083398A KR 20060083398 A KR20060083398 A KR 20060083398A KR 100744269 B1 KR100744269 B1 KR 100744269B1
Authority
KR
South Korea
Prior art keywords
gate oxide
oxide film
oxide layer
mos transistor
thickness
Prior art date
Application number
KR1020060083398A
Other languages
English (en)
Inventor
최용건
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020060083398A priority Critical patent/KR100744269B1/ko
Application granted granted Critical
Publication of KR100744269B1 publication Critical patent/KR100744269B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 모스 트랜지스터의 게이트 산화막 형성 방법에 관한 것으로, 소자 분리막이 형성된 반도체 기판 상에 목표 게이트 산화후막보다 얇은 두께의 게이트 산화막을 기설정 횟수 반복 형성하고, 형성된 게이트 산화막을 식각하여 게이트 산화박막을 형성하며, 불순물을 도핑하기 위한 어닐 공정을 실시하여 게이트 산화박막과 목표 게이트 산화후막이 병합된 모스 트랜지스터 게이트 산화막을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 목표 게이트 산화후막보다 얇은 두께로 게이트 산화막을 수 회 반복 성장 및 어닐을 실시하여 불순물이 균일하게 도핑되도록 함으로써, 높은 신뢰도의 디바이스 특성을 유지할 수 있다.
모스 트랜지스터, 게이트 산화막

Description

모스 트랜지스터의 게이트 산화막 형성 방법{METHOD FOR MANUFACTURING MOS TRANSISTOR'S GATE}
도 1a 및 도 1b는 종래 기술에 의한 모스 트랜지스터의 게이트 산화막 형성 과정을 도시한 공정 단면도,
도 2는 종래 기술에 의한 게이트 산화막 형성시 N 도핑 농도 변화를 나타낸 그래프,
도 3a 내지 도 3d는 본 발명에 따른 모스 트랜지스터의 게이트 산화막 형성 과정을 순차적으로 나타낸 공정 단면도,
도 4는 본 발명에 따른 게이트 산화막 형성시 N 도핑 농도 변화를 나타낸 그래프.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판
102a, 102b, 102c : 게이트 산화막
104 : 게이트 산화박막
본 발명은 모스 트랜지스터의 제조 방법에 관한 것으로서, 특히 게이트 산화막의 N 도핑(doping)을 실시함에 있어서 게이트 산화후막(thick gate oxidation film)의 도핑 프로파일(profile)을 균일하게 하는데 적합한 모스 트랜지스터의 게이트 산화막 형성 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라, 모스 트랜지스터의 게이트 임계 치수(CD : Critical Dimension)가 점점 작아지고 있고, 이에 따라 쇼트 채널효과(short channel effect) 등이 문제되고 있는 바, 이를 해결할 수 있는 다양한 기술들이 제안되고 있다. 이러한 쇼트 채널효과를 억제하기 위한 방법의 일 예로서 모스 트랜지스터에 LDD(Lightly Doped Drain) 구조가 채택되고 있다.
한편, 0.18㎛ 이하 급의 로직 공정과 20V 이상 급의 고전압(high voltage) 공정을 병합(merge)할 때, 여러 가지 부수적인 분제가 발생하는데, 그 중 하나가 30Å 이하의 게이트 산화박막(thin gate oxidation layer) 형성 공정과 500Å 이상의 게이트 산화후막(thick gate oxidation layer) 형성 공정을 병합하는 것이다.
도 1a 및 도 1b는 이와 같은 게이트 산화박막 형성과 게이트 산화후막 형성을 병합하는 경우의 전형적인 게이트 산화막 형성 과정을 순차적으로 나타낸 공정 단면도이다.
이들 도면을 참조하면, 종래 기술에 의한 모스 트랜지스터의 게이트 산화막 형성 방법은 다음과 같이 진행된다.
도 1a에 도시된 바와 같이, 반도체 기판(10)으로서 실리콘 기판에 STI(Shallow Trench Isolation) 등의 구조로 소자의 활성 영역과 비활성 영역을 구 분하기 위한 소자 분리막을 형성한다.
그리고 반도체 기판(10)의 활성 영역에 실리콘 산화막(SiO2)으로 이루어진 게이트 산화후막(12)을 형성한다. 이와 같은 게이트 산화후막(12)은, 예를 들면 500Å 이상의 두께로 성장된다.
그런 다음, 도 1b에 도시한 바와 같이, 건식 식각 공정, 예를 들면 플라즈마 식각 공정을 진행하여 게이트 산화후막(12)을 식각함으로써 게이트 산화박막(14)을 형성한다. 이와 같은 게이트 산화박막(14)은, 예를 들면 30Å 이하의 두께로 성장되며, 도 1b의 도면부호 12'는 식각 공정 이후의 게이트 산화후막을 나타낸 것이다.
이후, 불순물을 도핑하기 위한 어닐(anneal) 공정을 실시하여 게이트 산화박막과 게이트 산화후막이 병합된 모스 트랜지스터 게이트 산화막이 형성된다.
일반적으로 30Å 이하의 게이트 산화박막 공정에서의 게이트 산화막은, 질소(Nitrogen)를 함유하게 된다. 이때, 질소 함유를 위해 NO 또는 N2O 분위기에서 어닐 공정을 통해 질소 함유량과 도핑 프로파일(doping profile)을 조정한다.
그런데, 게이트 산화후막(thick gate oxidation layer)의 경우, 도 2의 그래프에 나타난 바와 같이, 산화후막이 성장된 후 낮은 열적 환경으로 어닐이 이루어지므로 질소 도핑 프로파일이 불균일하게 된다. 즉, 게이트 산화후막(12')의 두께가 너무 두껍기 때문에 게이트 산화후막(12')의 깊이가 깊어질수록 N 도핑 농도는 점차 낮아지게 되어 전체 게이트 산화후막(12')의 불순물 도핑 프로파일이 분균일 하게 되는 문제가 발생한다.
이와 같이 분균일한 질소 도핑 프로파일은 게이트 산화후막 내에 또 다른 트랩(trap) 지점으로 작용하게 되어 비정상적이고 신뢰할 수 없는 HV 디바이스 특성을 보이게 된다.
본 발명은 상술한 종래 기술의 문제를 해결하기 위한 것으로, 목표 게이트 산화후막보다 얇은 두께로 게이트 산화막을 수 회 반복 성장 및 어닐을 실시하여 불순물이 균일하게 도핑될 수 있는 모스 트랜지스터의 게이트 산화막 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 소자 분리막이 형성된 반도체 기판 상에 목표 게이트 산화후막보다 얇은 두께의 게이트 산화막을 기설정 횟수 반복 형성하는 단계와, 상기 형성된 게이트 산화막을 식각하여 게이트 산화박막을 형성하는 단계와, 불순물을 도핑하기 위한 어닐 공정을 실시하여 상기 게이트 산화박막과 상기 목표 게이트 산화후막이 병합된 모스 트랜지스터 게이트 산화막을 형성하는 단계를 포함하는 모스 트랜지스터의 게이트 산화막 형성 방법을 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 3a 및 도 3d는 본 발명의 바람직한 실시예에 따른 게이트 산화박막 형성 과 게이트 산화후막 형성을 병합하는 경우의 게이트 산화막 형성 과정을 순차적으로 나타낸 공정 단면도이다.
이들 도면을 참조하면, 본 발명에 따른 모스 트랜지스터의 게이트 산화막 형성 방법은 다음과 같이 진행된다.
도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판에 STI(Shallow Trench Isolation) 등의 구조로 소자의 활성 영역과 비활성 영역을 구분하기 위한 소자 분리막을 형성한다.
그리고 반도체 기판(100)의 활성 영역에 실리콘 산화막(SiO2)으로 이루어진 제 1 게이트 산화막(102a)을 형성한다. 이와 같은 제 1 게이트 산화막(102a)은, 바람직하게는 목표 게이트 산화후막의 전체 두께의 30%, 보다 바람직하게는 200Å의 두께로 형성된다.
이때, 상기 제 1 게이트 산화막(102a)은, 불순물 도핑, 예를 들면 NO 또는 N2O 도핑을 위해 성장 및 어닐링 되는 것을 특징으로 한다.
도 3b에서는 상기 형성된 제 1 게이트 산화막(102a) 상부면에 제 2 게이트 산화막(102b)을 형성한다. 이와 같은 제 2 게이트 산화막(102b)은, 바람직하게는 목표 게이트 산화후막의 전체 두께의 30%, 보다 바람직하게는 200Å의 두께로 형성된다.
이때, 상기 제 2 게이트 산화막(102b)도 상기 제 1 게이트 산화막(102a)과 마찬가지로, 불순물 도핑, 예를 들면 NO 또는 N2O 도핑을 위해 성장 및 어닐링 되는 것을 특징으로 한다.
도 3c에서는 상기 형성된 제 2 게이트 산화막(102b) 상부면에 제 3 게이트 산화막(102c)을 형성한다. 이와 같은 제 3 게이트 산화막(102c)은, 바람직하게는 목표 게이트 산화후막의 전체 두께의 30%, 보다 바람직하게는 200Å의 두께로 형성된다.
이때, 상기 제 3 게이트 산화막(102c)도 상기 제 1 게이트 산화막(102a) 및 제 2 게이트 산화막(102b)과 마찬가지로, 불순물 도핑, 예를 들면 NO 또는 N2O 도핑을 위해 성장 및 어닐링 되는 것을 특징으로 한다.
그런 다음, 도 3d에 도시한 바와 같이, 건식 식각 공정, 예를 들면 플라즈마 식각 공정을 진행하여 게이트 산화막(102a, 102b, 102c)을 식각함으로써 게이트 산화박막(104)을 형성한다. 이와 같은 게이트 산화박막(104)은, 예를 들면 30Å 이하의 두께로 성장되며, 도 1b의 도면부호 102a', 102b', 102c'는 식각 공정 이후의 각각의 게이트 산화막을 나타낸 것이다.
이후, 불순물을 도핑하기 위한 어닐 공정을 실시하여 다수의 게이트 산화막과 게이트 산화후막이 병합된 모스 트랜지스터 게이트 산화막을 형성한다.
본 실시예에 따른 다층 게이트 산화막의 경우, 도 4의 그래프에 나타난 바와 같이, 최종 목표 게이트 산화후막의 30% 두께로 각각의 게이트 산화막(102a', 102b', 102c')을 각각 성장 및 어닐링하였기 때문에, 균일한 불순물 도핑 프로파일이 얻어짐을 알 수 있다. 즉, 최종 목표 게이트 산화후막의 두께에 도달할 때까지 목표 게이트 산화후막보다 얇은 두께의 게이트 산화막을 반복 성장 및 어닐링하여 각각의 얇은 게이트 산화막에 대해 불순물 도핑이 균일하게 됨으로써, 기존의 두꺼운 산화후막 형성시에 불순물 도핑 농도가 점차 낮아지는 것(도 2)에 비해, 일정한 불순물 도핑 농도를 유지함을 알 수 있다.
본 발명에 의하면, 목표 게이트 산화후막보다 얇은 두께로 게이트 산화막을 수 회 반복 성장 및 어닐을 실시하여 불순물이 균일하게 도핑되도록 함으로써, 높은 신뢰도의 디바이스 특성을 유지할 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (6)

  1. 소자 분리막이 형성된 반도체 기판 상에 목표 게이트 산화후막보다 얇은 두께의 게이트 산화막을 기설정 횟수 반복 형성하는 단계와,
    상기 형성된 게이트 산화막을 식각하여 게이트 산화박막을 형성하는 단계와,
    불순물을 도핑하기 위한 어닐 공정을 실시하여 상기 게이트 산화박막과 상기 목표 게이트 산화후막이 병합된 모스 트랜지스터 게이트 산화막을 형성하는 단계
    를 포함하는 모스 트랜지스터의 게이트 산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 산화막은, 상기 목표 게이트 산화후막의 30% 두께로 반복 형성되는 것을 특징으로 하는 모스 트랜지스터의 게이트 산화막 형성 방법.
  3. 제 1 항에 있어서,
    상기 기설정 횟수는 3회인 것을 특징으로 하는 모스 트랜지스터의 게이트 산화막 형성 방법.
  4. 제 1 항에 있어서,
    상기 게이트 산화막 형성 단계는, 질소 도핑을 통한 성장 및 어닐 공정이 반복 수행되는 것을 특징으로 하는 모스 트랜지스터의 게이트 산화막 형성 방법.
  5. 제 1 항에 있어서,
    상기 반복 형성되는 게이트 산화막의 두께는, 200Å인 것을 특징으로 하는 모스 트랜지스터의 게이트 산화막 형성 방법.
  6. 제 1 항에 있어서,
    상기 게이트 산화박막의 두께는, 30Å인 것을 특징으로 하는 모스 트랜지스터의 게이트 산화막 형성 방법.
KR1020060083398A 2006-08-31 2006-08-31 모스 트랜지스터의 게이트 산화막 형성 방법 KR100744269B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060083398A KR100744269B1 (ko) 2006-08-31 2006-08-31 모스 트랜지스터의 게이트 산화막 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060083398A KR100744269B1 (ko) 2006-08-31 2006-08-31 모스 트랜지스터의 게이트 산화막 형성 방법

Publications (1)

Publication Number Publication Date
KR100744269B1 true KR100744269B1 (ko) 2007-07-30

Family

ID=38499892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060083398A KR100744269B1 (ko) 2006-08-31 2006-08-31 모스 트랜지스터의 게이트 산화막 형성 방법

Country Status (1)

Country Link
KR (1) KR100744269B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199919A (zh) * 2019-12-20 2020-05-26 合肥晶合集成电路有限公司 一种半导体器件的制造方法及其形成的半导体器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010065789A (ko) * 1999-12-30 2001-07-11 박종섭 반도체소자의 듀얼게이트산화막 형성방법
KR20040107226A (ko) * 2003-06-13 2004-12-20 주식회사 하이닉스반도체 듀얼 게이트 산화막 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010065789A (ko) * 1999-12-30 2001-07-11 박종섭 반도체소자의 듀얼게이트산화막 형성방법
KR20040107226A (ko) * 2003-06-13 2004-12-20 주식회사 하이닉스반도체 듀얼 게이트 산화막 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111199919A (zh) * 2019-12-20 2020-05-26 合肥晶合集成电路有限公司 一种半导体器件的制造方法及其形成的半导体器件
CN111199919B (zh) * 2019-12-20 2021-05-14 合肥晶合集成电路股份有限公司 一种半导体器件的制造方法及其形成的半导体器件

Similar Documents

Publication Publication Date Title
US9478656B2 (en) Method for fabricating a field effect transistor with local isolations on raised source/drain trench sidewalls
US8441078B2 (en) Semiconductor device including SiON gate dielectric with portions having different nitrogen concentrations
US10347626B2 (en) High quality deep trench oxide
US7344933B2 (en) Method of forming device having a raised extension region
JP5015533B2 (ja) 半導体装置の製造方法
KR101054320B1 (ko) 반도체 장치의 제조 방법
KR100744269B1 (ko) 모스 트랜지스터의 게이트 산화막 형성 방법
US20120142159A1 (en) Method for fabricating semiconductor device
US9356110B2 (en) Semiconductor device and manufacturing method thereof
US7582520B2 (en) Method of fabricating complementary metal-oxide-semiconductor transistor and metal-oxide-semiconductor transistor
KR100995330B1 (ko) 반도체소자의 제조방법
US6495432B2 (en) Method of improving a dual gate CMOS transistor to resist the boron-penetrating effect
KR100752197B1 (ko) 반도체 소자의 제조 방법
US7494879B2 (en) Method for forming a gate insulating layer of a semiconductor device
KR100905777B1 (ko) 모스펫 소자의 제조방법
KR100982961B1 (ko) 반도체 소자의 제조 방법
KR100824132B1 (ko) 반도체 소자의 제조 방법
KR100774790B1 (ko) 더미 스페이서를 구비한 반도체 소자 제조방법
KR100572212B1 (ko) 반도체 소자 제조 방법
KR100600253B1 (ko) 반도체 소자 제조 방법
JP2010098236A (ja) 半導体装置及びその製造方法
KR20050104209A (ko) 피모스 트랜지스터의 제조방법
KR20080003954A (ko) 반도체 소자의 제조 방법
KR20090034535A (ko) 모스 트랜지스터 제조방법
KR20080089097A (ko) 반도체 소자의 게이트 전극 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee