KR100824132B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 게이트 절연막 및 폴리막을 형성하는 단계, 폴리막의 NMOS 영역 및 PMOS 영역 각각에 이온주입 공정을 실시하는 단계, 반도체 기판에 열처리 공정을 실시하는 단계, 이온주입된 폴리막 상부에 장벽막, 게이트 전극막, 게이트 전극막을 보호하기 위한 보호막, 하드 마스크막 및 포토레지스트 패턴을 형성하는 단계, 포토레지스트 패턴에 따라 식각 공정을 실시하여 하드 마스크막 패턴을 형성하는 단계, 하드 마스크막 패턴에 따라 식각 공정을 실시하여 보호막, 게이트 전극막, 장벽막 및 폴리막을 패터닝하는 단계 및 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
이중 폴리 게이트, NMOS, PMOS, 이상 화합물, 이상 산화, 이온주입
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 절연막
104 : 폴리막 106 : 제1 포토레지스트 패턴
108 : 제2 포토레지스트 패턴 110 : 장벽막
112 : 게이트 전극막 114 : 보호막
116 : 하드 마스크막 118 : 제3 포토레지스트 패턴
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 텅스텐 게이트 전극막을 사용하는 이중 폴리 게이트(DPG) 형성 공정 시 게이트 전극의 이상 산화를 방지하고, 이에 의해 후속 하드 마스크막의 접합성을 개선하는 반도체 소자의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자를 제조함에 있어서 폴리실리콘 게이트 전극막과 소자 간의 배선의 저저항화를 위해 NMOS 트랜지스터의 게이트는 N형, PMOS 트랜지스터의 게이트는 P형인 이중 폴리 게이트(dual poly gate; DPG) 구조를 적용하고 있다.
하지만, 단일 폴리 게이트(single poly gate)에서는 나타나지 않았던 문제점들이 발생하게 되었다. 대표적으로는 PMOS 트랜지스터 지역에 도핑(doping)된 보론(boron) 이온들이 후속 열처리 공정 시 확산되어 게이트 전극막 상부에 쌓일 수 있는데, 이로 인해 게이트 전극막의 상부 표면에 이상 화합물이 형성될 수 있다. 이는, 후속 게이트 전극막 상부에 형성하는 하드 마스크막의 접합성을 낮추어 하드 마스크막의 들뜸 현상(peeling)을 유발할 수 있다.
또한, 게이트 패터닝 공정에 사용된 감광막 패턴의 제거 공정 시 O2 플라즈마(plasma)를 사용하는데, O2 플라즈마(plasma)에 의해 게이트 전극막의 표면이 그레인 바운더리(grain boundary)를 따라 O2가 반응하여 이상 산화를 발생시킬 수 있다. 이상 산화가 발생하면, 후속 감광막 패턴을 제거한 후 실시하는 습식 클리닝 공정 시 이상 산화막이 BOE(Buffered Oxide Etchant)에 의해 제거됨으로써 게이트 전극막이 노출되어 누설전류(leakage current)를 발생시킬 수 있다
본 발명은 게이트 전극막 표면에 전도성 박막의 보호막을 형성함으로써 하드 마스크막의 들뜸 현상을 방지하고, 감광막 제거 공정 시 이상 산화의 발생을 방지하도록 한다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판상에 게이트 절연막 및 폴리막을 형성한다. 폴리막의 NMOS 영역 및 PMOS 영역 각각에 이온주입 공정을 실시한다. 반도체 기판에 열처리 공정을 실시한다. 이온주입된 폴리막 상부에 장벽막, 게이트 전극막, 게이트 전극막을 보호하기 위한 보호막, 하드 마스크막 및 포토레지스트 패턴을 형성한다. 포토레지스트 패턴에 따라 식각 공정을 실시하여 하드 마스크막 패턴을 형성한다. 하드 마스크막 패턴에 따라 식각 공정을 실시하여 보호막, 게이트 전극막, 장벽막 및 폴리막을 패터닝한다. 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법으로 이루어진다.
폴리막은 언도프트 폴리실리콘막으로 형성하고, 폴리막의 NMOS 영역에는 N타입의 불순물을 주입하고, PMOS 영역에는 P타입의 불순물을 주입하는 단계를 포함한다.
N타입의 불순물로 P 또는 As 이온을 사용하고, P타입의 불순물로 B 또는 BF2 이온을 사용한다.
열처리 공정은 퍼니스를 사용하여 실시하거나, 급속 열처리 공정(RTA)으로 실시하며, 퍼니스를 이용한 열처리 공정은 N2 또는 진공 분위기에서 실시한다.
장벽막은 Ti/TiN 또는 WN으로 형성하고, 게이트 전극막은 텅스텐으로 형성하며, 보호막은 폴리실리콘막, WSi막 및 TiN막 중 어느 하나로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 트랜지스터를 형성하기 위하여 반도체 기판(100)상에 게이트 절연막(102) 및 폴리막(104)을 형성한다. 게이트 절연막(102)은 산화막으로 형성할 수 있다 폴리막(104)은 후속 이온주입 공정으로 NMOS 및 PMOS 트랜지스터를 구현하기 위하여 언도프트 폴리실리콘막으로 형성하는 것이 바람직하다. NMOS 영역의 폴리막(104)에 이온주입 공정을 실시하기 위하여 NMOS 영역이 개방된 제1 포토레지스트 패턴(106)을 형성한다.
제1 포토레지스트 패턴(106)에 따라 제1 이온주입 공정을 실시한다. 제1 이온주입 공정은 N 타입의 불순물을 사용하여 실시한다. N 타입의 불순물로는 5가 불 순물(예를 들면, P 또는 As)을 사용할 수 있다. 제1 이온주입 공정을 실시하면, NMOS 영역의 폴리막(104)은 캐리어(carrier)가 증가된 N타입의 폴리막(104a)이 된다.
도 1b를 참조하면, 제1 포토레지스트 패턴(도 1a의 106)을 제거하고, PMOS 영역의 폴리막(104)에 이온주입 공정을 실시하기 위하여 폴리막(104) 상부에 PMOS 영역이 개방된 제2 포토레지스트 패턴(108)을 형성한다.
제2 포토레지스트 패턴(108)에 따라 제2 이온주입 공정을 실시한다. 제2 이온주입 공정은 P 타입의 불순물을 사용하여 실시한다. P 타입의 불순물로는 3가 불순물(예를 들면, B 또는 BF2)을 사용할 수 있다. 제2 이온주입 공정을 실시하면, PMOS 영역의 폴리막(104)은 정공(hole)이 증가된 P타입 폴리막(104b)이 된다.
도 1c를 참조하면, 제2 포토레지스트 패턴(도 1b의 108)을 제거하고, 이온주입된 폴리막(104a 및 104b)을 전도성을 가지게 하기 위하여 열처리 공정을 실시한다. 열처리 공정을 실시함으로써 폴리막(104a 및 104b)에 주입된 이온이 실리콘(Si)과 결합되어 폴리막(104a 및 104b)은 전도성을 갖게 된다. 열처리 공정은 퍼니스(furnace)를 사용하여 실시할 수 있으며, 이때 N2 또는 진공 분위기에서 실시할 수 있다. 또는, 열처리 공정으로 급속 열처리 공정(rapid thermal anneal; RTA)을 실시하여 불순물을 활성화 시킬 수도 있다.
전도성의 폴리막(104a 및 104b) 상에 장벽막(barrier metal; 110), 게이트 전극막(112) 및 보호막(114)을 형성한다. 장벽막(110)은 게이트 전극막(112)의 플 루오린(fourine) 성분이 게이트 절연막(102) 쪽으로 확산하여 트랩(trap)되는 것을 방지하기 위해 형성한다. 이를 위해, 장벽막(110)은 Ti/TiN 또는 WN으로 형성할 수 있다. 또한, 장벽막(110)은 게이트 전극막(112)과 폴리막(104a 및 104b) 과의 일함수(work function)의 차이를 줄여 저항을 낮추는 역할을 하기도 한다.
게이트 전극막(112)은 텅스텐(tungsten; W)으로 형성하는 것이 바람직하며, 콘보호막(114)은 전도층으로 형성할 수 있다. 예를 들면, 보호막(114)은 폴리실리콘막, WSi막 및 TiN막 중 어느 하나로 형성할 수 있다.
한편, P타입 폴리막(104b)의 보론(B) 확산에 의해 게이트 전극막(112) 표면에 이상 화합물이 발생하기 쉬운데, 보호막(114)은 이를 방지하는 역할을 하기도 한다. 또한, 보호막(114)은 게이트 전극막(112)과 후속 하드 마스크막과의 접합 특성을 향상시킴으로써 계면의 들뜸 현상을 방지할 수 있다.
또한, 보호막(114)은 후속 콘택홀(contact hole) 형성 공정 시 계면 저항을 감소시키는 역할을 하기도 하며, 포토레지스트를 제거하는 공정 시 O2 플라즈마에 의한 게이트 전극막(112)의 이상 산화를 방지할 수도 있다.
도 1d를 참조하면, 보호막(114) 상부에 하드 마스크막(116) 및 제3 포토레지스트 패턴(118)을 형성한다. 하드 마스크막(116)은 질화막으로 형성할 수 있다. 제3 포토레지스트 패턴(118)은 NMOS 영역 및 PMOS 영역에 형성될 게이트 패턴을 갖는다.
도 1e를 참조하면, 제3 포토레지스트 패턴(도 1d의 118)에 따라 식각 공정을 실시하여 하드 마스크막(116)을 패터닝한다. 식각 공정은 하드 마스크막 패턴(116a) 사이로 보호막(114)이 노출될 때까지 실시한다.
다음으로, 제3 포토레지스트 패턴(118)을 제거하는 식각 공정을 실시한다. 식각 공정은 O2 플라즈마를 사용하는데, O2 플라즈마는 게이트 전극막(112)의 표면을 이상 산화시키는 특성이 있으나, 보호막(114)이 게이트 전극막(112) 상부를 보호하고 있으므로 게이트 전극막(112)이 손상을 입지 않는다.
도 1f를 참조하면, 하드 마스크막 패턴(116a)에 따라 식각 공정을 실시하여 게이트 전극막 패턴(112a), 장벽막 패턴(110a) 및 폴리막 패턴(104a 및 104b)을 형성한다. 이로써, NMOS 지역과 PMOS 지역에 트랜지스터들을 형성하여 이중 폴리 게이트(DPG)를 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 게이트 전극막 표면에 보호막을 형성함으로써 게이트 전극막과 하 드 마스크막 간의 접합성을 향상시켜 계면의 들뜸 현상을 방지하여 패터닝 공정을 용이하게 실시할 수 있고, 감광막 제거 공정 시 발생하는 O2 플라즈마로부터 게이트 전극막을 보호하여 이상 산화의 발생을 억제시킬 수 있으며, 이로 인해 누설 전류의 발생을 줄일 수 있다.
Claims (10)
- 반도체 기판상에 게이트 절연막 및 폴리막을 형성하는 단계;상기 폴리막의 NMOS 영역 및 PMOS 영역 각각에 이온주입 공정을 실시하는 단계;상기 반도체 기판에 열처리 공정을 실시하는 단계;상기 이온주입된 폴리막 상부에 장벽막, 게이트 전극막, 상기 게이트 전극막을 보호하기 위한 보호막, 하드 마스크막 및 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴에 따라 식각 공정을 실시하여 하드 마스크막 패턴을 형성하는 단계;상기 하드 마스크막 패턴에 따라 식각 공정을 실시하여 보호막, 게이트 전극막, 장벽막 및 폴리막을 패터닝하는 단계; 및상기 포토레지스트 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리막은 언도프트 폴리실리콘막으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리막의 NMOS 영역에는 N타입의 불순물을 주입하고, 상기 PMOS 영역에는 P타입의 불순물을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 N타입의 불순물로 P 또는 As 이온을 사용하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 P타입의 불순물로 B 또는 BF2 이온을 사용하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 열처리 공정은 퍼니스를 사용하여 실시하거나, 급속 열처리 공정(RTA)으로 실시하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 퍼니스를 이용한 열처리 공정은 N2 또는 진공 분위기에서 실시하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 장벽막은 Ti/TiN 또는 WN으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 전극막은 텅스텐으로 형성하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 보호막은 폴리실리콘막, WSi막 및 TiN막 중 어느 하나로 형성하는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070039906A KR100824132B1 (ko) | 2007-04-24 | 2007-04-24 | 반도체 소자의 제조 방법 |
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| KR1020070039906A KR100824132B1 (ko) | 2007-04-24 | 2007-04-24 | 반도체 소자의 제조 방법 |
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| KR100824132B1 true KR100824132B1 (ko) | 2008-04-21 |
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Citations (3)
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|---|---|---|---|---|
| KR20010003672A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
| KR20020003623A (ko) * | 2000-06-21 | 2002-01-15 | 박종섭 | 듀얼 티타늄 폴리사이드 게이트를 갖는 씨모스 소자의제조방법 |
| JP2002100760A (ja) | 2000-07-21 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法並びにｃｍｏｓトランジスタ |
-
2007
- 2007-04-24 KR KR1020070039906A patent/KR100824132B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003672A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
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