KR100753126B1 - 듀얼폴리게이트를 갖는 반도체소자의 제조 방법 - Google Patents

Abstract

본 발명은 폴리실리콘막의 디펙트, 감광막 스컴, 또는 원치 않는 산화막을 형성하여 소자의 수율을 떨어뜨리고 저항을 증가시키는 문제점을 해결하기 위한 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 전도성보호막을 형성하는 단계, 상기 전도성보호막 상에 희생막을 형성하는 단계, 상기 희생막 상에 감광막패턴을 형성하는 단계, 상기 감광막패턴을 이온주입 마스크로 상기 폴리실리콘막에 이온주입을 실시하는 단계, 상기 희생막을 포함한 전체구조에 어닐공정을 실시하는 단계, 상기 희생막을 제거하는 단계, 상기 전도성보호막 상에 게이트전극을 형성하는 단계를 포함하고, 반도체 기판 상에 폴리실리콘막, 전도성보호막과 희생막을 순차로 적층하는 단계, 상기 희생막 상에 PMOS영역을 오픈시키는 제1감광막패턴을 형성하는 단계, 상기 제1감광막패턴을 이온주입마스크로 P형 불순물을 이온주입하는 단계, 상기 제1감광막패턴을 제거하는 단계, 상기 희생막 상에 NMOS영역을 오픈시키는 제2감광막패턴을 형성하는 단계, 상기 제2감광막패턴을 이온주입마스크로 N형 불순물을 이온주입하는 단계, 상기 제2감광막패턴을 제거하는 단계, 상기 희생막을 포함한 전체구조에 어닐공정을 실시하는 단계, 상기 희생막을 제거하는 단계, 상기 전도성보호막 상에 게이트전극을 형성하는 단계를 포함하고, 상기한 본 발명은 이온주입에 의해 야기되는 디펙트들을 줄이고 이온주입 후 어닐공정에 의해 형성되는 원하지 않는 산화막을 제거하여 소자의 수율 향상과 게이트 스택 저항 감소를 통한 성능 향상을 가능하게 하는 효과가 있다.

이온주입, 어닐, 듀얼폴리게이트, 캡핑레이어

Description

듀얼폴리게이트를 갖는 반도체소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH DUAL POLY GATE}

도 1은 종래 기술에 따른 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도,

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

31 : 반도체 기판 32 : 게이트절연막

33 : 폴리실리콘막 34 : 하프늄막

35 : 하프늄질화막 36 : 제1감광막패턴

37 : 제2감광막패턴 38 : 게이트전극

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 듀얼폴리게이트를 갖는 반도체소자의 제조방법에 관한 것이다.

최근에 디자인룰 감소에 따른 숏채널효과(Short channel effect) 등의 문제를 해결하기 위해 듀얼폴리게이트(Dual poly gate) 사용의 필요성이 대두되고 있다.

듀얼 폴리 게이트는 N형 불순물이 도핑된 N 도우프드 폴리실리콘(N doped polysilicon)을 NMOS/PMOS의 게이트로 모두 사용하는 것이 아니라, NMOS 트랜지스터는 N형 불순물이 도핑된 N 도우프드 폴리실리콘을 게이트로 사용하고, PMOS 트랜지스터는 P형 불순물이 도핑된 P 도우프드 폴리실리콘을 게이트로 사용하는 기술이다.

도 1은 종래 기술에 따른 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도이다.

도 1에 도시된 바와 같이, PMOS영역과 NMOS영역이 정의된 반도체 기판(11) 상에 게이트절연막(12)과 폴리실리콘막을 순차로 적층한다. 이어서, NMOS영역의 폴리실리콘막에 N형불순물을, PMOS영역의 폴리실리콘막에 P형불순물을 이온주입하여 N형 폴리실리콘막(13a)과 P형 폴리실리콘막(13b)을 형성한다.

이를 위해, 이온주입 마스크로 폴리실리콘막 상에 각각 감광막 패턴을 형성하여 이온주입을 실시하는데, 이 방식은 도핑된 폴리실리콘막 상에 감광막패턴이 올라가는 구조로 되어 있기 때문에, 폴리실리콘막 상에 워터마크(water mark) 등의 결함(defect)이 쉽게 형성되는 문제점이 있다. 또한, 이온주입 공정에서 감광막 패턴이 손상(damage)을 입어 후속 감광막스트립 공정에서 잘 제거되지 않아 스컴(14)이 잔류하는 문제점이 있다. 상기와 같은 디펙트들은 결국 소자의 수율을 떨어뜨리는 문제점을 초래한다.

이어서, 이온주입 후 어닐공정(post implantation anneal;PIA)을 실시하여 도펀트 활성화(dopant activation)를 시킨다. 이어서, 폴리실리콘막 상에 메탈게이트전극을 형성한다. 그러나, 이온주입 후 어닐공정시 보론 등으로 이온주입된 폴리실리콘막 상부에 SiBxOy, BxOy 또는 SiPhxOy 등의 원하지 않는 산화막(15)이 형성되고, 후속 세정공정에서 잘 제거되지 않아 전체 게이트스택의 저항을 증가시키는 역할을 한다.

상기와 같은 디펙트들을 줄이기 위해 산화막을 캡핑레이어로 사용한 경우에도 캡핑 산화막이 후속 이온주입 후 어닐공정시 하부에 있는 실리콘과 반응을 하여 후속 세정(Cleaning)공정에서 제거되기 어려운 보론산화막(Boron-Silicon Oxide) 등을 만드는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 폴리실리콘막의 워터마크 등의 결함, 감광막 스컴 또는 원치 않는 산화막을 형성하여 소자의 수율을 떨어지고 저항이 증가되는 것을 방지하기 위한 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계, 상기 폴리실리콘막 상에 전도성보호막을 형성하는 단계, 상기 전도성보호막 상에 희생막을 형성하는 단계, 상기 희생막 상에 감광막패턴을 형성하는 단계, 상기 감광막패턴을 이온주입 마스크로 상기 폴리실리콘막에 이온주입을 실시하는 단계, 상기 희생막을 포함한 전체구조에 어닐공정을 실시하는 단계, 상기 희생막을 제거하는 단계, 상기 전도성보호막 상에 게이트전극을 형성하는 단계를 포함한다.

또한, 반도체 기판 상에 폴리실리콘막, 전도성보호막과 희생막을 순차로 적층하는 단계, 상기 희생막 상에 PMOS영역을 오픈시키는 제1감광막패턴을 형성하는 단계, 상기 제1감광막패턴을 이온주입마스크로 P형 불순물을 이온주입하는 단계, 상기 제1감광막패턴을 제거하는 단계, 상기 희생막 상에 NMOS영역을 오픈시키는 제2감광막패턴을 형성하는 단계, 상기 제2감광막패턴을 이온주입마스크로 N형 불순물을 이온주입하는 단계, 상기 제2감광막패턴을 제거하는 단계, 상기 희생막을 포함한 전체구조에 어닐공정을 실시하는 단계, 상기 희생막을 제거하는 단계, 상기 전도성보호막 상에 게이트전극을 형성하는 단계를 포함한다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 듀얼폴리게이트를 갖 는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.

도 2a에 도시된 바와 같이, PMOS영역과 NMOS영역이 정의된 반도체 기판(31) 상에 게이트절연막(32)을 형성한다. 여기서, 반도체 기판(31)은 도시되지는 않았지만 웰, 소자분리막 및 채널 임플란트(channel implant)공정을 수행한다.

이어서, 게이트절연막(32) 상에 폴리실리콘막(33)을 형성한다. 여기서, 폴리실리콘막(33)은 언도프트 폴리실리콘막(undoped poly-silicon) 또는 인이 도핑된 폴리실리콘막(Ph-doped Poly-Silicon)을 사용할 수 있다. 이때, 인은 1∼3E20/㎤의 농도로 도핑된다.

이어서, 폴리실리콘막(33) 상에 캡핑레이어(capping layer)로서 하프늄막(Hf, 34)로 형성하되, 20Å∼100Å의 두께로 형성한다. 이때, 하프늄막(34)은 후속 열공정시 폴리실리콘막(33)과 반응하여 하프늄실리사이드(HfSi)를 만들어 폴리실리콘막(33)의 표면을 보호하는 효과가 있다.

이어서, 하프늄막(34) 상에 하프늄질화막(35)을 형성한다. 여기서, 하프늄질화막(HfN, 35)은 상기 하프늄막(34)과 함께 캡핑레이어로 사용하기 위한 것으로, 반응 스퍼터링(reactive sputtering)방법으로 형성하되, 100Å∼150Å의 두께로 형성하여 후속 열공정에서 충분히 잘 견딜 수 있도록 한다. 이때, 하프늄질화막(35)에서 막 내 질소(N)의 함유량은 30％∼70％의 비율을 갖도록 형성한다.

이때, 하프늄질화막(35)은 열적안정성이 우수하여 1000℃까지 고온에서도 잘 견디며 산화가 잘 되지 않을 뿐만 아니라, 산화제의 확산을 억제하고, 희석된 불산용액에도 잘 제거되기 때문에 간단한 세정 공정으로 쉽게 제거되는 장점을 가지고 있다.

도 2b에 도시된 바와 같이, 하프늄질화막(35) 상에 PMOS영역을 오픈시키는 제1감광막패턴(36)을 형성한다. 이를 위해, 하프늄질화막(35) 상에 감광막을 형성하고, 노광 및 현상으로 PMOS영역을 오픈시키는 제1감광막패턴(36)을 형성한다.

이어서, 제1감광막패턴(36)을 이온주입 마스크로 이온주입하되 하프늄막(34)과 하프늄질화막(35)을 통과하여 PMOS영역의 폴리실리콘막(33)에 P형 불순물이 주입되도록 실시한다. 일예로 에너지를 조절할 수 있다. 여기서, P형 불순물은 B 또는 BF₂를 사용할 수 있다.

이하, P형 불순물이 주입된 PMOS영역의 폴리실리콘막(33)을 'P형 폴리실리콘막(33a)'이라고 한다.

이어서, 제1감광막패턴(36)을 제거한다. 여기서, 제1감광막패턴(36)은 건식식각으로 제거하되, 바람직하게는 산소플라즈마로 제거할 수 있다.

도 2c에 도시된 바와 같이, 하프늄질화막(35) 상에 NMOS영역을 오픈시키는 제2감광막패턴(37)을 형성한다. 이를 위해, 하프늄질화막(35) 상에 감광막을 형성하고, 노광 및 현상으로 NMOS영역을 오픈시키는 제2감광막패턴(37)을 형성한다.

이어서, 제2감광막패턴(37)을 이온주입 마스크로 NMOS영역의 폴리실리콘막(33)에 N형 불순물을 이온주입한다. 여기서, N형 불순물은 P 또는 As를 사용할 수 있다.

이하, N형 불순불이 주입된 NMOS영역의 폴리실리콘막(33)을 'N형 폴리실리콘 막(33b)'이라고 한다.

이어서, 제2감광막패턴(37)을 제거한다. 여기서, 제2감광막패턴(37)은 건식식각으로 제거하되, 바람직하게는 산소플라즈마로 제거할 수 있다.

도 2d에 도시된 바와 같이, 도펀트 활성화(Dopant activation)를 위한 이온주입 후 어닐(post implantation anneal)공정을 실시한다. 여기서, 어닐공정은 N₂ 분위기에서 실시한다.

이로 인해, 하프늄막(34)은 하부 폴리실리콘막(33a, 33b)과 반응하여 실리콘 리치 하프늄실리사이드(Si-rich HfSix)로 바뀐다. 또한, 하프늄질화막(35)은 열적 안정성이 우수하여 고온에 잘 견디기 때문에 성질이 크게 바뀌지 않는 상태로 존재한다.

따라서, 어닐공정 시 하프늄질화막(35)으로 인해 하프늄막(34)은 산화 분위기(ambient)에 노출되지 않고, 산화제의 침투가 억제되어 거의 산화되지 않으면서, 하부 폴리실리콘막(33a, 33b)과 반응하여 실리콘 리치 하프늄실리사이드로 바뀌어 후속 공정에서 하부 폴리실리콘막(33a, 33b)을 보호한다.

이하, 하프늄실리사이드로 바뀐 하프늄막(34)을 '하프늄막(34a)'이라고 한다.

도 2e에 도시된 바와 같이, 하프늄질화막(35)을 제거한다. 여기서, 하프늄질화막(35)은 희석된 불산(Diluted HF;DHF)으로 제거할 수 있다. 이때, 불산의 함유량을 0.5％∼10％로 희석하여 실시할 수 있다.

하프늄질화막(35)의 제거와 동시에, 하프늄질화막(35) 상에 존재하던 제1 및 제2감광막패턴(36, 37)의 잔류물(residue, scum) 같은 결함들이 제거되어 결함 프리(defect-free)를 갖는다.

또한, 하프늄막(34a)은 희석된 불산에 제거되지 않기 때문에 하부 폴리실리콘막(33a, 33b) 표면을 보호한 상태로 남아 폴리실리콘막(33a, 33b) 상에 잘 생길수 있는 워터마크(watermark) 생성을 크게 억제하게 된다.

도 2f에 도시된 바와 같이, 하프늄막(34a) 상에 메탈게이트전극(38)을 형성하여 게이트스택(gate stack)을 완성한다. 여기서, 메탈게이트전극(38)은 텅스텐(Ｗ), 텅스텐실리사이드(ＷSix), Ti/TiN/Ｗ, Ti/Ｗ 또는 ＷSix/Ti/TiN/Ｗ 중에서 선택된 어느 하나의 단층 또는 적층구조로 형성할 수 있다.

상기한 본 발명은, 캡핑레이어로 하프늄막과 하프늄질화막을 형성하여 고온에서 잘견디고, 산화를 방지하고, 간단한 세정공정에서 잘 제거되어 감광막 스컴, 결함, 폴리실리콘의 워터마크 또는 원하지 않는 산화막의 생성을 방지하는 장점이 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 본 발명에 의한 듀얼폴리게이트를 갖는 반도체 소자의 제조방법은 이온주입에 의해 야기되는 결함들을 줄이고 이온주입 후 어닐공정에 의해 형성되는 원하지 않는 산화막을 제거하여 소자의 수율 향상과 게이트 스택 저항 감소를 통한 성능 향상을 가능하게 하는 효과가 있다.

Claims (18)

1. 반도체 기판 상에 게이트절연막을 형성하는 단계;

   상기 게이트절연막 상에 폴리실리콘막을 형성하는 단계;

   상기 폴리실리콘막 상에 전도성보호막을 형성하는 단계;

   상기 전도성보호막 상에 희생막을 형성하는 단계;

   상기 희생막 상에 감광막패턴을 형성하는 단계;

   상기 감광막패턴을 이온주입 마스크로 상기 폴리실리콘막에 이온주입을 실시하는 단계;

   상기 희생막을 포함한 전체구조에 어닐공정을 실시하는 단계;

   상기 희생막을 제거하는 단계; 및

   상기 전도성보호막 상에 게이트전극을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
2. 제1항에 있어서,

   상기 전도성보호막은 20Å∼100Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
3. 제1항에 있어서,

   상기 희생막은 100Å∼150Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
4. 제1항 또는 제2항에 있어서,

   상기 전도성보호막은 하프늄막(Hf)으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
5. 제1항 또는 제3항에 있어서,

   상기 희생막은 하프늄질화막(HfN)으로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
6. 제5항에 있어서,

   상기 하프늄질화막에서, 질소의 함유량을 30％∼70％로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
7. 제1항에 있어서,

   상기 희생막을 제거하는 단계는,

   희석된 불산으로 실시하는 것을 특징으로 하는 반도체소자의 제조 방법.
8. 제7항에 있어서,

   상기 희석된 불산에서, 상기 불산의 함유량을 0.5％∼10％로 희석하여 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
9. 제1항에 있어서,

   상기 어닐공정은 질소(N₂)분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
10. 반도체 기판 상에 폴리실리콘막, 전도성보호막과 희생막을 순차로 적층하는 단계;

    상기 희생막 상에 PMOS영역을 오픈시키는 제1감광막패턴을 형성하는 단계;

    상기 제1감광막패턴을 이온주입마스크로 P형 불순물을 이온주입하는 단계;

    상기 제1감광막패턴을 제거하는 단계;

    상기 희생막 상에 NMOS영역을 오픈시키는 제2감광막패턴을 형성하는 단계;

    상기 제2감광막패턴을 이온주입마스크로 N형 불순물을 이온주입하는 단계;

    상기 제2감광막패턴을 제거하는 단계;

    상기 희생막을 포함한 전체구조에 어닐공정을 실시하는 단계;

    상기 희생막을 제거하는 단계; 및

    상기 전도성보호막 상에 게이트전극을 형성하는 단계

    를 포함하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법.
11. 제10항에 있어서,

    상기 전도성보호막은 20Å∼100Å의 두께로 형성하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법.
12. 제10항에 있어서,

    상기 희생막은 100Å∼150Å의 두께로 형성하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법.
13. 제10항 또는 제11항에 있어서,

    상기 전도성보호막은 하프늄막(Hf)으로 형성하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법.
14. 제10항 또는 제12항에 있어서,

    상기 희생막은 하프늄질화막(HfN)으로 형성하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법.
15. 제14항에 있어서,

    상기 하프늄질화막(HfN)에서, 질소의 함유량을 30％∼70％로 형성하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법.
16. 제10항에 있어서,

    상기 희생막을 제거하는 단계는,

    희석된 불산으로 실시하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법.
17. 제16항에 있어서,

    상기 희석된 불산에서, 상기 불산의 함유량을 0.5％∼10％로 희석하여 사용하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체소자의 제조 방법.
18. 제10항에 있어서,

    상기 어닐공정은 질소(N₂) 분위기에서 실시하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.

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