KR20040015898A - 모스 트랜지스터의 제조 방법 - Google Patents

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Abstract

모스 트랜지스터의 제조 방법을 제공한다. 이 방법은 반도체 기판의 활성영역에 웰 불순물 이온들과 채널 불순물 이온들을 주입한 후 급속 열처리 공정을 적용하는 것을 특징으로 한다. 이에 따라, 상기 웰 및 채널 불순물 이온들을 주입하는 공정동안 형성된 결정결함을 상기 급속 열처리 공정을 통하여 치유시킬 수 있다.

Description

모스 트랜지스터의 제조 방법{Method of fabricating MOS transistors}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 모스(MOS) 트랜지스터의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 최근에는 기가(Giga) 단위 레벨의 DRAM 장치에까지 이르게 되었다. 기가(Giga) 단위의 장치에서는 최소 디자인 룰이 0.1㎛이하로 스케일 다운(scale down)되는데, 상기 최소 디자인 룰의 스케일 다운은 다음과 같이 제조 공정 중에 많은 문제를 유발시켜 반도체 소자의 동작 특성을 저해한다.
반도체 장치의 고집적화를 위해, 소자 격리 영역의 형성 공정이 LOCOS(Local oxidation of silicon)에서 STI(Shallow trench isolation)로 바뀌어 가고 있다.그러나 상기 STI는 LOCOS에 비해 더 큰 스트레스를 반도체 기판에 유발시키게 되어 확장된 결함(extended defect)등의 손상을 초래한다. [IBM J. RES. DEVELOP., v. 36, p170, 1992]
또한 반도체 장치가 고집적화 되면서 모스 트랜지스터의 채널의 길이가 짧아지고 있다. 이에 따라 숏채널 효과(short channel effect)가 발생할 수 있으며 문턱전압이 낮아진다. 낮아지는 문턱전압을 보상하기 위하여 채널 영역의 불순물 도핑 농도를 증가시킨다. 또한, 모스 트랜지스터의 소오스/드레인 영역을 형성하는데 이온주입 공정이 널리 사용된다. 하지만 이온주입 공정에서 불순물 도우즈가 임계치를 넘게 되면, 실리콘 원자간의 결합이 깨지고, 이온 주입 영역은 비결정질로(amorphous) 변화하게 된다. 이후 후속의 열처리 공정에서 실리콘 원자간의 결합은 복구되며 불순물이 함유된 결정구조를 회복하게 된다. 이때 원자 결함들은 국부적으로 서로 모여 에너지적으로 안정한 구조를 이루게 된다. 이에 따라, 상기 안정한 구조들 사이에 불연속 영역이 존재하여 디스로케이션(dislocation)이나 적층결함(stacking fault)등과 같은 확장된 결함(extended defect)을 형성하기도 한다. ["Formation of extended defects in silicon by high energy implantation of B and P", J.Y. Cheng et. al., J. Appl. Phys., v.80(4), p.2105, 1996], ["Annealing behaviors of dislocation loops near the prejected range in high-dose As implanted (001) Si", S.N.Hsu, et. al., J. Appl. Phys. v. 86(9), p.4503, 1990]
상기 확장된 결함은 반도체 장치의 동작 특성을 저해하는 요인으로 작용하게된다.
따라서, 본 발명의 기술적 과제는 상기 문제점을 해결하기 위하여 확장된 결함을 방지 및 치유할 수 있는 모스 트랜지스터의 제조 방법을 제공하는데 있다.
도 1은 본 발명의 바람직한 실시예에 따른 모스 트랜지스터의 제조 과정을 나타내는 흐름도(flow chart)이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 모스 트랜지스터의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 모스(MOS) 트랜지스터의 제조 방법은 반도체 기판의 활성영역에 웰 불순물 이온들 및 채널 불순물 이온들을 주입한후 급속 열처리를 실시하는 것을 특징으로 한다.
좀 더 상세하게, 본 발명에 따른 모스 트랜지스터의 제조 방법은 다음과 같다. 먼저, 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역을 갖는 반도체기판에 웰 불순물 이온들을 주입한다. 상기 활성영역의 표면에 채널 불순물 이온들을 주입한다. 상기 웰 불순물 이온들 및 상기 채널 불순물 이온들을 급속 열처리 공정을 사용하여 확산시키어 상기 웰 불순물 이온들로 도우핑된 웰 영역 및 상기 채널 불순물 이온들로 도우핑된 채널영역을 형성한다. 상기 웰 영역 및 상기 채널영역을 갖는 반도체기판상에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴을 형성한다. 상기 게이트 패턴을 포함하는 반도체 기판을 열처리하여 상기 도전막을 패터닝하는 동안 상기 반도체기판에 가해진 식각손상을 치유한다. 상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 활성영역에 소오스/드레인 불순물 이온들을 주입한다. 그리고, 상기 소오스 드레인 불순물 이온들을 확산시키어 소오스/드레인 영역을 형성한다.
상기 방법에 있어서, 상기 채널 불순물 이온들을 주입하는 단계는 상기 웰 불순물 이온들을 주입하는 단계 전에 실시될 수 있다. 상기 게이트 패턴을 포함하는 반도체 기판을 열처리하는 단계는, 산소 분위기의 반응로에서 상기 게이트 패턴을 포함하는 상기 반도체 기판을 열산화하는 단계, 및 열산화된 상기 반도체 기판을 급속 열처리하는 단계를 구비할 수 있다.
상기 방법에 있어서, 상기 게이트 패턴을 포함하는 반도체 기판을 열처리하는 단계 후에, 상기 게이트 패턴을 이온 주입 마스크로 사용하여 불순물 이온들을 주입하여 상기 활성 영역에 LDD(Lightly Doped Drain) 영역을 형성할 수 있다. 또한, 상기 게이트 패턴을 덮는 절연막을 콘포말하게 증착하고, 상기 절연막을 에치백하여 상기 게이트 패턴의 측벽을 덮는 스페이서를 형성할 수 있다. 그후, 상기 스페이서를 포함하는 반도체 기판을 열산화하여 상기 절연막을 에치백하는 동안 상기 반도체 기판에 가해진 식각 손상을 치유할 수 있다.
본 발명에 따른 모스 트랜지스터의 제조 방법의 일 예는 다음과 같다. 먼저, NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 갖는 반도체기판을 준비한다. 상기 반도체기판의 소정영역에 소자분리막을 형성하여 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역 내에 각각 제 1 및 제 2 활성영역을 한정한다. 상기 NMOS 트랜지스터 영역 내의 반도체 기판 및 상기 PMOS 트랜지스터 영역 내의 반도체 기판에 각각 P웰 불순물 이온들 및 N웰 불순물 이온들을 주입한다. 상기 제 1 활성영역의 표면 및 상기 제 2 활성영역의 표면에 각각 제 1 및 제 2 채널 불순물이온들을 주입한다. 상기 웰 불순물 이온들 및 상기 채널 불순물 이온들을 급속 열처리 공정을 사용하여 확산시키어 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역에 각각 P웰 영역 및 N웰 영역들을 형성함과 동시에 상기 제 1 및 제 2 활성영역들의 표면에 각각 제 1 및 제 2 채널영역들을 형성한다. 상기 웰 영역들 및 상기 채널영역들을 갖는 반도체기판 상에 도전막을 형성한다. 상기 도전막을 패터닝하여 상기 제 1 활성영역의 상부를 가로지르는 제 1 게이트 패턴 및 상기 제 2 활성영역의 상부를 가로지르는 제 2 게이트 패턴을 형성한다. 상기 제 1 및 제 2 게이트 패턴들을 포함하는 반도체기판을 열처리하여 상기 도전막을 패터닝하는 동안 상기 반도체기판에 가해진 식각손상을 치유한다. 상기 제 1 게이트 패턴을 이온주입 마스크로 사용하여 상기 제 1 활성영역에 N형 불순물 이온들을 주입한다. 상기 N형 불순물 이온들을 확산시키어 N형 소오스/드레인 영역을 형성한다. 상기 제 2 게이트 패턴을 이온주입 마스크로 사용하여 상기 제 2 활성영역에 P형 불순물 이온들을 주입한다. 그리고, 상기 P형 불순물 이온들을 확산시키어 P형 소오스/드레인 영역을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한참조번호로 표시된 부분들은 동일한 구성요소들을 나타내며, a는 NMOS 트랜지스터 영역을, b는 PMOS 트랜지스터 영역을 나타낸다.
도 1은 본 발명의 바람직한 실시예에 따른 모스 트랜지스터의 제조 과정을 나타내는 흐름도(flow chart)이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 모스 트랜지스터의 제조 과정을 순차적으로 나타내는 공정 단면도들이다.
도 1, 도 2a, 및 도 2b를 참조하면, 상기 NMOS 트랜지스터 영역(a) 및 상기 PMOS 트랜지스터 영역(b)을 갖는 반도체 기판(30)을 준비한다(200). 상기 반도체 기판(30)의 소정영역에 소자분리막(32)을 형성하여 상기 NMOS 트랜지스터 영역(a) 및 상기 PMOS 트랜지스터 영역(b)에 각각 제 1 및 제 2 활성영역들을 한정한다(202). 상기 소자분리막(32)은 트렌치 소자분리 기술과 같은 통상의 소자분리 공정을 사용하여 형성한다.
도 1 및 도 2c를 참조하면, 상기 제 1 및 제 2 활성영역들의 표면상에 희생산화막(34)을 형성한다. 상기 희생산화막(34)은 열산화막으로 형성할 수 있다. 상기 NMOS 트랜지스터 영역(a) 내의 반도체 기판 및 상기 PMOS 트랜지스터 영역(b) 내의 반도체 기판에 각각 P웰 불순물 이온들 및 N웰 불순물 이온들을 주입한다. 다음에, 상기 제 1 및 제 2 활성영역들의 표면들에 각각 제 1 채널 불순물 이온들 및 제 2 채널 불순물 이온들을 주입한다(204). 상기 제 1 및 제 2 채널 불순물 이온들을 주입하는 공정은 상기 P웰 불순물 이온들 및 N웰 불순물 이온들을 주입하는 공정 전에 실시될 수도 있다. 상기 P웰 불순물 이온들은 붕소 이온들일 수 있다. 이경우에, 상기 붕소 이온들은 500KeV의 에너지와 1×1013atoms/cm2의 도우즈로 주입된다. 또한, 상기 N웰 불순물 이온들은 인 이온들일 수 있다. 이 경우에, 상기 인 이온들은 800KeV의 에너지와 1×1013atoms/cm2의 도우즈로 주입된다. 더 나아가서, 상기 제 1 및 제 2 채널 불순물 이온들은 붕소 이온들일 수 있다. 이 경우에, 상기 붕소이온들은 상기 제 1 및 제 2 활성영역들의 표면에 30KeV의 에너지와 5×1012atoms/cm2의 도우즈로 주입된다. 상기 P웰 불순물 이온들, N웰 불순물 이온들, 제 1 채널 불순물 이온들 및 제 2 채널 불순물 이온들의 종류들, 도우즈들 및 이온주입 에너지들은 형성하고자 하는 트랜지스터들의 전기적인 특성들에 따라 변경될 수도 있다.
계속해서, 상기 웰 불순물 이온들 및 상기 채널 불순물 이온들이 주입된 반도체 기판에 대해 제 1 급속 열처리 공정을 실시하여 상기 웰 불순물 이온들 및 채널 불순물 이온들을 확산시킨다(206). 그 결과, 상기 NMOS 트랜지스터 영역(a)내의 반도체 기판 및 상기 PMOS 트랜지스터 영역(b) 내의 반도체 기판에 각각 P웰 영역(40) 및 N웰 영역(36)이 형성되고, 상기 제 1 및 제 2 활성영역들의 표면에 각각 제 1 채널 영역(42) 및 제 2 채널영역(38)이 형성된다. 상기 웰 영역들(36, 40) 및 상기 채널 영역들(38, 42)을 형성하기 위한 상기 제 1 급속 열처리 공정은 950℃ 내지 1050℃의 온도에서 5 내지 30초 동안 실시되는 것이 바람직하다. 상기 제 1 급속 열처리 공정은 상기 웰 불순물 이온들 및 상기 채널 불순물 이온들을 주입하는 동안 상기 반도체 기판(30)에 가해진 이온주입 손상을 치유하는 역할을 한다.즉, 상기 웰들(36, 40) 및 채널 영역들(38, 42)을 형성하기 위한 이온주입 공정들을 실시하는 동안 상기 반도체 기판(20) 내에 생성된 확장된 결정결함들을 치유할 수 있다. 또한, 상기 제 1 급속 열처리 공정에 기인하여 상기 불순물 이온들은 짧은 시간동안 활성화된다. 이에 따라, 상기 채널 영역의 표면 농도가 현저히 낮아지는 것을 방지할 수 있다. 결과적으로, 상기 채널 이온주입 공정에서 불순물 도우즈를 증가시키지 않고도 문턱전압이 감소하는 현상을 방지할 수 있다.
도 1, 및 도 2d를 참조하면, 상기 희생 산화막(34)을 제거한 후, 상기 제 1 및 제 2 활성 영역들의 표면 상에 게이트 산화막(43)을 형성한다. 상기 게이트 산화막(43)이 형성된 반도체 기판(30)의 전면상에 N 타입의 불순물로 도핑된 폴리실리콘막을 약 1000Å의 두께로 증착한다. 또한 상기 폴리실리콘막상에 텅스텐 실리사이드막과 실리콘 질화막을 차례대로 각각 1000Å의 두께로 증착한다. 상기 실리콘 질화막, 상기 텅스텐 실리사이드막, 및 상기 폴리실리콘막을 차례대로 패터닝하여, 폴리실리콘 패턴(44)과 텅스텐 실리사이드 패턴(46)으로 이루어진 게이트 전극과 실리콘 질화막 패턴(48)을 포함하는 제 1 및 제 2 게이트 패턴들(50a, 50b)을 각각 제 1 및 제 2 활성영역들 상에 형성한다(208).
계속해서, 상기 제 1 및 제 2 게이트 패턴들(50a, 50b)이 형성된 상기 반도체 기판(30)에 대해, 상기 패터닝 공정에서 발생한 상기 게이트 패턴들(50a, 50b)의 측벽 및 게이트 산화막(43)의 손상을 치유하기 위하여, 제 1 열산화 공정 및 제 2 급속 열처리 공정을 순차적으로 진행한다(210). 상기 제 1 열산화 공정은 바람직하게 산소 분위기의 반응로에서 800 내지 900℃에서 10 내지 30분 동안 진행된다.상기 제 1 열산화 공정은 상기 게이트 패턴들(50a, 50b)을 구성하는 상기 폴리실리콘 패턴(44)과 상기 텅스텐 실리사이드 패턴(46)의 측벽에 산화막(미도시)을 성장시켜 상기 폴리실리콘 패턴(44)과 상기 텅스텐 실리사이드 패턴(46)의 손상을 치유한다. 또한, 상기 제 1 열산화 공정은 상기 게이트 산화막(43)을 더욱 성장시켜 두껍게 만들어 하부의 반도체 기판(30)을 보호한다. 상기 제 2 급속 열처리 공정은 바람직하게 950 내지 1050℃에서 20초 이내의 시간동안 진행된다. 상기 제 2 급속 열처리 공정은 반도체 기판(30) 상에 존재할 수 있는 확장된 결함의 비정상 성장을 억제할 수 있다. 또한, 상기 제 2 급속 열처리 공정은 상기 게이트 산화막(43)의 강도를 증가시키고 상기 텅스텐 실리사이드 패턴(46)을 재결정화시켜 게이트 저항을 낮춘다.
도 1 및 도 2e를 참조하여, 상기 NMOS 트랜지스터 영역(a)에 상기 제 1 게이트 패턴(50a)을 이온주입 마스크로 사용하고 N형 불순물을 주입하여 LDD(lightly doped drain) 영역을 형성할 수 있다(212). 좀더 구체적으로, 상기 제 2 게이트 패턴(50b)을 포토레지스트 패턴으로 덮고, 상기 제 1 게이트 패턴(50a)을 이온주입 마스크로 사용하여 상기 N형 불순물의 일종인 비소(Arsenic) 이온을 20kev의 에너지와 1x1013atoms/cm2의 도우즈로 상기 제 1 활성영역에 주입하여 LDD 영역(52)을 형성한다. 그후 상기 포토 레지스트 패턴을 제거한다.
도 1 및 도 2f를 참조하면, 상기 제 1 및 제 2 게이트 패턴들(50a, 50b)을 포함하는 상기 반도체 기판(30)의 전면 상에 실리콘 질화막과 같은 절연막을400~700Å의 두께로 콘포말하게 증착한다. 상기 절연막을 에치백(etch back) 또는 건식식각하여 상기 제 1 및 제 2 게이트 패턴들(50a, 50b)의 측벽들을 덮는 스페이서(54)를 형성한다(214). 상기 식각 공정에서 손상된 상기 게이트 산화막(43)을 치유하기 위하여, 상기 스페이서(54)를 포함하는 상기 반도체 기판(30)에 대해 제 2 열산화 공정을 실시할 수 있다(216). 이때, 상기 제 2 열산화 공정은 바람직하게 산소 분위기의 반응로에서 800 내지 900℃의 온도에서 10 내지 25분 동안 진행될 수 있다.
도 1 및 도 2g를 참조하면, 상기 제 2 게이트 패턴(50b)을 포토 레지스트 패턴으로 덮고, 상기 제 1 게이트 패턴(50a)을 이온 주입 마스크로 하여, 상기 제 1 활성영역에 소오스/드레인 불순물 이온들을 주입한다(218). 이때, 상기 소오스/드레인 불순물 이온으로 비소(Arsenic) 이온을 사용하며, 20kev의 에너지와 2x1015atoms/cm2의 도우즈로 주입한다(218). 상기 포토 레지스트 패턴을 제거한다. 상기 NMOS 트랜지스터 영역(a)에 소오스/드레인 영역(56)을 형성하는데 사용되는 비소 이온은 실리콘 원자보다 원자 크기가 커서 이온 주입 공정시 정공 결함(vacancy defect)을 형성하게 된다. 상기 정공 결함은 후속 열처리 공정에서 확장된 결함으로 성장할 수 있다. 이를 방지하고 치유하기 위하여, 상기 비소 이온이 주입된 상기 반도체 기판(30)에 대해 제 3 급속 열처리 공정을 실시한다(220). 이때, 상기 제 3 급속 열처리 공정은 바람직하게 1000~1050℃에서 20초 이내의 시간동안 진행될 수 있다.
도 2h를 참조하여, 상기 제 1 게이트 패턴(50a)을 포토레지스트 패턴으로 덮고, 상기 제 2 게이트 패턴(50b)을 이온주입 마스크로 사용하여, 상기 제 2 활성영역에 이플루오르화붕소(BF2) 이온을 20kev의 에너지와 2x1015atoms/cm2의 도우즈로 주입한다. 상기 주입된 이플루오르화붕소 이온의 활성화를 위해 열처리 공정을 진행할 수 있다. 이때 열처리 조건은 바람직하게 800~900℃에서 10~50분일 수 있다.
따라서, 본 발명에 의한 모스 트랜지스터의 제조 방법에 따르면, 다음과 같은 효과를 얻을 수 있다.
1. 반도체 기판에 웰 불순물 이온들과 채널 불순물 이온들을 주입한 후 급속 열처리 공정을 진행하여 웰 영역과 채널 영역의 확장된 결함을 치유하고, 문턱 전압을 상승시킬 수 있다.
2. 게이트 패턴을 형성하고 열처리 공정을 실시하여 게이트 패턴 형성시 손상된 반도체 기판을 치유할 수 있다.
3. 소오스/드레인 불순물 이온들을 주입한 후 급속 열처리를 실시하여 소오스/드레인 영역의 확장된 결함을 치유하여 반도체 장치의 신뢰도를 증가시킬 수 있다.

Claims (18)

  1. 반도체 기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 단계;
    상기 활성영역을 갖는 반도체기판에 웰 불순물 이온들을 주입하는 단계;
    상기 활성영역의 표면에 채널 불순물 이온들을 주입하는 단계;
    상기 웰 불순물 이온들 및 상기 채널 불순물 이온들을 급속 열처리 공정을 사용하여 확산시키어 상기 웰 불순물 이온들로 도우핑된 웰 영역 및 상기 채널 불순물 이온들로 도우핑된 채널영역을 형성하는 단계;
    상기 웰 영역 및 상기 채널영역을 갖는 반도체기판상에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 반도체 기판을 열처리하여 상기 도전막을 패터닝하는 동안 상기 반도체기판에 가해진 식각손상을 치유하는 단계;
    상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 활성영역에 소오스/드레인 불순물 이온들을 주입하는 단계; 및
    상기 소오스 드레인 불순물 이온들을 확산시키어 소오스/드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 채널 불순물 이온들을 주입하는 단계는 상기 웰 불순물 이온들을 주입하는 단계 전에 실시하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 급속 열처리 공정은 950~1050℃에서 50초 이내에 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 게이트 패턴을 포함하는 반도체 기판을 열처리하는 단계는,
    산소 분위기의 반응로에서, 상기 게이트 패턴을 포함하는 상기 반도체 기판을 열산화하는 단계; 및
    열산화된 상기 반도체 기판을 급속 열처리하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  5. 제 4 항에 있어서,
    상기 게이트 패턴을 포함하는 상기 반도체 기판을 열산화하는 단계는 800~900℃에서 10~20분간 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  6. 제 4 항에 있어서,
    열산화된 상기 반도체 기판을 급속 열처리 하는 단계는 950~1050℃에서 20초 이내에 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 소오스/드레인 불순물을 확산시키는 단계는 1000~1050℃에서 20초 이내에 급속 열처리되어 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 게이트 패턴을 포함하는 반도체 기판을 열처리하는 단계 후에,
    상기 게이트 패턴을 이온 주입 마스크로 사용하여 상기 활성 영역에 불순물 이온들을 주입하여 LDD(Lightly Doped Drain) 영역을 형성하는 단계;
    상기 게이트 패턴을 덮는 절연막을 콘포말하게 증착하는 단계;
    상기 절연막을 에치백하여 상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하는 단계; 및
    상기 스페이서를 포함하는 반도체 기판을 열산화하여 상기 절연막을 에치백하는 동안 상기 반도체 기판에 가해진 식각 손상을 치유하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 스페이서를 포함하는 반도체 기판을 열산화하는 단계는 800~900℃에서 10~20분간 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  10. NMOS 트랜지스터 영역 및 PMOS 트랜지스터 영역을 갖는 반도체기판을 준비하는 단계;
    상기 반도체기판의 소정영역에 소자분리막을 형성하여 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역 내에 각각 제 1 및 제 2 활성영역을 한정하는 단계;
    상기 NMOS 트랜지스터 영역 내의 반도체 기판 및 상기 PMOS 트랜지스터 영역 내의 반도체 기판에 각각 P웰 불순물 이온들 및 N웰 불순물 이온들을 주입하는 단계;
    상기 제 1 활성영역의 표면 및 상기 제 2 활성영역의 표면에 각각 제 1 및 제 2 채널 불순물 이온들을 주입하는 단계;
    상기 웰 불순물 이온들 및 상기 채널 불순물 이온들을 급속 열처리 공정을 사용하여 확산시키어 상기 NMOS 트랜지스터 영역 및 상기 PMOS 트랜지스터 영역에 각각 P웰 영역 및 N웰 영역들을 형성함과 동시에 상기 제 1 및 제 2 활성영역들의 표면에 각각 제 1 및 제 2 채널영역들을 형성하는 단계;
    상기 웰 영역들 및 상기 채널영역들을 갖는 반도체기판 상에 도전막을 형성하는 단계;
    상기 도전막을 패터닝하여 상기 제 1 활성영역의 상부를 가로지르는 제 1 게이트 패턴 및 상기 제 2 활성영역의 상부를 가로지르는 제 2 게이트 패턴을 형성하는 단계;
    상기 제 1 및 제 2 게이트 패턴들을 포함하는 반도체기판을 열처리하여 상기 도전막을 패터닝하는 동안 상기 반도체기판에 가해진 식각손상을 치유하는 단계;
    상기 제 1 게이트 패턴을 이온주입 마스크로 사용하여 상기 제 1 활성영역에 N형 불순물 이온들을 주입하는 단계;
    상기 N형 불순물 이온들을 확산시키어 N형 소오스/드레인 영역을 형성하는 단계;
    상기 제 2 게이트 패턴을 이온주입 마스크로 사용하여 상기 제 2 활성영역에 P형 불순물 이온들을 주입하는 단계; 및
    상기 P형 불순물 이온들을 확산시키어 P형 소오스/드레인 영역을 형성하는 단계를 포함하는 모스 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 제 1 및 제 2 채널 불순물 이온들을 주입하는 단계는 상기 P웰 및 N웰 불순물 이온들을 주입하는 단계 전에 실시하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  12. 제 10 항에 있어서,
    상기 급속 열처리 공정은 950~1050℃에서 50초 이내에 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  13. 제 10 항에 있어서,
    상기 제 1 및 제 2 게이트 패턴들을 포함하는 반도체 기판을 열처리하는 단계는,
    산소 분위기의 반응로에서, 상기 제 1 및 제 2 게이트 패턴들을 포함하는 상기 반도체 기판을 열산화하는 단계; 및
    열산화된 상기 반도체 기판을 급속 열처리하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  14. 제 13 항에 있어서,
    상기 제 1 및 제 2 게이트 패턴들을 포함하는 상기 반도체 기판을 열산화하는 단계는 800~900℃에서 10~20분간 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  15. 제 13 항에 있어서,
    열산화된 상기 반도체 기판을 급속 열처리 하는 단계는 950~1050℃에서 20초 이내에 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  16. 제 10 항에 있어서,
    상기 N형 불순물 이온들을 확산시키는 단계는 1000~1050℃에서 20초 이내에 급속 열처리되어 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  17. 제 10 항에 있어서,
    상기 제 1 및 제 2 게이트 패턴들을 포함하는 반도체 기판을 열처리하는 단계 후에,
    상기 제 1 게이트 패턴을 이온 주입 마스크로 사용하여 상기 제 1 활성 영역에 N형 불순물 이온들을 주입하여 LDD 영역을 형성하는 단계;
    상기 제 1 및 제 2 게이트 패턴들을 덮는 절연막을 콘포말하게 증착하는 단계;
    상기 절연막을 에치백하여 상기 제 1 및 제 2 게이트 패턴들의 측벽을 덮는 스페이서들을 형성하는 단계;
    상기 스페이서들을 포함하는 반도체 기판을 열산화하여 상기 절연막을 에치백하는 동안 상기 반도체 기판에 가해진 식각 손상을 치유하는 단계를 구비하는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
  18. 제 17 항에 있어서,
    상기 스페이서들을 포함하는 반도체 기판을 열산화하는 단계는 800~900℃에서 10~20분간 진행되는 것을 특징으로 하는 모스 트랜지스터의 제조 방법.
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