JP3354535B2

JP3354535B2 - 半導体装置の製造方法

Info

Publication number: JP3354535B2
Application number: JP33208599A
Authority: JP
Inventors: かおり赤松; 紳二小田中; 博之海本
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1996-06-24
Filing date: 1999-11-22
Publication date: 2002-12-09
Anticipated expiration: 2017-06-24
Also published as: JP2000133609A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、相補型半導体装置
の微細化を進める過程で複雑化する製造プロセスを簡略
化するとともに、高性能動作を安定して実現する半導体
装置を形成できる、半導体装置の製造方法に関する。

【０００２】

【従来の技術】超集積回路装置（ＶＬＳＩ）において、
高性能なトランジスタ特性を安定して実現できるＣＭＯ
Ｓ技術の実現が要求されている。しかし、装置の微細化
や製造プロセスの実施温度の低下に伴って、ウェルや埋
め込み層の形成時に実施される高エネルギーイオン注入
をはじめとしたイオン注入工程によって半導体基板の内
部に多量に発生する点欠陥、すなわち空孔及び格子間原
子（例えば格子間シリコン）が、その後に行われる熱処
理工程においてしきい値電圧制御のためのチャネル不純
物の増速拡散を引き起こし、不純物の再分布に好ましく
ない影響が及ぼされることがある。具体的には、しきい
値電圧の変動、低しきい値電圧設定時における短チャネ
ル効果の増大、接合容量の増大、基板表面でのキャリア
の移動度の劣化、或いはそれらに伴う動作性能の劣化な
どの好ましくない問題が生じる。

【０００３】これらの好ましくない問題の解決のため
に、高エネルギーイオンの注入によって発生した点欠陥
を拡散或いは消滅させるための熱処理工程の付加や、し
きい値電圧制御のために使用されるドーパントをインジ
ウムやアンチモンなどの極めて拡散し難い原子に変更す
る製造プロセスが、提案されている。

【０００４】以下には、提案されている各種の製造プロ
セスの概略を説明するとともに、それぞれに関連する問
題点を説明する。

【０００５】浅いトレンチ分離を有する埋め込みチャネ
ル型ｐ−ＭＯＳＦＥＴにおいて、高エネルギーイオン注
入によるウェル形成後の熱処理工程の実施の有無によっ
てしきい値電圧のチャネル幅への依存性が変化すること
が、IEEE ED-L, Vol.15, No.12, Dec. 1994において、
J.A.Mandelmanらによって開示されている。具体的に
は、上記文献では、トレンチ分離を有する埋め込みチャ
ネル型ｐ−ＭＯＳＦＥＴにおいて、トレンチ側壁の酸化
膜近傍で、ウェル形成のための高エネルギーイオン注入
時に発生した格子間シリコンの濃度勾配が生じる結果と
して、しきい値電圧制御用の不純物層を形成するボロン
の拡散がチャネル中心に比べて酸化膜側壁の近傍で抑制
され、分離側壁の近傍でボロン濃度が局部的に増加し
て、チャネル幅の減少に伴ってしきい値が減少する逆ナ
ロー効果が生じることが、報告されている。その上で、
上記の現象に関連する問題点を克服するための製造プロ
セスが、提案されている。

【０００６】具体的には、半導体基板上にトレンチ絶縁
分離層を形成し、次に第１導電型のイオンを高エネルギ
ーで（例えば、リンイオンを加速電圧５００ｋｅＶ及び
ドーズ量２．５×１０¹²ｃｍ^-2で）半導体基板に注入す
ることによって、ｎウェルを形成する。続いて、高エネ
ルギーイオン注入によって発生した点欠陥を拡散させる
ために、温度８００℃で６０分間の熱処理を行う。それ
によって点欠陥が均等に分布した半導体基板に、今度は
第２導電型のイオンを低エネルギーで注入して、しきい
値電圧制御のためのチャネル不純物分布を形成する。そ
の後は、一般的なＭＯＳＦＥＴの形成プロセスと同様
に、ゲートの形成及びそれをマスクとして使用するソー
ス／ドレインの形成を行う。これによって、異常狭チャ
ネル効果を抑制する。

【０００７】一方、IEEE ED-L, Vol.14, No.8, August
1993, pp.409-411において、G.C.Shahidiらは、しきい
値電圧制御のためのドーパントとして、１９０ｋｅＶの
加速エネルギーで注入されたインジウムを使用する製造
プロセスを提案している。インジウムは、極めて拡散し
難く、イオン注入工程の前後に行われる工程の内容に係
わらず、注入直後のリトログレードな形状を保った表面
チャネル不純物分布を形成する。このために、低しきい
値電圧設定時においても、短チャネル効果を抑制するこ
とができる。

【０００８】しかし、以上のように提案されている従来
技術の方法は、ウェル形成のための高エネルギーイオン
注入による点欠陥に関連して上述した問題点の解決のた
めには、十分に効果的ではない。

【０００９】第１の製造プロセスは、確かに、埋め込み
チャネルの分離側壁の近傍におけるボロン濃度の局部的
な増加を抑制するためには、効果的である。しかし、半
導体装置の高密度化や安定動作の実現への要求が高まる
につれて製造プロセスの簡素化や製造コストの低減が要
求されていることを考慮すると、提案されている改変は
好ましいものではない。

【００１０】具体的には、上記の文献で提案されている
プロセスでは、イオン注入工程によってウェルを形成し
た後に格子間シリコンを拡散させるための熱処理工程を
実施し、さらにその後にしきい値電圧制御のためのイオ
ン注入工程を行う。しかし、そのようなプロセスフロー
の実現のためには、ウェル形成のための注入工程で使用
したマスクを除去して熱処理を実施し、さらにその後
に、ｐ−ＭＯＳＦＥＴ及びｎ−ＭＯＳＦＥＴのそれぞれ
のしきい値電圧制御のための注入工程を、新たに形成し
た別のマスクを使用して行う必要がある。そのため、実
際には、ウェル形成のための注入工程、格子間シリコン
を拡散させるための熱処理工程、及びｐ−ＭＯＳＦＥＴ
及びｎ−ＭＯＳＦＥＴのそれぞれに対するしきい値電圧
制御のための注入工程の実施に関連して、マスク堆積、
リソグラフィー、及びマスク除去の各工程を計４回ずつ
行う必要が生じる。

【００１１】さらに、上述の方法は、埋め込みチャネル
の分離側壁の近傍におけるボロン濃度の局部的な増加を
抑制するためには効果的であるが、しきい値電圧制御の
ための表面チャネル不純物分布のリトログレードな形状
の保持という観点では、十分に満足できる結果がもたら
されない。

【００１２】具体的には、上述の方法では、確かに高エ
ネルギーイオン注入時に発生した点欠陥を半導体基板中
に均等に分布させることができるが、実際には、しきい
値電圧制御のためのイオン注入工程時にも点欠陥が発生
して、表面チャネル不純物の増速拡散が生じる。しか
し、上記の方法では、そのようにして生じる不純物の増
速拡散を抑制することができない。

【００１３】さらに、分単位の長さの熱処理工程を行う
と、特にその昇温過程で、半導体基板の内部の不純物、
例えばチャネル不純物が、大きく拡散する。このため
に、チャネル不純物分布において、半導体基板の表面及
び深部での濃度が増加して、リトログレードな形状の維
持が困難になる。

【００１４】一方、ドーパントとしてのインジウムの使
用に関連して、インジウムイオンの注入後の不純物分布
は、そのテール部が半導体基板の深部に広がる。このた
めに、インジウムイオン注入後の半導体深部における不
純物濃度は、ＢＦ₂イオンを半分の加速エネルギーで注
入したときよりも高くなる。この結果、ソース／ドレイ
ン領域と基板との間の接合容量が増加して、ＭＯＳＦＥ
Ｔの高性能化の大きな障害になる。また、インジウム
は、拡散係数は小さいものの、点欠陥による増速拡散の
影響をボロンと同様に受ける。加えて、インジウムイオ
ンの活性化は容易ではなく、またボロンに比べて注入工
程の取り扱いが容易ではない。

【００１５】

【発明が解決しようとする課題】これより、本発明は、
ウェル内の不純物の再分布を抑制しながら、ウェル形成
時に発生した格子間シリコンがその後の熱処理工程に起
因してしきい値電圧制御に好ましくない影響を及ぼすこ
とを抑制し、ウェル形成のための注入工程としきい値電
圧制御のための注入工程とをｎ−ＭＯＳＦＥＴ及びｐ−
ＭＯＳＦＥＴのそれぞれで同一のマスクを用いて実施す
ることでプロセスの簡略化を実現することができる、半
導体装置の製造方法を提供することを、目的とする。

【００１６】さらに、本発明によれば、埋め込みチャネ
ル型ＭＯＳＦＥＴに関しては、しきい値電圧制御用の不
純物拡散領域を浅く形成できるので、オフリーク電流や
しきい値電圧のばらつきを抑制して、高駆動力を実現す
ることができる。一方、表面チャネル型ＭＯＳＦＥＴに
関しては、しきい値電圧制御用の不純物がリトログレー
ドな分布形状を保つので、接合容量の増加を抑制しなが
ら短チャネル効果の発生を抑制して、高駆動力を実現す
ることができる。

【００１７】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、ウェル或いは埋め込み層を形成するための高
エネルギーのイオン注入工程としきい値制御のための不
純物拡散層の形成のためのイオン注入工程とを連続的に
行う工程と、その後に、該イオン注入によって発生した
結晶欠陥の回復のためのＲＴＡ処理を行う工程と、該Ｒ
ＴＡ処理工程の後に、ゲート酸化膜を形成する工程と、
を包含し、該ウェル或いは埋め込み層の形成のための高
エネルギーのイオン注入工程と該不純物拡散層の形成の
ためのイオン注入工程との間に熱処理を実施せず、該Ｒ
ＴＡ処理の処理条件は、該結晶欠陥の原因となる格子間
原子は拡散させるが、該不純物拡散層の不純物は拡散さ
せないように設定されている。

【００１８】また、本発明の半導体装置の製造方法は、
ウェル或いは埋め込み層を形成するための高エネルギー
のイオン注入工程としきい値制御のための不純物拡散層
の形成のためのイオン注入工程とを連続的に行う工程
と、その後に、該イオン注入によって発生した結晶欠陥
の回復のためのＲＴＡ処理を行う工程と、該ＲＴＡ処理
工程の後に、ゲート酸化膜を形成する工程と、を包含
し、該ウェル或いは埋め込み層の形成のための高エネル
ギーのイオン注入工程と該不純物拡散層の形成のための
イオン注入工程との間に熱処理を実施せず、該ＲＴＡ処
理は、９００℃〜１１００℃の温度範囲で、秒単位で実
施される。

【００１９】好ましくは、形成される半導体装置が表面
チャネル型電界効果トランジスタであり、前記しきい値
電圧制御のための不純物拡散層を形成する前記イオン注
入工程で使用されるイオン種はボロンであり、該イオン
注入工程では、注入されたボロンの濃度プロファイル
が、基板の表面近傍では低レベルに維持され、該基板の
深部においてピークを有し、且つ形成されるソース／ド
レイン領域と該基板との接合領域では低レベルに維持さ
れるように、ボロンのイオン注入処理を実施する。

【００２０】また、好ましくは、形成される半導体装置
が埋め込みチャネル型電界効果トランジスタであり、前
記しきい値電圧制御のための不純物拡散層を形成する前
記イオン注入工程で使用されるイオン種はボロンであ
る。

【００２１】また、好ましくは、基板の表面近傍におけ
る不純物濃度が２×１０¹⁷ｃｍ^-3以下である。

【００２２】また、好ましくは、前記ＲＴＡ工程の昇温
レートが５０℃／秒〜４００℃／秒の範囲にある。

【００２３】

【００２４】

【００２５】

【００２６】

【００２７】

【００２８】

【００２９】

【００３０】

【００３１】

【００３２】

【００３３】

【００３４】

【発明の実施の形態】まず、この発明をなすに至った経
緯について説明する。

【００３５】ＣＭＯＳの形成にあたり、高エネルギー注
入により、ｐ型ウェル及びｎ型ウェルが形成される。す
でに述べたように、従来技術では、高エネルギーイオン
注入の後に、熱処理によって、注入で発生した欠陥の回
復を行っていた。しかし、このような従来技術の方法で
は、その後に、さらにｐ型ウェル及びｎ型ウェルのしき
い値電圧制御のためのイオン注入を行うので、ｐ型ウェ
ルを形成するためのマスク、ｎ型ウェルを形成するため
のマスク、ｐ型ウェルへのしきい値制御のためのイオン
注入用のマスク、及びｎ型ウェルへのしきい値制御のた
めのイオン注入用のマスクの合計４枚のマスクが必要で
あった。

【００３６】そこで、本願発明者らは、工程数を削減し
て低コスト化を図るために、ウェル形成のマスクとしき
い値制御用のイオン注入用のマスクとを兼用することを
考えた。この方法によると、ウェルの形成時に、同時に
しきい値制御のためのイオン注入を行うことができるの
で、マスク数を半分にして、工程数を削減することがで
きる。具体的には、ｐ型ウェル形成のためのマスクで、
ｐ型ウェルを形成するとともに、ｐ型ウェルに形成する
ｎ−ＭＯＳＦＥＴのしきい値制御のためのイオン注入を
行う。同様に、ｎ型ウェル形成のためのマスクで、ｎ型
ウェルを形成するとともに、ｎ型ウェルに形成するｎ−
ＭＯＳＦＥＴのしきい値制御のためのイオン注入を行
う。この後に、ｎ−ＭＯＳＦＥＴ及びｐ−ＭＯＳＦＥＴ
となるゲート酸化膜を形成する。

【００３７】ゲート酸化膜の形成のための熱処理の形成
は約８５０℃であり、半導体プロセスにおいては、比較
的に低温の熱処理である。しかし、本願発明者らの検討
によれば、しきい値制御用の不純物拡散層が、原子の固
有の拡散係数以上に異常拡散することがわかった。本願
発明者らは、上記の現象の原因が、高エネルギーイオン
注入による点欠陥ではないかと考えた。すなわち、この
点欠陥が原因となって、低温（約８５０℃）での熱処理
であるにもかかわらず、約１０００℃での高温熱処理と
同程度の拡散が生じるのではないかと考えたのである。

【００３８】そこで、この異常拡散を抑制するために、
本願発明では、しきい値制御のためのイオン注入後に高
温短時間熱処理（ＲＴＡ）を行って、ゲート酸化膜工程
での異常拡散を防止する。すなわち、ゲート酸化膜工程
を最初の熱処理工程にするのではなく、その前に熱処理
工程を実施することで、それ以前に発生して蓄積されて
いる点欠陥を回復する。本発明によれば、このような手
法によって異常拡散を防止して、ＭＯＳＦＥＴの微細化
を実現することができる。

【００３９】本発明の具体的な実施形態を説明する前
に、まず、本発明の大きな特徴の一つであるしきい値電
圧（Ｖｔ）と高温短時間熱処理（以下では、「ＲＴＡ」
と称する）との関係を、図１Ａ〜図６及び図１５〜図１
７を参照して説明する。

【００４０】半導体製造工程では、イオン注入時に、半
導体基板の内部に結晶欠陥、具体的には空孔或いは格子
間シリコンが発生する。半導体基板内の不純物は６５０
℃以上の高温で拡散するが、その際に、上述のような空
孔や格子間原子（例えば格子間シリコン）が不純物の拡
散を増速させる。そこで本発明では、不純物の好ましく
ない拡散を抑制しながら、イオン注入時に発生した空孔
や格子間シリコンを拡散或いは消滅させて、しきい値電
圧制御のための不純物濃度が、表面における濃度と基板
深部にあるピーク値との間の差（基板深部のピーク値の
ほうが大きい）を保ったリトログレードな分布形状を維
持できる製造プロセスを提案する。

【００４１】対比のために、まず、従来技術における一
般的な製造プロセスを図１Ａ〜図１Ｃを参照して説明す
る。

【００４２】まず、図１Ａに示すように、ｐ型低濃度基
板１に、イオン注入のための保護酸化膜２を介してＢＦ
₂イオンを加速電圧１００ｋｅＶ且つドーズ量４．０×
１０¹ ²ｃｍ^-2で注入して、しきい値電圧制御用の不純物
拡散層４を形成する。次に、図１Ｂに示すように保護酸
化膜を除去して、さらに図１Ｃに示すように、温度８５
０℃で３０分間の熱酸化工程によってゲート酸化膜７を
形成する。

【００４３】一方、先に述べたように、リトログレード
なチャネル不純物分布を保つために、拡散係数が極めて
低いインジウムをしきい値電圧制御用の不純物として使
用することがある。インジウムは、イオン注入時に発生
した空孔及び格子間シリコンによる増速拡散の影響を受
ける。但し、その拡散係数は小さい。しかし、図２に示
すＳＩＭＳ分析の実測データに示されるように、ボロン
イオン（ＢＦ₂ ⁺）の注入時に比べてインジウムイオン
（Ｉｎ⁺）の注入時には、注入されたイオンの分布のテ
ール部が拡大する。そのため、ソース／ドレイン領域と
基板との間の接合容量が増大する。また、インジウムは
取り扱い難い原子であり、さらに、ＤＲＡＭなどのメモ
リＬＳＩに使用するとポーズ時間劣化などの好ましくな
い影響が生じる。

【００４４】そこで、本発明では、図３Ａ〜図３Ｄを参
照して以下に説明するような製造プロセスを実施する。

【００４５】具体的には、まず図３Ａに示すように、ｐ
型低濃度基板１に、イオン注入のための保護酸化膜２を
介してＢＦ₂イオンを加速電圧１００ｋｅＶ且つドーズ
量４．０×１０¹²ｃｍ^-2で注入して、しきい値電圧制御
用の不純物拡散層４を形成する。次に、図３Ｂの段階
で、温度１０００℃で１０秒間のＲＴＡ処理を行って、
上記のイオン注入時に発生した格子間シリコンを拡散さ
せる。その後に、図３Ｃに示すように保護酸化膜を除去
し、さらに図３Ｄに示すように、温度８５０℃で３０分
間の熱酸化工程によってゲート酸化膜７を形成する。

【００４６】ここで、上記のＲＴＡ処理は、一般に行わ
れる不純物活性化のための熱処理よりも高い温度で、し
かしその代わりにより短い時間だけ、実施される。これ
によって、注入された不純物の拡散は生じさせずに、格
子間原子（例えば格子間シリコン）を拡散させる。具体
的には、例えば、本発明におけるＲＴＡ熱処理は、約９
００℃〜約１１００℃の温度範囲で、約１０秒間に渡っ
て実施される。ＲＴＡ処理の温度が約９００℃よりも低
いと、点欠陥（空孔や格子間シリコン）が残存する可能
性がある。一方、ＲＴＡ処理の温度が約１１００℃より
も高いと、アニーリング効果による注入した不純物の拡
散が生じ得るので、好ましくない。

【００４７】また、その昇温レートは、約５０℃／秒〜
約４００℃／秒の範囲に設定されることが望ましい。昇
温レートが約４００℃／秒以上であると、基板自身に瞬
時に熱歪みによる損傷が発生する。一方、昇温レートが
約５０℃／秒以下であると、不純物の拡散が生じてしま
うので好ましくない。不純物の拡散を生じさせずに点欠
陥を解消するためには、上記の範囲が好ましい。

【００４８】さらに好ましくは、昇温レートは約７５℃
／秒〜約１００℃／秒の範囲に設定される。

【００４９】図４Ａ及び図４Ｂは、図１Ａ〜図１Ｃを参
照して説明したＲＴＡ処理を実施しない従来の製造プロ
セス（「ＲＴＡなし」と表示）、及び図３Ａ〜図３Ｄを
参照して説明したＲＴＡ処理を伴う本発明による製造プ
ロセス（「ＲＴＡあり」と表示）のそれぞれにおいて得
られる、不純物分布のＳＩＭＳによる実測データであ
る。図４Ａは、表面から深さ１．５μｍまでの範囲のＳ
ＩＭＳプロファイルであり、図４Ｂは、図４Ａのうちで
表面から０．３μｍ迄の範囲を拡大して示している。図
４Ａ及び図４ＢのＳＩＭＳプロファイルの測定にあたっ
ては、しきい値電圧制御用の不純物イオンの注入と同時
に加速電圧３００ｋｅＶ及びドーズ量１．０×１０¹³ｃ
ｍ^-2でボロンを注入して、リトログレードなｐウェルを
形成している。

【００５０】本発明に従ってしきい値電圧制御のための
イオン注入後にＲＴＡ処理を行うことによって、従来技
術では約２．０×１０¹⁷ｃｍ^-3であった表面近傍での不
純物濃度が約１×１０¹⁷ｃｍ^-3に抑制され、且つ、基板
内部への深い拡散が抑制されたリトログレードなチャネ
ル分布が形成されている。これは、本発明では、しきい
値電圧制御用の不純物イオン注入後にＲＴＡ処理を行う
ことによって、ウェル形成のための高エネルギーイオン
注入時に発生した空孔及び格子間シリコン加えて、しき
い値電圧制御用の不純物イオン注入時に発生した空孔及
び格子間シリコンを短時間で拡散或いは消滅させて、後
者に起因するチャネル不純物分布の増速拡散を抑制して
いるからである。この手法をさらに最適化することによ
って、１．０×１０¹⁷ｃｍ^-3以下の表面不純物濃度を達
成することができる。

【００５１】従来の製造プロセスでは、ウェル注入時に
発生する空孔及び格子間シリコンはウェルドライブイン
工程などによって消去させていたが、これだけでは、し
きい値電圧制御用の不純物イオン注入時に発生する空孔
及び格子間シリコンによる増速拡散を抑制できない。そ
れに対して、本発明によるしきい値電圧制御用の不純物
イオン注入後の秒単位のＲＴＡ処理によれば、しきい値
電圧制御用の不純物（例えばボロン）の拡散を抑制し
て、ウェル形成用及びしきい値電圧制御用のそれぞれの
注入工程で発生した空孔及び格子間シリコンを、一度に
拡散或いは消滅させることができる。これより、ウェル
形成用及びしきい値電圧制御用のそれぞれの目的の不純
物を同一マスクで連続注入することが可能になり、マス
ク数の削減、さらには製造コストの削減を実現すること
が可能になる。

【００５２】なお、上記の「連続注入」とは、同一のマ
スクを用いて不純物イオンを注入することを意味し、必
ずしも、２つの注入工程が厳密に時間的に連続している
必要はない。例えば、チャネルストップ層の形成やパン
チスルーストップ層の形成工程を、２つの注入工程の間
に実施してもよい。或いは、２つの注入工程の実施順序
を上記とは逆にしても、同様の効果を得ることができ
る。

【００５３】また、しきい値電圧制御のための不純物注
入工程後のＲＴＡ処理の実施時に、例えば温度１０００
℃で１分以内の酸化工程によって、ゲート酸化膜を同時
に形成することもできる。これは、ＲＴＡとゲート酸化
膜形成工程との２工程を、高温短時間熱酸化（ＲＴＯ）
処理と称される一つの工程に置き換えることを意味し、
製造プロセスのさらなる簡略化が達成される。このＲＴ
Ｏ処理は、窒化酸化膜形成時における窒化処理前のゲー
ト酸化膜形成工程にも、効果的に適用することができ
る。

【００５４】次に、上述のような本発明の製造プロセス
が、それによって形成される半導体装置の動作特性に及
ぼす効果を、図５及び図６に示すプロセス／デバイスシ
ミュレーションの結果を参照して説明する。

【００５５】図５は、図１Ａ〜図１Ｃを参照して説明し
たＲＴＡ処理を伴わない従来の製造プロセス（「ＲＴＡ
なし」と表示）、及び図３Ａ〜図３Ｄを参照して説明し
たＲＴＡ処理を伴う本発明の製造プロセス（「ＲＴＡあ
り」と表示）のそれぞれにおける、ゲート長としきい値
電圧との関係を示すグラフであり、短チャネル効果の影
響を示すものである。

【００５６】図５より、ゲート長が短い場合の両プロセ
ス間の差は小さいが、特にゲート長が長い場合におい
て、ゲート酸化膜の形成前にＲＴＡ処理を行う本発明の
製造プロセスによる半導体装置のほうが、ＲＴＡ処理を
行わずに形成される従来の半導体装置よりも、低いしき
い値電圧を示す。これより、本発明の製造プロセスによ
って形成されるリトログレードなチャネル不純物分布
は、しきい値電圧の低減に伴う短チャネル効果の抑制
に、大きな効果を発揮する。これは、しきい値電圧制御
のために注入された不純物の拡散が抑制されて、不純物
のピーク濃度が高くなり、ソース／ドレイン領域からの
空乏層の延びが抑制されるためである。

【００５７】図６は、ｎ−ＭＯＳＦＥＴにおけるドレイ
ン−基板間の接合容量とドレイン電圧との関係を、従来
の製造プロセス（「ＲＴＡなし」と表示）及び本発明の
製造プロセス（「ＲＴＡあり」と表示）のそれぞれにつ
いて示す。

【００５８】これより、本発明によって形成されるｎ−
ＭＯＳＦＥＴのほうが、接合容量は約１０％小さいこと
がわかる。これは、本発明に従って形成された半導体装
置では、しきい値電圧制御のために注入された不純物の
拡散が抑制されることによって、ソース／ドレイン領域
と基板との間の接合部に位置する不純物分布のテール部
の濃度が低くなっているためである。

【００５９】また、基板表面での不純物濃度が高いと表
面散乱の効果によって飽和電流値が下がるが、本発明に
従ってＲＴＡ処理を行えば、しきい値電圧制御のために
注入された不純物の拡散が抑制されて基板表面での不純
物濃度を下げることができるので、飽和電流値を増大さ
せることができる。

【００６０】以上のように、本発明の半導体製造プロセ
スによれば、ＲＴＡ処理の実施によってしきい値電圧制
御のために注入された不純物の拡散を抑制することによ
り、特にしきい値電圧が低く設定されている場合におけ
る短チャネル効果の悪影響を抑制するとともに、ソース
／ドレイン領域と基板との間の接合容量が低減され、さ
らには飽和電流値が増大される。この結果、形成される
半導体装置の動作の安定化や高速化が実現される。

【００６１】さらに、本発明の効果を、具体的な実測デ
ータを参照してさらに説明する。

【００６２】図１５は、本発明の製造プロセス（ＲＴＡ
あり）及び従来技術の製造プロセス（ＲＴＡなし）のそ
れぞれに従って形成された半導体装置における、チャネ
ル長Ｌｇとしきい値電圧Ｖtsとの関係を示す実測データ
である。図１６は、本発明の製造プロセス（ＲＴＡあ
り）及び従来技術の製造プロセス（ＲＴＡなし）のそれ
ぞれに従って形成された半導体装置における、チャネル
長Ｌｇと単位ゲート幅あたりの飽和電流Ｉｄsatとの関
係を示す実測データである。さらに、図１７は、本発明
の製造プロセス（ＲＴＡあり）及び従来技術の製造プロ
セス（ＲＴＡなし）のそれぞれに従って形成された半導
体装置における、チャネル長Ｌｇと単位ゲート幅あたり
のトランスコンダクタンスＧｍとの関係を示す実測デー
タである。

【００６３】図１５のグラフから明らかなように、本発
明によれば従来技術に比べて、ゲート長が短くなっても
しきい値電圧の減少分が小さく、短チャネル効果に対す
る耐性が向上していることがわかる。また、図１６よ
り、本発明によれば従来技術に比べて、飽和電流値が約
１０％〜約１５％向上しており、駆動力が大きく動作速
度が速い半導体装置が得られることがわかる。さらに、
図１７から、本発明によれば従来技術に比べて、トラン
スコンダクタンスが約１０％向上しており、駆動力が向
上していることがわかる。

【００６４】以下に、添付の図面を参照しながら、上記
のような特徴を有する本発明の半導体装置の製造方法に
関して、幾つかの実施形態を説明する。

【００６５】（第１の実施形態）図７Ａ〜図７Ｉは、本
発明の第１の実施形態に従った半導体装置の製造方法に
おける、各プロセスステップを示す断面図である。

【００６６】まず、図７Ａに示すように、ｐ型低濃度基
板１を熱酸化して、イオン注入のための保護酸化膜２を
形成する。なお、図中で、参照番号５０は、素子分離の
ための絶縁分離領域を示す。

【００６７】次に、図７Ｂに示すように、保護酸化膜２
の上に選択的にマスク５１を形成し、それを利用してボ
ロンを加速電圧４００ｋｅＶ且つドーズ量４．４×１０
¹²ｃｍ^-2で注入し、リトログレードなｐ型ウェル３を形
成する。さらに、同じマスク５１を使用して、チャネル
ストップ層を形成するためのボロンを、加速電圧１６０
ｋｅＶ且つドーズ量６．０×１０¹²ｃｍ^-2で注入し、ま
たしきい値電圧制御のための不純物拡散層４を形成する
ためのボロンを、加速電圧３０ｋｅＶ且つドーズ量４．
７×１０¹²ｃｍ^-2で注入する。

【００６８】なお、チャネルストップ層は、異なる導電
型のウェルの間に形成され、素子分離のための絶縁分離
領域の下に形成される。但し、簡単のために、図中には
示していない。この点は、以下の各実施形態において
も、同様である。

【００６９】次に、マスク５１を除去し、図７Ｃに示す
ように、新たなマスク５２を保護酸化膜２の上に選択的
に形成する。マスク５２は、マスク５１によって覆われ
ていなかった箇所を覆うように、パターニングされてい
る。そして、マスク５２を利用してリンを加速電圧７０
０ｋｅＶ且つドーズ量１．０×１０¹³ｃｍ^-2で注入し、
リトログレードなｎ型ウェル５を形成する。さらに、同
じマスク５２を使用して、パンチスルーストップ層を形
成するためのリンを、加速電圧１６０ｋｅＶ且つドーズ
量６．０×１０¹²ｃｍ^-2で注入し、またしきい値電圧制
御のための不純物拡散層６を形成するためのＢＦ₂を、
加速電圧７０ｋｅＶ且つドーズ量６．６×１０¹²ｃｍ^-2
で注入する。これによって、埋め込み型チャネルが形成
される。或いは、表面型チャネルを形成する場合には、
しきい値電圧制御のための不純物拡散層６は、リンを加
速電圧４０ｋｅＶ且つドーズ量３．０×１０¹²ｃｍ^-2で
注入することによって形成する。

【００７０】次に、図７Ｄに示すようにマスク５２を除
去し、温度１０００℃で１０秒間の熱処理（ＲＴＡ処
理）を行って、上記のイオン注入時に発生した格子間シ
リコン及び空孔などの点欠陥を拡散させる。さらに、図
７Ｅに示すように保護酸化膜２を除去した後に、図７Ｆ
に示すように、ゲート酸化膜７を温度８５０℃で３０分
間の熱処理によって形成する。このようなゲート酸化膜
７の形成のための熱処理を行っても、上述のＲＴＡ処理
によって点欠陥は解消しているので、点欠陥が原因とな
る異常拡散が抑制され、不純物拡散層４及び６のリトロ
グレードな不純物濃度分布が維持される。また、ゲート
酸化膜７の形成前にＲＴＡ処理を行っているので、基板
表面近傍での欠陥がなくなり、良好な膜質を有するゲー
ト酸化膜７が形成される。

【００７１】さらに、図７Ｇに示すように、ゲート酸化
膜７の上に選択的にゲート電極８を形成する。次に、図
７Ｈに示すように、ｎ型ウェル５を覆うマスク５３を形
成し、ゲート電極８及びマスク５３を利用して砒素を加
速電圧５０ｋｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2で
注入し、ｎ−ＭＯＳＦＥＴのソース／ドレイン領域９を
形成する。さらに、マスク５３を除去した後に、図７Ｉ
に示すように、ｐ型ウェル３を覆うマスク５４を形成
し、ゲート電極８及びマスク５４を利用してＢＦ ₂を加
速電圧３０ｋｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2で
注入し、ｐ−ＭＯＳＦＥＴのソース／ドレイン領域１０
を形成する。

【００７２】その後に、ＲＴＡ処理（例えば、温度約１
０００℃で約１０秒間）によって、ソース／ドレイン領
域における点欠陥を解消し、ソース／ドレイン領域を活
性化する。ここで実施される熱処理もＲＴＡ熱処理であ
り、拡散によるソース／ドレイン領域の拡大が抑制でき
るので、形成されるＭＯＳＦＥＴの微細化を達成するこ
とができる。

【００７３】以上のように、本発明の半導体装置の製造
方法においては、埋め込みチャネル型ｐ−ＭＯＳＦＥＴ
を形成するためには、しきい値電圧制御のための不純物
拡散層６をＢＦ₂の注入によって形成し、表面チャネル
型ｐ−ＭＯＳＦＥＴを形成するためには、しきい値電圧
制御のための不純物拡散層６をリンの注入によって形成
する。一方、ｎ−ＭＯＳＦＥＴは、ボロンの注入により
表面チャネル型となる。

【００７４】（第２の実施形態）図８Ａ〜図８Ｉは、本
発明の第２の実施形態に従った半導体装置の製造方法に
おける、各プロセスステップを示す断面図である。

【００７５】まず、図８Ａに示すように、ｐ型低濃度基
板１を熱酸化して、イオン注入のための保護酸化膜２を
形成する。なお、図中で、参照番号５０は、素子分離の
ための絶縁分離領域を示す。

【００７６】次に、図８Ｂに示すように、保護酸化膜２
の上に選択的にマスク６１を形成し、それを利用してリ
ンを加速電圧４００ｋｅＶ且つドーズ量１．０×１０¹³
ｃｍ ^-2で注入し、リトログレードなｎ型ウェル５を形成
する。さらに、同じマスク６１を使用して、パンチスル
ーストップ層を形成するためのリンを、加速電圧１６０
ｋｅＶ且つドーズ量６．０×１０¹²ｃｍ^-2で注入し、ま
たしきい値電圧制御のための不純物拡散層６を形成する
ためのＢＦ₂を、加速電圧７０ｋｅＶ且つドーズ量６．
６×１０¹²ｃｍ^-2で注入する。これによって、埋め込み
型チャネルが形成される。或いは、表面型チャネルを形
成する場合には、しきい値電圧制御のための不純物拡散
層６は、リンを加速電圧４０ｋｅＶ且つドーズ量３．０
×１０¹²ｃｍ^-2で注入することによって形成する。

【００７７】次に、マスク６１を除去し、図８Ｃに示す
ように、ボロンを加速電圧６００ｋｅＶ且つドーズ量
４．４×１０¹²ｃｍ^-2でｎ型ウェル５を含めて全面に注
入し、リトログレードなｐ型ウェル３を形成する。この
ような高エネルギー注入によって、基板深部に不純物濃
度のピークを有するｐ型ウェル３が形成される。このｐ
型ウェル３は、ｎ型ウェル５を取り囲むように形成さ
れ、ラッチアップ耐性に優れた構造となっている。ま
た、この場合には、ｎ型ウェル５を覆うマスクを形成す
る必要が無く、第１の実施形態の場合に比べて、マスク
数を削減することができる。

【００７８】さらに、チャネルストップ層を形成するた
めのボロンを、加速電圧１６０ｋｅＶ且つドーズ量６．
０×１０¹²ｃｍ^-2で注入し、またしきい値電圧制御のた
めの不純物拡散層４を形成するためのボロンを、加速電
圧３０ｋｅＶ且つドーズ量４．７×１０¹²ｃｍ^-2で注入
する。

【００７９】この注入工程では、ボロンは全面に注入さ
れる。埋め込み型チャネルを形成する場合には、しきい
値電圧制御のための不純物拡散層６の形成に際して、先
に注入されるＢＦ₂のドーズ量をあらかじめ少なく設定
しておき、このボロンの注入によって、しきい値電圧制
御のための不純物拡散層６の不純物濃度を、２回の注入
処理の足し合わせによって所定の値に設定する。一方、
表面型チャネルを形成する場合には、しきい値電圧制御
のための不純物拡散層６の形成に際して、先に注入され
るリンのドーズ量をあらかじめ多く設定しておき、この
ボロンの注入によって、しきい値電圧制御のための不純
物拡散層６の不純物濃度を、２回の注入処理の差し引き
によって所定の値に設定する。なお、不純物拡散層４に
関しては、１回の注入処理によって、所定の不純物濃度
に設定される。これらの点は、他の実施形態で同様の処
理を行う場合でも、同様である。

【００８０】次に、図８Ｄに示す段階で、温度１０００
℃で１０秒間の熱処理（ＲＴＡ処理）を行って、上記の
イオン注入時に発生した格子間シリコンや空孔などの点
欠陥を拡散させる。さらに、図８Ｅに示すように保護酸
化膜２を除去した後に、図８Ｆに示すように、ゲート酸
化膜７を温度８５０℃で３０分間の熱処理によって形成
する。このようなゲート酸化膜７の形成のための熱処理
を行っても、上述のＲＴＡ処理によって点欠陥は解消し
ているので、点欠陥が原因となる異常拡散が抑制され、
不純物拡散層４及び６のリトログレードな不純物濃度分
布が維持される。また、ゲート酸化膜７の形成前にＲＴ
Ａ処理を行っているので、基板表面近傍での欠陥がなく
なり、良好な膜質を有するゲート酸化膜７が形成され
る。

【００８１】さらに、図８Ｇに示すように、ゲート酸化
膜７の上に選択的にゲート電極８を形成する。次に、図
８Ｈに示すように、ｎ型ウェル５を覆うマスク６３を形
成し、ゲート電極８及びマスク６３を利用して砒素を加
速電圧５０ｋｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2で
注入し、ｎ−ＭＯＳＦＥＴのソース／ドレイン領域９を
形成する。さらに、マスク６３を除去した後に、図８Ｉ
に示すように、ｐ型ウェル３のうちでｎ型ウェル５とオ
ーバラップしていない部分を覆うマスク６４を形成し、
ゲート電極８及びマスク６４を利用してＢＦ₂を加速電
圧３０ｋｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2で注入
し、ｐ−ＭＯＳＦＥＴのソース／ドレイン領域１０を形
成する。

【００８２】その後に、ＲＴＡ処理（例えば、温度約１
０００℃で約１０秒間）によって、ソース／ドレイン領
域における点欠陥を解消し、ソース／ドレイン領域を活
性化する。ここで実施される熱処理もＲＴＡ熱処理であ
り、拡散によるソース／ドレイン領域の拡大が抑制でき
るので、形成されるＭＯＳＦＥＴの微細化を達成するこ
とができる。

【００８３】以上のように、本発明の半導体装置の製造
方法においては、埋め込みチャネル型ｐ−ＭＯＳＦＥＴ
を形成するためには、しきい値電圧制御のための不純物
拡散層６をＢＦ₂の注入によって形成し、表面チャネル
型ｐ−ＭＯＳＦＥＴを形成するためには、しきい値電圧
制御のための不純物拡散層６をリンの注入によって形成
する。一方、ｎ−ＭＯＳＦＥＴは、ボロンの注入により
表面チャネル型となる。

【００８４】（第３の実施形態）図９Ａ〜図９Ｉは、本
発明の第３の実施形態に従った半導体装置の製造方法に
おける、各プロセスステップを示す断面図である。

【００８５】まず、図９Ａに示すように、ｐ型低濃度基
板１を熱酸化して、イオン注入のための保護酸化膜２を
形成する。なお、図中で、参照番号５０は、素子分離の
ための絶縁分離領域を示す。

【００８６】次に、図９Ｂに示すように、保護酸化膜２
の上に選択的にマスク６１を形成し、それを利用してリ
ンを加速電圧４００ｋｅＶ且つドーズ量１．０×１０¹³
ｃｍ ^-2で注入し、リトログレードなｎ型ウェル５を形成
する。さらに、同じマスク６１を使用して、パンチスル
ーストップ層を形成するためのリンを、加速電圧１６０
ｋｅＶ且つドーズ量６．０×１０¹²ｃｍ^-2で注入し、ま
たしきい値電圧制御のための不純物拡散層６を形成する
ためのＢＦ₂を、加速電圧７０ｋｅＶ且つドーズ量６．
６×１０¹²ｃｍ^-2で注入する。これによって、埋め込み
型チャネルが形成される。或いは、表面型チャネルを形
成する場合には、しきい値電圧制御のための不純物拡散
層６は、リンを加速電圧４０ｋｅＶ且つドーズ量３．０
×１０¹²ｃｍ^-2で注入することによって形成する。

【００８７】次に、マスク６１をさらに使用して、図９
Ｃに示すように、ボロンを加速電圧７００ｋｅＶ且つド
ーズ量４．４×１０¹²ｃｍ^-2で注入し、リトログレード
なｐ型ウェル３を形成する。このとき、マスク６１によ
って覆われていない領域では、高エネルギーイオン注入
によって、ｐ型ウェル３は、基板深部に不純物濃度のピ
ークを有するように形成される。一方、マスク６１によ
って覆われている領域では、イオンがマスク６１によっ
て減速された上で注入されるので、ｐ型ウェル３は、よ
り浅い位置に形成される。このｐ型ウェル３は、ｎ型ウ
ェル５を取り囲むように形成され、ラッチアップ耐性に
優れた構造となっている。

【００８８】さらに、チャネルストップ層を形成するた
めのボロンを、加速電圧１６０ｋｅＶ且つドーズ量６．
０×１０¹²ｃｍ^-2で注入する。続いて、マスク６１を除
去した後に、しきい値電圧制御のための不純物拡散層４
を形成するためのボロンを、加速電圧３０ｋｅＶ且つド
ーズ量４．７×１０¹²ｃｍ^-2で注入する。

【００８９】次に、図９Ｄに示す段階で、温度１０００
℃で１０秒間の熱処理（ＲＴＡ処理）を行って、上記の
イオン注入時に発生した格子間シリコンや空孔などの点
欠陥を拡散させる。さらに、図９Ｅに示すように保護酸
化膜２を除去した後に、図９Ｆに示すように、ゲート酸
化膜７を温度８５０℃で３０分間の熱処理によって形成
する。このようなゲート酸化膜７の形成のための熱処理
を行っても、上述のＲＴＡ処理によって点欠陥は解消し
ているので、点欠陥が原因となる異常拡散が抑制され、
不純物拡散層４及び６のリトログレードな不純物濃度分
布が維持される。また、ゲート酸化膜７の形成前にＲＴ
Ａ処理を行っているので、基板表面近傍での欠陥がなく
なり、良好な膜質を有するゲート酸化膜７が形成され
る。

【００９０】さらに、図９Ｇに示すように、ゲート酸化
膜７の上に選択的にゲート電極８を形成する。次に、図
９Ｈに示すように、ｎ型ウェル５を覆うマスク７３を形
成し、ゲート電極８及びマスク７３を利用して砒素を加
速電圧５０ｋｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2で
注入し、ｎ−ＭＯＳＦＥＴのソース／ドレイン領域９を
形成する。さらに、マスク７３を除去した後に、図９Ｉ
に示すように、ｐ型ウェル３のうちでｎ型ウェル５とオ
ーバラップしていない部分を覆うマスク７４を形成し、
ゲート電極８及びマスク７４を利用してＢＦ₂を加速電
圧３０ｋｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2で注入
し、ｐ−ＭＯＳＦＥＴのソース／ドレイン領域１０を形
成する。

【００９１】その後に、ＲＴＡ処理（例えば、温度約１
０００℃で約１０秒間）によって、ソース／ドレイン領
域における点欠陥を解消し、ソース／ドレイン領域を活
性化する。ここで実施される熱処理もＲＴＡ熱処理であ
り、拡散によるソース／ドレイン領域の拡大が抑制でき
るので、形成されるＭＯＳＦＥＴの微細化を達成するこ
とができる。

【００９２】以上のように、本発明の半導体装置の製造
方法においては、埋め込みチャネル型ｐ−ＭＯＳＦＥＴ
を形成するためには、しきい値電圧制御のための不純物
拡散層６をＢＦ₂の注入によって形成し、表面チャネル
型ｐ−ＭＯＳＦＥＴを形成するためには、しきい値電圧
制御のための不純物拡散層６をリンの注入によって形成
する。一方、ｎ−ＭＯＳＦＥＴは、ボロンの注入により
表面チャネル型となる。

【００９３】（第４の実施形態）図１０Ａ〜図１０Ｉ
は、本発明の第４の実施形態に従った半導体装置の製造
方法における、各プロセスステップを示す断面図であ
る。

【００９４】まず、図１０Ａに示すように、ｐ型低濃度
基板１を熱酸化して、イオン注入のための保護酸化膜２
を形成する。なお、図中で、参照番号５０は、素子分離
のための絶縁分離領域を示す。

【００９５】次に、図１０Ｂに示すように、保護酸化膜
２の上に選択的に、例えば窒化シリコン膜からなる下段
マスク８１、及び、例えばレジストからなる上段マスク
８２からなる２層構造のマスク８０を、形成する。そし
て、マスク８０を利用してリンを加速電圧４００ｋｅＶ
且つドーズ量１．０×１０¹³ｃｍ^-2で注入し、リトログ
レードなｎ型ウェル５を形成する。さらに、同じマスク
８０を使用して、パンチスルーストップ層を形成するた
めのリンを、加速電圧１６０ｋｅＶ且つドーズ量６．０
×１０¹²ｃｍ^-2で注入し、またしきい値電圧制御のため
の不純物拡散層６を形成するためのＢＦ₂を、加速電圧
７０ｋｅＶ且つドーズ量６．６×１０¹²ｃｍ^-2で注入す
る。これによって、埋め込み型チャネルが形成される。
或いは、表面型チャネルを形成する場合には、しきい値
電圧制御のための不純物拡散層６は、リンを加速電圧４
０ｋｅＶ且つドーズ量３．０×１０¹²ｃｍ^-2で注入する
ことによって形成する。

【００９６】次に、マスク８０のうちの上段マスク８２
のみを除去し、図１０Ｃに示すように、下段マスク８１
のみを使用してボロンを加速電圧７００ｋｅＶ且つドー
ズ量４．４×１０¹²ｃｍ^-2で注入し、リトログレードな
ｐ型ウェル３を形成する。このとき、マスク８１によっ
て覆われていない領域では、高エネルギーイオン注入に
よって、ｐ型ウェル３は、基板深部に不純物濃度のピー
クを有するように形成される。一方、マスク８１によっ
て覆われている領域では、イオンがマスク８１によって
減速された上で注入されるので、ｐ型ウェル３は、より
浅い位置に形成される。このｐ型ウェル３は、ｎ型ウェ
ル５を取り囲むように形成され、ラッチアップ耐性に優
れた構造となっている。

【００９７】さらに、チャネルストップ層を形成するた
めのボロンを、加速電圧１６０ｋｅＶ且つドーズ量６．
０×１０¹²ｃｍ^-2で注入する。その後に、下段マスク８
１を除去して、しきい値電圧制御のための不純物拡散層
４を形成するためのボロンを、加速電圧３０ｋｅＶ且つ
ドーズ量４．７×１０¹²ｃｍ^-2で注入する。

【００９８】次に、図１０Ｄに示す段階で、温度１００
０℃で１０秒間の熱処理（ＲＴＡ処理）を行って、上記
のイオン注入時に発生した格子間シリコンや空孔などの
点欠陥を拡散させる。さらに、図１０Ｅに示すように保
護酸化膜２を除去した後に、図１０Ｆに示すように、ゲ
ート酸化膜７を温度８５０℃で３０分間の熱処理によっ
て形成する。このようなゲート酸化膜７の形成のための
熱処理を行っても、上述のＲＴＡ処理によって点欠陥は
解消しているので、点欠陥が原因となる異常拡散が抑制
され、不純物拡散層４及び６のリトログレードな不純物
濃度分布が維持される。また、ゲート酸化膜７の形成前
にＲＴＡ処理を行っているので、基板表面近傍での欠陥
がなくなり、良好な膜質を有するゲート酸化膜７が形成
される。

【００９９】さらに、図１０Ｇに示すように、ゲート酸
化膜７の上に選択的にゲート電極８を形成する。次に、
図１０Ｈに示すように、ｎ型ウェル５を覆うマスク８３
を形成し、ゲート電極８及びマスク８３を利用して砒素
を加速電圧５０ｋｅＶ且つドーズ量２．０×１０¹⁵ｃｍ
^-2で注入し、ｎ−ＭＯＳＦＥＴのソース／ドレイン領域
９を形成する。さらに、マスク８３を除去した後に、図
１０Ｉに示すように、ｐ型ウェル３のうちでｎ型ウェル
５とオーバラップしていない部分を覆うマスク８４を形
成し、ゲート電極８及びマスク８４を利用してＢＦ₂を
加速電圧３０ｋｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2
で注入し、ｐ−ＭＯＳＦＥＴのソース／ドレイン領域１
０を形成する。

【０１００】その後に、ＲＴＡ処理（例えば、温度約１
０００℃で約１０秒間）によって、ソース／ドレイン領
域における点欠陥を解消し、ソース／ドレイン領域を活
性化する。ここで実施される熱処理もＲＴＡ熱処理であ
り、拡散によるソース／ドレイン領域の拡大が抑制でき
るので、形成されるＭＯＳＦＥＴの微細化を達成するこ
とができる。

【０１０１】以上のように、本発明の半導体装置の製造
方法においては、埋め込みチャネル型ｐ−ＭＯＳＦＥＴ
を形成するためには、しきい値電圧制御のための不純物
拡散層６をＢＦ₂の注入によって形成し、表面チャネル
型ｐ−ＭＯＳＦＥＴを形成するためには、しきい値電圧
制御のための不純物拡散層６をリンの注入によって形成
する。一方、ｎ−ＭＯＳＦＥＴは、ボロンの注入により
表面チャネル型となる。

【０１０２】（第５の実施形態）図１１Ａ〜図１１Ｋ
は、本発明の第５の実施形態に従った半導体装置の製造
方法における、各プロセスステップを示す断面図であ
る。具体的には、本実施形態の製造方法によって、トリ
プルウェル構造が形成される。

【０１０３】まず、図１１Ａに示すように、ｐ型低濃度
基板１を熱酸化して、イオン注入のための保護酸化膜２
を形成する。なお、図中で、参照番号５０は、素子分離
のための絶縁分離領域を示す。

【０１０４】次に、図１１Ｂに示すように、保護酸化膜
２の上に選択的にマスク９１を形成して、それを利用し
てリンを加速電圧１５００ｋｅＶ且つドーズ量２．０×
１０ ¹²ｃｍ^-2で注入し、破線の位置に不純物濃度のピー
クを有する深いｎ型埋め込み層１１を形成する。

【０１０５】続いて、マスク９１を除去した後に、図１
１Ｃに示すような新たなマスク９２を保護酸化膜２の上
に選択的に形成し、ボロンを加速電圧４００ｋｅＶ且つ
ドーズ量１．０×１０¹³ｃｍ^-2で注入し、リトログレー
ドなｐ型ウェル３を形成する。さらに、同じマスク９２
を使用して、チャネルストップ層を形成するためのボロ
ンを、加速電圧１６０ｋｅＶ且つドーズ量６．０×１０
¹²ｃｍ^-2で注入し、またしきい値電圧制御のための不純
物拡散層４を形成するためのボロンを、加速電圧３０ｋ
ｅＶ且つドーズ量２．７×１０¹²ｃｍ^-2で注入する。

【０１０６】次に、マスク９２を除去し、図１１Ｄに示
すように、新たなマスク９３を保護酸化膜２の上に選択
的に形成する。マスク９３は、マスク９２によって覆わ
れていなかった箇所を覆うように、パターニングされて
いる。そして、リンを加速電圧８５０ｋｅＶ且つドーズ
量１．０×１０¹³ｃｍ^-2で注入し、リトログレードなｎ
型ウェル５を形成する。このｎ型ウェル５は、破線の位
置に不純物濃度のピークを有し、深い埋め込み層１１に
接続されてｐ型ウェル３を取り囲むように形成される。

【０１０７】さらに、同じマスク９３を使用して、パン
チスルーストップ層を形成するためのリンを、加速電圧
４００ｋｅＶ且つドーズ量３．０×１０¹²ｃｍ^-2で注入
し、またしきい値電圧制御のための不純物拡散層６を形
成するためのＢＦ₂を、加速電圧７０ｋｅＶ且つドーズ
量３．０×１０¹²ｃｍ^-2で注入する。これによって、埋
め込み型チャネルが形成される。或いは、表面型チャネ
ルを形成する場合には、しきい値電圧制御のための不純
物拡散層６は、リンを加速電圧４０ｋｅＶ且つドーズ量
３．０×１０¹²ｃｍ^-2で注入することによって形成す
る。

【０１０８】次に、マスク９３を除去し、図１１Ｅに示
すように、新たなマスク９４を保護酸化膜２の上に選択
的に形成する。マスク９４は、ｎ型ウェル５及び深いｎ
型埋め込み層１１が形成されている領域を覆うように、
パターニングされている。そして、マスク９４の開口部
を通じて、ｐ型ウェル３に存在しているしきい値電圧制
御のための不純物拡散層４の一部に、ボロンを加速電圧
３０ｋｅＶ且つドーズ量２．０×１０¹²ｃｍ^-2で追加注
入する。なお、追加注入に関する詳細な説明は、次の実
施形態の説明に関連して行う。

【０１０９】次に、図１１Ｆに示すようにマスク９４を
除去し、温度１０００℃で１０秒間の熱処理（ＲＴＡ処
理）を行って、上記のイオン注入時に発生した格子間シ
リコンや空孔などの点欠陥を拡散させる。さらに、図１
１Ｇに示すように保護酸化膜２を除去した後に、図１１
Ｈに示すように、ゲート酸化膜７を温度８５０℃で３０
分間の熱処理によって形成する。このようなゲート酸化
膜７の形成のための熱処理を行っても、上述のＲＴＡ処
理によって点欠陥は解消しているので、点欠陥が原因と
なる異常拡散が抑制され、不純物拡散層４及び６のリト
ログレードな不純物濃度分布が維持される。また、ゲー
ト酸化膜７の形成前にＲＴＡ処理を行っているので、基
板表面近傍での欠陥がなくなり、良好な膜質を有するゲ
ート酸化膜７が形成される。

【０１１０】さらに、図１１Ｉに示すように、ゲート酸
化膜７の上に選択的にゲート電極８を形成する。次に、
図１１Ｊに示すように、ｐ型ウェル３以外の領域を覆う
マスク９５を形成し、ゲート電極８及びマスク９５を利
用して砒素を加速電圧５０ｋｅＶ且つドーズ量２．０×
１０¹⁵ｃｍ^-2で注入し、ｎ−ＭＯＳＦＥＴのソース／ド
レイン領域９を形成する。さらに、マスク９５を除去し
た後に、図１１Ｋに示すように、ｐ型ウェル３を覆うマ
スク９６を形成し、ゲート電極８及びマスク９６を利用
してＢＦ₂を加速電圧３０ｋｅＶ且つドーズ量２．０×
１０¹⁵ｃｍ^-2で注入し、ｐ−ＭＯＳＦＥＴのソース／ド
レイン領域１０を形成する。

【０１１１】その後に、ＲＴＡ処理（例えば、温度約１
０００℃で約１０秒間）によって、ソース／ドレイン領
域における点欠陥を解消し、ソース／ドレイン領域を活
性化する。ここで実施される熱処理もＲＴＡ熱処理であ
り、拡散によるソース／ドレイン領域の拡大が抑制でき
るので、形成されるＭＯＳＦＥＴの微細化を達成するこ
とができる。

【０１１２】以上のように、本発明の半導体装置の製造
方法においては、埋め込みチャネル型ｐ−ＭＯＳＦＥＴ
を形成するためには、しきい値電圧制御のための不純物
拡散層６をＢＦ₂の注入によって形成し、表面チャネル
型ｐ−ＭＯＳＦＥＴを形成するためには、しきい値電圧
制御のための不純物拡散層６をリンの注入によって形成
する。一方、ｎ−ＭＯＳＦＥＴは、ボロンの注入により
表面チャネル型となる。

【０１１３】（第６の実施形態）図１２Ａ〜図１２Ｋ
は、本発明の第６の実施形態に従った半導体装置の製造
方法における、各プロセスステップを示す断面図であ
る。具体的には、本実施形態の製造方法によって、トリ
プルウェル構造が形成される。

【０１１４】まず、図１２Ａに示すように、ｐ型低濃度
基板１を熱酸化して、イオン注入のための保護酸化膜２
を形成する。なお、図中で、参照番号５０は、素子分離
のための絶縁分離領域を示す。

【０１１５】次に、図１２Ｂに示すように、保護酸化膜
２の上に選択的にマスク１９１を形成し、それを利用し
てリンを加速電圧１５００ｋｅＶ且つドーズ量２．０×
１０ ¹²ｃｍ^-2で注入し、深いｎ型埋め込み層１１を形成
する。

【０１１６】続いて、マスク１９１を除去した後に、図
１２Ｃに示すような新たなマスク１９２を保護酸化膜２
の上に選択的に形成し、リンを加速電圧８５０ｋｅＶ且
つドーズ量１．０×１０¹³ｃｍ^-2で注入し、リトログレ
ードなｎ型ウェル５を形成する。さらに、同じマスク１
９２を使用して、パンチスルーストップ層を形成するた
めのリンを、加速電圧４００ｋｅＶ且つドーズ量３．０
×１０¹²ｃｍ^-2で注入し、またしきい値電圧制御のため
の不純物拡散層６を形成するためのＢＦ₂を、加速電圧
７０ｋｅＶ且つドーズ量３．０×１０¹²ｃｍ^-2で注入す
る。これによって、埋め込み型チャネルが形成される。
或いは、表面型チャネルを形成する場合には、しきい値
電圧制御のための不純物拡散層６は、リンを加速電圧４
０ｋｅＶ且つドーズ量３．０×１０¹²ｃｍ^-2で注入する
ことによって形成する。

【０１１７】次に、マスク１９２を除去し、図１２Ｄに
示すように、新たなマスク１９３を保護酸化膜２の上に
選択的に形成する。マスク１９３は、マスク１９２によ
って覆われていなかった箇所を覆うように、パターニン
グされている。そして、ボロンを加速電圧４００ｋｅＶ
且つドーズ量１．０×１０¹³ｃｍ^-2で注入し、リトログ
レードなｐ型ウェル３ａ及び３ｂを形成する。さらに、
同じマスク１９３を使用して、チャネルストップ層を形
成するためのボロンを、加速電圧１６０ｋｅＶ且つドー
ズ量６．０×１０¹²ｃｍ^-2で注入し、またしきい値電圧
制御のための不純物拡散層４ａ及び４ｂを形成するため
のボロンを、加速電圧３０ｋｅＶ且つドーズ量２．７×
１０¹²ｃｍ^-2で注入する。

【０１１８】次に、マスク１９３を除去し、図１２Ｅに
示すように、新たなマスク１９４を保護酸化膜２の上に
選択的に形成する。マスク１９４は、ｎ型ウェル５及び
深いｎ型埋め込み層１１が形成されている領域を覆うよ
うに、パターニングされている。そして、マスク１９４
の開口部１９４ａを通じて、ｐ型ウェルの一部３ａに存
在しているしきい値電圧制御のための不純物拡散層４ａ
に、ボロンを加速電圧３０ｋｅＶ且つドーズ量２．０×
１０¹²ｃｍ^-2で追加注入する。

【０１１９】本実施形態の製造方法で形成されるような
トリプルウェル構造を有するＤＲＡＭでは、ｐ型の導電
型を有する基板１から絶縁されてｎ型ウェル５によって
囲まれたｐ型ウェル３ｂの内部のｎ−ＭＯＳＦＥＴが、
セル部に相当する。また、基板１と同じ電位を有するｐ
型ウェル３ａの内部のｎ−ＭＯＳＦＥＴ、及びｎ型ウェ
ル５の内部のｐ−ＭＯＳＦＥＴは、それぞれセル部の周
辺回路部に相当する。セル部は基板電位を引いて動作さ
せるので、ｐ型基板１と同電位のｐ型ウェル３ａの内部
に形成されるしきい値電圧制御のための不純物拡散層４
ａの濃度は、ｎ型ウェル５に囲まれて基板１から絶縁さ
れているｐ型ウェル３ｂの内部に形成されるしきい値電
圧制御のための不純物拡散層４ｂの濃度よりも、高くす
る必要がある。従って、ここでは、ｐ型基板１と同電位
のｐ型ウェル３ａに対して、しきい値電圧制御のための
不純物を追加して注入する。

【０１２０】一方、Logicチップなどにおいては、ｐ型
基板１と同電位のｐ型ウェル３ａの内部に設けられたｎ
−ＭＯＳＦＥＴを低電圧で動作させることがあり、その
場合には、上記とは逆に、ｎ型ウェル５に囲まれて基板
１から絶縁されているｐ型ウェル３ｂの内部に形成され
るしきい値電圧制御のための不純物拡散層４ｂの濃度
を、ｐ型基板１と同電位のｐ型ウェル３ａの内部に形成
されるしきい値電圧制御のための不純物拡散層４ａの濃
度よりも、高くする必要がある。そのためには、図１２
Ｅに示されるマスク１９４を、ｎ型ウェル５によって囲
まれてｐ型基板１から絶縁されているｐ型ウェル３ｂの
上に開口部１９４ａを有するように、パターニングすれ
ばよい。

【０１２１】次に、図１２Ｆに示すようにマスク１９４
を除去し、温度１０００℃で１０秒間の熱処理（ＲＴＡ
処理）を行って、上記のイオン注入時に発生した格子間
シリコンや空孔などの点欠陥をを拡散させる。本実施形
態のように、しきい値電圧制御のための３種類の注入工
程及び３種類のウェル層や埋め込み層の形成工程を実施
する場合であっても、しきい値電圧制御のための注入工
程後に熱処理を行うことは可能であり、具体的には、本
発明ではＲＴＡ処理を行う。

【０１２２】さらに、図１２Ｇに示すように保護酸化膜
２を除去した後に、図１２Ｈに示すように、ゲート酸化
膜７を温度８５０℃で３０分間の熱処理によって形成す
る。このようなゲート酸化膜７の形成のための熱処理を
行っても、上述のＲＴＡ処理によって点欠陥は解消して
いるので、点欠陥が原因となる異常拡散が抑制され、不
純物拡散層４及び６のリトログレードな不純物濃度分布
が維持される。また、ゲート酸化膜７の形成前にＲＴＡ
処理を行っているので、基板表面近傍での欠陥がなくな
り、良好な膜質を有するゲート酸化膜７が形成される。

【０１２３】さらに、図１２Ｉに示すように、ゲート酸
化膜７の上に選択的にゲート電極８を形成する。次に、
図１２Ｊに示すようにマスク１９５を形成し、ゲート電
極８及びマスク１９５を利用して砒素を加速電圧５０ｋ
ｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2で注入して、ｎ
−ＭＯＳＦＥＴのソース／ドレイン領域９を形成する。
さらに、マスク１９５を除去した後に、図１２Ｋに示す
ようにマスク１９６を形成し、ゲート電極８及びマスク
１９６を利用してＢＦ₂を加速電圧３０ｋｅＶ且つドー
ズ量２．０×１０¹⁵ｃｍ^-2で注入し、ｐ−ＭＯＳＦＥＴ
のソース／ドレイン領域１０を形成する。

【０１２４】その後に、ＲＴＡ処理（例えば、温度約１
０００℃で約１０秒間）によって、ソース／ドレイン領
域における点欠陥を解消し、ソース／ドレイン領域を活
性化する。ここで実施される熱処理もＲＴＡ熱処理であ
り、拡散によるソース／ドレイン領域の拡大が抑制でき
るので、形成されるＭＯＳＦＥＴの微細化を達成するこ
とができる。

【０１２５】以上のように、本発明の半導体装置の製造
方法においては、埋め込みチャネル型ｐ−ＭＯＳＦＥＴ
を形成するためには、しきい値電圧制御のための不純物
拡散層６をＢＦ₂の注入によって形成し、表面チャネル
型ｐ−ＭＯＳＦＥＴを形成するためには、しきい値電圧
制御のための不純物拡散層６をリンの注入によって形成
する。一方、ｎ−ＭＯＳＦＥＴは、ボロンの注入により
表面チャネル型となる。

【０１２６】（第７の実施形態）図１３Ａ〜図１３Ｋ
は、本発明の第７の実施形態に従った半導体装置の製造
方法における、各プロセスステップを示す断面図であ
る。具体的には、本実施形態では、例えば米国特許第
５，１６０，９９６号に開示されているようなマスク越
しの高エネルギーイオン注入処理を、第６の実施形態と
して説明した製造プロセスに適用することによって、使
用されるマスクの数を減らしている。

【０１２７】まず、図１３Ａに示すように、ｐ型低濃度
基板１を熱酸化して、イオン注入のための保護酸化膜２
を形成する。なお、図中で、参照番号５０は、素子分離
のための絶縁分離領域を示す。

【０１２８】次に、図１３Ｂに示すように、保護酸化膜
２の上に選択的にマスク１９１を形成し、それを利用し
てリンを加速電圧１５００ｋｅＶ且つドーズ量２．０×
１０ ¹²ｃｍ^-2で注入し、深いｎ型埋め込み層１１を形成
する。さらに、同じマスク１９１を使用して、しきい値
電圧制御のための不純物拡散層４を形成するためのボロ
ンを、加速電圧３０ｋｅＶ且つドーズ量２．７×１０¹²
ｃｍ^-2で注入する。

【０１２９】その後に、マスク１９１を除去し、図１３
Ｃに示すように、新たなマスク１９２を保護酸化膜２の
上に選択的に形成する。そして、リンを加速電圧８５０
ｋｅＶ且つドーズ量１．０×１０¹³ｃｍ^-2で注入し、ｎ
型ウェル５を形成する。さらに、同じマスク１９２を使
用して、パンチスルーストップ層を形成するためのリン
を、加速電圧４００ｋｅＶ且つドーズ量３．０×１０¹²
ｃｍ^-2で注入し、またしきい値電圧制御のための不純物
拡散層６を形成するためのＢＦ₂を、加速電圧７０ｋｅ
Ｖ且つドーズ量３．０×１０¹²ｃｍ^-2で注入する。これ
によって、埋め込み型チャネルが形成される。或いは、
表面型チャネルを形成する場合には、しきい値電圧制御
のための不純物拡散層６は、リンを加速電圧４０ｋｅＶ
且つドーズ量３．０×１０¹²ｃｍ^-2で注入することによ
って形成する。

【０１３０】次に、同じマスク１９２を使用して、図１
３Ｄに示すように、ボロンを加速電圧４００ｋｅＶ且つ
ドーズ量１．０×１０¹³ｃｍ^-2で注入し、リトログレー
ドなｐ型ウェル３及び深いｐ型埋め込み層１３０を形成
する。このとき、マスク１９２によって覆われていない
領域では、高エネルギーイオン注入によって、基板深部
に不純物濃度のピークを有する深いｐ型埋め込み層１３
０が形成される。一方、マスク１９２によって覆われて
いる領域では、イオンがマスク１９２によって減速され
た上で注入されるので、ｐ型ウェル３が、より浅い位置
に形成される。

【０１３１】さらに、同じマスク１９２を使用して、チ
ャネルストップ層を形成するためのボロンを、加速電圧
１６０ｋｅＶ且つドーズ量６．０×１０¹²ｃｍ^-2で注入
する。

【０１３２】次に、マスク１９２を除去し、図１３Ｅに
示すように、新たなマスク１９４を保護酸化膜２の上に
選択的に形成する。マスク１９４は、ｎ型ウェル５及び
深いｎ型埋め込み層１１が形成されている領域を覆うよ
うに、パターニングされている。そして、しきい値電圧
制御のための不純物拡散層４を形成するためのボロン
を、加速電圧３０ｋｅＶ且つドーズ量２．７×１０¹²ｃ
ｍ^-2で注入する。

【０１３３】次に、図１３Ｆに示すようにマスク１９４
を除去し、温度１０００℃で１０秒間の熱処理（ＲＴＡ
処理）を行って、上記のイオン注入時に発生した格子間
シリコンや空孔などの点欠陥を拡散させる。さらに、図
１３Ｇに示すように保護酸化膜２を除去した後に、図１
３Ｈに示すように、ゲート酸化膜７を温度８５０℃で３
０分間の熱処理によって形成する。このようなゲート酸
化膜７の形成のための熱処理を行っても、上述のＲＴＡ
処理によって点欠陥は解消しているので、点欠陥が原因
となる異常拡散が抑制され、不純物拡散層４及び６のリ
トログレードな不純物濃度分布が維持される。また、ゲ
ート酸化膜７の形成前にＲＴＡ処理を行っているので、
基板表面近傍での欠陥がなくなり、良好な膜質を有する
ゲート酸化膜７が形成される。

【０１３４】さらに、図１３Ｉに示すように、ゲート酸
化膜７の上に選択的にゲート電極８を形成する。次に、
図１３Ｊに示すようにマスク１９５を形成し、ゲート電
極８及びマスク１９５を利用して砒素を加速電圧５０ｋ
ｅＶ且つドーズ量２．０×１０¹⁵ｃｍ^-2で注入して、ｎ
−ＭＯＳＦＥＴのソース／ドレイン領域９を形成する。
さらに、マスク１９５を除去した後に、図１３Ｋに示す
ようにマスク１９６を形成し、ゲート電極８及びマスク
１９６を利用してＢＦ₂を加速電圧３０ｋｅＶ且つドー
ズ量２．０×１０¹⁵ｃｍ^-2で注入して、ｐ−ＭＯＳＦＥ
Ｔのソース／ドレイン領域１０を形成する。

【０１３５】その後に、ＲＴＡ処理（例えば、温度約１
０００℃で約１０秒間）によって、ソース／ドレイン領
域における点欠陥を解消し、ソース／ドレイン領域を活
性化する。ここで実施される熱処理もＲＴＡ熱処理であ
り、拡散によるソース／ドレイン領域の拡大が抑制でき
るので、形成されるＭＯＳＦＥＴの微細化を達成するこ
とができる。

【０１３６】以上のように、本発明の半導体装置の製造
方法においては、埋め込みチャネル型ｐ−ＭＯＳＦＥＴ
を形成するためには、しきい値電圧制御のための不純物
拡散層６をＢＦ₂の注入によって形成し、表面チャネル
型ｐ−ＭＯＳＦＥＴを形成するためには、しきい値電圧
制御のための不純物拡散層６をリンの注入によって形成
する。一方、ｎ−ＭＯＳＦＥＴは、ボロンの注入により
表面チャネル型となる。

【０１３７】以上に説明した本発明の半導体装置の製造
方法によれば、ウェル形成のための注入工程及びしきい
値電圧制御のための注入工程のそれぞれを、同一のマス
クを使用して実施することができる。そして、上記目的
のための２つの注入工程に続いて、ウェル形成時に発生
した格子間シリコンを拡散させるための熱処理（ＲＴＡ
処理）を行い、さらにその後に、ゲート酸化膜の形成の
ための熱酸化工程を行う。

【０１３８】ここで、図１４は、ＲＴＡ処理を伴う本発
明の製造プロセス（「ＲＴＡあり」と表示）、及びＲＴ
Ａ処理を伴わない従来技術の製造プロセス（「ＲＴＡな
し」と表示）のそれぞれにおける、ゲート酸化膜の形成
工程後の深さ方向不純物分布を模式的に示す図である。
表面の近傍には、しきい値電圧制御のための不純物拡散
層に相当するピーク（「Ｖｔ制御」と表示）が存在し、
一方、基板内部には、高エネルギーウェルに相当する他
のピークが存在している。

【０１３９】一般に、ゲート酸化膜の形成のための熱酸
化工程によって、しきい値電圧制御のために注入された
不純物（例えばボロン）が拡散する。しかし、本発明に
従って、ウェル形成のための注入工程の後にＲＴＡ処理
を行うことによって、図１４に示されるように、ウェル
内の不純物の再分布やしきい値電圧制御のために注入さ
れた不純物の拡散を、抑制することができる。これよ
り、本発明によれば、ウェル（或いは基板）の表面近傍
における不純物濃度の増加が、抑制される。

【０１４０】さらに、本発明によれば、埋め込みチャネ
ル型ＭＯＳＦＥＴに関しては、しきい値電圧制御用の不
純物拡散領域を浅く形成できるので、オフリーク電流や
しきい値電圧のばらつきを抑制して、高駆動力を実現す
ることができる。一方、表面チャネル型ＭＯＳＦＥＴに
関しては、しきい値電圧制御用の不純物がリトログレー
ドな分布形状を保つので、接合容量の増加を抑制しなが
ら短チャネル効果の発生を抑制して、高駆動力を実現す
ることができる。

【０１４１】

【発明の効果】以上に説明した本発明の半導体装置の製
造方法は、リトログレードなｎ型ウェル及びｐ型ウェル
の形成、及びしきい値電圧制御のための拡散層の形成
を、同一のマスクパターンによって行うことができると
ともに、高エネルギーイオン注入によって発生した格子
間シリコンがトランジスタのしきい値電圧に影響を与え
ることのない、ＣＭＯＳの動作特性を得ることができ
る。従って、本発明の半導体装置の製造方法は、ＣＭＯ
Ｓに要求される安定且つ高性能な動作を達成するもので
あって、その工業的価値は極めて高い。

【図面の簡単な説明】

【図１Ａ】従来技術における製造プロセスを説明する断
面図である。

【図１Ｂ】図１Ａの製造プロセスの次の製造プロセスを
説明する断面図である。

【図１Ｃ】図１Ｂの製造プロセスの次の製造プロセスを
説明する断面図である。

【図２】注入されたボロンイオン及びインジウムイオン
の濃度プロファイルを示すＳＩＭＳ実測データである。

【図３Ａ】本発明による製造プロセスを説明する断面図
である。

【図３Ｂ】図３Ａに示す製造プロセスの次の製造プロセ
スを説明する断面図である。

【図３Ｃ】図３Ｂに示す製造プロセスの次の製造プロセ
スを説明する断面図である。

【図３Ｄ】図３Ｃに示す製造プロセスの次の製造プロセ
スを説明する断面図である。

【図４Ａ】従来の製造プロセス（ＲＴＡなし）及び本発
明による製造プロセス（ＲＴＡあり）のそれぞれにおい
て、得られる不純物分布のＳＩＭＳによる実測データで
あり、表面から深さ１．５μｍまでの範囲のＳＩＭＳプ
ロファイルである。

【図４Ｂ】従来の製造プロセス（ＲＴＡなし）及び本発
明による製造プロセス（ＲＴＡあり）のそれぞれにおい
て、得られる不純物分布のＳＩＭＳによる実測データで
あり、図４Ａのうちで表面から０．３μｍ迄の範囲を拡
大して示している。

【図５】従来の製造プロセス（ＲＴＡなし）及び本発明
による製造プロセス（ＲＴＡあり）のそれぞれにおけ
る、ゲート長としきい値電圧との関係を示すグラフであ
る。

【図６】従来の製造プロセス（ＲＴＡなし）及び本発明
の製造プロセス（ＲＴＡあり）のそれぞれにおける、ｎ
−ＭＯＳＦＥＴでのドレイン−基板間の接合容量とドレ
イン電圧との関係を示すグラフである。

【図７Ａ】本発明の第１の実施形態に従った半導体装置
の製造方法における、プロセスステップを示す断面図で
ある。

【図７Ｂ】図７Ａに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図７Ｃ】図７Ｂに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図７Ｄ】図７Ｃに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図７Ｅ】図７Ｄに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図７Ｆ】図７Ｅに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図７Ｇ】図７Ｆに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図７Ｈ】図７Ｇに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図７Ｉ】図７Ｈに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図８Ａ】本発明の第２の実施形態に従った半導体装置
の製造方法における、プロセスステップを示す断面図で
ある。

【図８Ｂ】図８Ａに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図８Ｃ】図８Ｂに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図８Ｄ】図８Ｃに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図８Ｅ】図８Ｄに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図８Ｆ】図８Ｅに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図８Ｇ】図８Ｆに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図８Ｈ】図８Ｇに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図８Ｉ】図８Ｈに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図９Ａ】本発明の第３の実施形態に従った半導体装置
の製造方法における、プロセスステップを示す断面図で
ある。

【図９Ｂ】図９Ａに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図９Ｃ】図９Ｂに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図９Ｄ】図９Ｃに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図９Ｅ】図９Ｄに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図９Ｆ】図９Ｅに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図９Ｇ】図９Ｆに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図９Ｈ】図９Ｇに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図９Ｉ】図９Ｈに示すプロセスステップの次のプロセ
スステップを示す断面図である。

【図１０Ａ】本発明の第４の実施形態に従った半導体装
置の製造方法における、プロセスステップを示す断面図
である。

【図１０Ｂ】図１０Ａに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１０Ｃ】図１０Ｂに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１０Ｄ】図１０Ｃに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１０Ｅ】図１０Ｄに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１０Ｆ】図１０Ｅに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１０Ｇ】図１０Ｆに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１０Ｈ】図１０Ｇに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１０Ｉ】図１０Ｈに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ａ】本発明の第５の実施形態に従った半導体装
置の製造方法における、プロセスステップを示す断面図
である。

【図１１Ｂ】図１１Ａに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｃ】図１１Ｂに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｄ】図１１Ｃに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｅ】図１１Ｄに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｆ】図１１Ｅに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｇ】図１１Ｆに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｈ】図１１Ｇに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｉ】図１１Ｈに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｊ】図１１Ｉに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１１Ｋ】図１１Ｊに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ａ】本発明の第６の実施形態に従った半導体装
置の製造方法における、プロセスステップを示す断面図
である。

【図１２Ｂ】図１２Ａに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｃ】図１２Ｂに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｄ】図１２Ｃに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｅ】図１２Ｄに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｆ】図１２Ｅに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｇ】図１２Ｆに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｈ】図１２Ｇに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｉ】図１２Ｈに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｊ】図１２Ｉに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１２Ｋ】図１２Ｊに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ａ】本発明の第７の実施形態に従った半導体装
置の製造方法における、プロセスステップを示す断面図
である。

【図１３Ｂ】図１３Ａに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｃ】図１３Ｂに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｄ】図１３Ｃに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｅ】図１３Ｄに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｆ】図１３Ｅに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｇ】図１３Ｆに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｈ】図１３Ｇに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｉ】図１３Ｈに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｊ】図１３Ｉに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１３Ｋ】図１３Ｊに示すプロセスステップの次のプ
ロセスステップを示す断面図である。

【図１４】本発明の製造プロセス（ＲＴＡあり）及び従
来技術の製造プロセス（ＲＴＡなし）のそれぞれにおけ
る、ゲート酸化膜の形成工程後の深さ方向不純物分布を
模式的に示す図である。

【図１５】本発明の製造プロセス（ＲＴＡあり）及び従
来技術の製造プロセス（ＲＴＡなし）のそれぞれに従っ
て形成された半導体装置における、チャネル長Ｌｇとし
きい値電圧Ｖtsとの関係を示す実測データである。

【図１６】本発明の製造プロセス（ＲＴＡあり）及び従
来技術の製造プロセス（ＲＴＡなし）のそれぞれに従っ
て形成された半導体装置における、チャネル長Ｌｇと単
位ゲート幅あたりの飽和電流Ｉｄsatとの関係を示す実
測データである。

【図１７】本発明の製造プロセス（ＲＴＡあり）及び従
来技術の製造プロセス（ＲＴＡなし）のそれぞれに従っ
て形成された半導体装置における、チャネル長Ｌｇと単
位ゲート幅あたりのトランスコンダクタンスＧｍとの関
係を示す実測データである。

【符号の説明】

１ｐ型低濃度基板２保護酸化膜３、３ａ、３ｂｐ型ウェル４、４ａ、４ｂ不純物拡散層５ｎ型ウェル６拡散層不純物７ゲート酸化膜８ゲート電極９ソース／ドレイン領域１０ソース／ドレイン領域１１ｎ型埋め込み層５０絶縁分離領域５１、５２、５３、５４マスク６１、６３、６４マスク７３、７４マスク８０、８３、８４マスク８１上段マスク８２下段マスク９１、９２、９３、９４、９５マスク１３０ｐ型埋め込み層１９１、１９２、１９３、１９４、１９５、１９６
マスク１９４ａ開口部

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/78 (56)参考文献特開平２−264464（ＪＰ，Ａ) 特開平３−165554（ＪＰ，Ａ) 特開平３−93264（ＪＰ，Ａ) 特開平８−97378（ＪＰ，Ａ) 特開平７−183393（ＪＰ，Ａ) 特開平４−92466（ＪＰ，Ａ) ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ．ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ（Ｃａｔ．Ｎｏ．85ＣＨ2252− ５），ｐｐ．376−379 Ｂｅａｍ−ＳｏｌｉｄＩｎｔｅｒａｃｔｉｏｎｓｆｏｒＭａｔｅｒｉａｌｓＳｙｎｔｈｅｓｉｓａｎｄＣｈａｒａｃｔｅｒｉｚａｔｉｏｎ．Ｓｙｍｐｏｓｉｕｍ，ｐｐ．319−324 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/265 H01L 27/092 H01L 29/78 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】ウェル或いは埋め込み層を形成するため
の高エネルギーのイオン注入工程としきい値制御のため
の不純物拡散層の形成のためのイオン注入工程とを連続
的に行う工程と、その後に、該イオン注入によって発生した結晶欠陥の回
復のためのＲＴＡ処理を行う工程と、該ＲＴＡ処理工程の後に、ゲート酸化膜を形成する工程
と、を包含し、該ウェル或いは埋め込み層の形成のための高エネルギー
のイオン注入工程と該不純物拡散層の形成のためのイオ
ン注入工程との間に熱処理を実施せず、該ＲＴＡ処理の処理条件は、該結晶欠陥の原因となる格
子間原子は拡散させるが、該不純物拡散層の不純物は拡
散させないように設定されている、半導体装置の製造方
法。
【請求項２】ウェル或いは埋め込み層を形成するため
の高エネルギーのイオン注入工程としきい値制御のため
の不純物拡散層の形成のためのイオン注入工程とを連続
的に行う工程と、その後に、該イオン注入によって発生した結晶欠陥の回
復のためのＲＴＡ処理を行う工程と、該ＲＴＡ処理工程の後に、ゲート酸化膜を形成する工程
と、を包含し、該ウェル或いは埋め込み層の形成のための高エネルギー
のイオン注入工程と該不純物拡散層の形成のためのイオ
ン注入工程との間に熱処理を実施せず、該ＲＴＡ処理は、９００℃〜１１００℃の温度範囲で、
秒単位で実施される、半導体装置の製造方法。
【請求項３】形成される半導体装置が表面チャネル型
電界効果トランジスタであり、前記しきい値電圧制御のための不純物拡散層を形成する
前記イオン注入工程で使用されるイオン種はボロンであ
り、該イオン注入工程では、注入されたボロンの濃度プロフ
ァイルが、基板の表面近傍では低レベルに維持され、該
基板の深部においてピークを有し、且つ形成されるソー
ス／ドレイン領域と該基板との接合領域では低レベルに
維持されるように、ボロンのイオン注入処理を実施す
る、請求項１または２に記載の半導体装置の製造方法。
【請求項４】形成される半導体装置が埋め込みチャネ
ル型電界効果トランジスタであり、前記しきい値電圧制
御のための不純物拡散層を形成する前記イオン注入工程
で使用されるイオン種はボロンである、請求項１または
２に記載の半導体装置の製造方法。
【請求項５】基板の表面近傍における不純物濃度が２
×１０¹⁷ｃｍ^-3以下である、請求項１から４のいずれか
一つに記載の半導体装置の製造方法。
【請求項６】前記ＲＴＡ工程の昇温レートが５０℃／
秒〜４００℃／秒の範囲にある、請求項１から５のいず
れか一つに記載の半導体装置の製造方法。