JP3031723B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3031723B2 JP3031723B2 JP9542052A JP54205297A JP3031723B2 JP 3031723 B2 JP3031723 B2 JP 3031723B2 JP 9542052 A JP9542052 A JP 9542052A JP 54205297 A JP54205297 A JP 54205297A JP 3031723 B2 JP3031723 B2 JP 3031723B2
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Description
【発明の詳細な説明】 技術分野 本発明は、相補型半導体装置の微細化を進める過程で
複雑化する製造プロセスを簡略化するとともに、高性能
動作を安定して実現する半導体装置を形成できる、半導
体装置の製造方法に関する。
複雑化する製造プロセスを簡略化するとともに、高性能
動作を安定して実現する半導体装置を形成できる、半導
体装置の製造方法に関する。
背景技術 超集積回路装置（VLSI）において、高性能なトランジ
スタ特性を安定して実現できるCMOS技術の実現が要求さ
れている。しかし、装置の微細化や製造プロセスの実施
温度の低下に伴って、ウェルや埋め込み層の形成時に実
施される高エネルギーイオン注入をはじめとしたイオン
注入工程によって半導体基板の内部に多量に発生する点
欠陥、すなわち空孔及び格子間原子（例えば格子間シリ
コン）が、その後に行われる熱処理工程においてしきい
値電圧制御のためのチャネル不純物の増速拡散を引き起
こし、不純物の再分布に好ましくない影響が及ぼされる
ことがある。具体的には、しきい値電圧の変動、低しき
い値電圧設定時における短チャネル効果の増大、接合容
量の増大、基板表面でのキャリアの移動度の劣化、或い
はそれらに伴う動作性能の劣化などの好ましくない問題
が生じる。
スタ特性を安定して実現できるCMOS技術の実現が要求さ
れている。しかし、装置の微細化や製造プロセスの実施
温度の低下に伴って、ウェルや埋め込み層の形成時に実
施される高エネルギーイオン注入をはじめとしたイオン
注入工程によって半導体基板の内部に多量に発生する点
欠陥、すなわち空孔及び格子間原子（例えば格子間シリ
コン）が、その後に行われる熱処理工程においてしきい
値電圧制御のためのチャネル不純物の増速拡散を引き起
こし、不純物の再分布に好ましくない影響が及ぼされる
ことがある。具体的には、しきい値電圧の変動、低しき
い値電圧設定時における短チャネル効果の増大、接合容
量の増大、基板表面でのキャリアの移動度の劣化、或い
はそれらに伴う動作性能の劣化などの好ましくない問題
が生じる。
これらの好ましくない問題の解決のために、高エネル
ギーイオンの注入によって発生した点欠陥を拡散或いは
消滅させるための熱処理工程の付加や、しきい値電圧制
御のために使用されるドーパントをインジウムやアンチ
モンなどの極めて拡散し難い原子に変更する製造プロセ
スが、提案されている。
ギーイオンの注入によって発生した点欠陥を拡散或いは
消滅させるための熱処理工程の付加や、しきい値電圧制
御のために使用されるドーパントをインジウムやアンチ
モンなどの極めて拡散し難い原子に変更する製造プロセ
スが、提案されている。
以下には、提案されている各種の製造プロセスの概略
を説明するとともに、それぞれに関連する問題点を説明
する。
を説明するとともに、それぞれに関連する問題点を説明
する。
浅いトレンチ分離を有する埋め込みチャネル型ｐ−MO
SFETにおいて、高エネルギーイオン注入によるウェル形
成後の熱処理工程の実施の有無によってしきい値電圧の
チャネル幅への依存性が変化することが、IEEE ED−L,V
ol.15,No.12,Dec.1994において、J.A.Mandelmanらによ
って開示されている。具体的には、上記文献では、トレ
ンチ分離を有する埋め込みチャネル型ｐ−MOSFETにおい
て、トレンチ側壁の酸化膜近傍で、ウェル形成のための
高エネルギーイオン注入時に発生した格子間シリコンの
濃度勾配が生じる結果として、しきい値電圧制御用の不
純物層を形成するボロンの拡散がチャネル中心に比べて
酸化膜側壁の近傍で抑制され、分離側壁の近傍でボロン
濃度が局部的に増加して、チャネル幅の減少に伴ってし
きい値が減少する逆ナロー効果が生じることが、報告さ
れている。その上で、上記の現象に関連する問題点を克
服するための製造プロセスが、提案されている。
SFETにおいて、高エネルギーイオン注入によるウェル形
成後の熱処理工程の実施の有無によってしきい値電圧の
チャネル幅への依存性が変化することが、IEEE ED−L,V
ol.15,No.12,Dec.1994において、J.A.Mandelmanらによ
って開示されている。具体的には、上記文献では、トレ
ンチ分離を有する埋め込みチャネル型ｐ−MOSFETにおい
て、トレンチ側壁の酸化膜近傍で、ウェル形成のための
高エネルギーイオン注入時に発生した格子間シリコンの
濃度勾配が生じる結果として、しきい値電圧制御用の不
純物層を形成するボロンの拡散がチャネル中心に比べて
酸化膜側壁の近傍で抑制され、分離側壁の近傍でボロン
濃度が局部的に増加して、チャネル幅の減少に伴ってし
きい値が減少する逆ナロー効果が生じることが、報告さ
れている。その上で、上記の現象に関連する問題点を克
服するための製造プロセスが、提案されている。
具体的には、半導体基板上にトレンチ絶縁分離層を形
成し、次に第１導電型のイオンを高エネルギーで（例え
ば、リンイオンを加速電圧500keV及びドーズ量2.5×10
12cm-2で）半導体基板に注入することによって、ｎウェ
ルを形成する。続いて、高エネルギーイオン注入によっ
て発生した点欠陥を拡散させるために、温度800℃で60
分間の熱処理を行う。それによって点欠陥が均等に分布
した半導体基板に、今度は第２導電型のイオンを低エネ
ルギーで注入して、しきい値電圧制御のためのチャネル
不純物分布を形成する。その後は、一般的なMOSFETの形
成プロセスと同様に、ゲートの形成及びそれをマスクと
して使用するソース／ドレインの形成を行う。これによ
って、異常狭チャネル効果を抑制する。
成し、次に第１導電型のイオンを高エネルギーで（例え
ば、リンイオンを加速電圧500keV及びドーズ量2.5×10
12cm-2で）半導体基板に注入することによって、ｎウェ
ルを形成する。続いて、高エネルギーイオン注入によっ
て発生した点欠陥を拡散させるために、温度800℃で60
分間の熱処理を行う。それによって点欠陥が均等に分布
した半導体基板に、今度は第２導電型のイオンを低エネ
ルギーで注入して、しきい値電圧制御のためのチャネル
不純物分布を形成する。その後は、一般的なMOSFETの形
成プロセスと同様に、ゲートの形成及びそれをマスクと
して使用するソース／ドレインの形成を行う。これによ
って、異常狭チャネル効果を抑制する。
一方、IEEE ED−L,Vol.14,No.8,August 1993,pp.409
−411において、G.C.Shahidiらは、しきい値電圧制御の
ためのドーパントとして、190keVの加速エネルギーで注
入されたインジウムを使用する製造プロセスを提案して
いる。インジウムは、極めて拡散し難く、イオン注入工
程の前後に行われる工程の内容に係わらず、注入直後の
リトログレードな形状を保った表面チャネル不純物分布
を形成する。このために、低しきい値電圧設定時におい
ても、短チャネル効果を抑制することができる。
−411において、G.C.Shahidiらは、しきい値電圧制御の
ためのドーパントとして、190keVの加速エネルギーで注
入されたインジウムを使用する製造プロセスを提案して
いる。インジウムは、極めて拡散し難く、イオン注入工
程の前後に行われる工程の内容に係わらず、注入直後の
リトログレードな形状を保った表面チャネル不純物分布
を形成する。このために、低しきい値電圧設定時におい
ても、短チャネル効果を抑制することができる。
しかし、以上のように提案されている従来技術の方法
は、ウェル形成のための高エネルギーイオン注入による
点欠陥に関連して上述した問題点の解決のためには、十
分に効果的ではない。
は、ウェル形成のための高エネルギーイオン注入による
点欠陥に関連して上述した問題点の解決のためには、十
分に効果的ではない。
第１の製造プロセスは、確かに、埋め込みチャネルの
分離側壁の近傍におけるボロン濃度の局部的な増加を抑
制するためには、効果的である。しかし、半導体装置の
高密度化や安定動作の実現への要求が高まるにつれて製
造プロセスの簡素化や製造コストの低減が要求されてい
ることを考慮すると、提案されている改変は好ましいも
のではない。
分離側壁の近傍におけるボロン濃度の局部的な増加を抑
制するためには、効果的である。しかし、半導体装置の
高密度化や安定動作の実現への要求が高まるにつれて製
造プロセスの簡素化や製造コストの低減が要求されてい
ることを考慮すると、提案されている改変は好ましいも
のではない。
具体的には、上記の文献で提案されているプロセスで
は、イオン注入工程によってウェルを形成した後に格子
間シリコンを拡散させるための熱処理工程を実施し、さ
らにその後にしきい値電圧制御のためのイオン注入工程
を行う。しかし、そのようなプロセスフローの実現のた
めには、ウェル形成のための注入工程で使用したマスク
を除去して熱処理を実施し、さらにその後に、ｐ−MOSF
ET及びｎ−MOSFETのそれぞれのしきい値電圧制御のため
の注入工程を、新たに形成した別のマスクを使用して行
う必要がある。そのため、実際には、ウェル形成のため
の注入工程、格子間シリコンを拡散させるための熱処理
工程、及びｐ−MOSFET及びｎ−MOSFETのそれぞれに対す
るしきい値電圧制御のための注入工程の実施に関連し
て、マスク堆積、リソグラフィー、及びマスク除去の各
工程を計４回ずつ行う必要が生じる。
は、イオン注入工程によってウェルを形成した後に格子
間シリコンを拡散させるための熱処理工程を実施し、さ
らにその後にしきい値電圧制御のためのイオン注入工程
を行う。しかし、そのようなプロセスフローの実現のた
めには、ウェル形成のための注入工程で使用したマスク
を除去して熱処理を実施し、さらにその後に、ｐ−MOSF
ET及びｎ−MOSFETのそれぞれのしきい値電圧制御のため
の注入工程を、新たに形成した別のマスクを使用して行
う必要がある。そのため、実際には、ウェル形成のため
の注入工程、格子間シリコンを拡散させるための熱処理
工程、及びｐ−MOSFET及びｎ−MOSFETのそれぞれに対す
るしきい値電圧制御のための注入工程の実施に関連し
て、マスク堆積、リソグラフィー、及びマスク除去の各
工程を計４回ずつ行う必要が生じる。
さらに、上述の方法は、埋め込みチャネルの分離側壁
の近傍におけるボロン濃度の局部的な増加を抑制するた
めには効果的であるが、しきい値電圧制御のための表面
チャネル不純物分布のリトログレードな形状の保持とい
う観点では、十分に満足できる結果がもたらされない。
の近傍におけるボロン濃度の局部的な増加を抑制するた
めには効果的であるが、しきい値電圧制御のための表面
チャネル不純物分布のリトログレードな形状の保持とい
う観点では、十分に満足できる結果がもたらされない。
具体的には、上述の方法では、確かに高エネルギーイ
オン注入時に発生した点欠陥を半導体基板中に均等に分
布させることができるが、実際には、しきい値電圧制御
のためのイオン注入工程時にも点欠陥が発生して、表面
チャネル不純物の増速拡散が生じる。しかし、上記の方
法では、そのようにして生じる不純物の増速拡散を抑制
することができない。
オン注入時に発生した点欠陥を半導体基板中に均等に分
布させることができるが、実際には、しきい値電圧制御
のためのイオン注入工程時にも点欠陥が発生して、表面
チャネル不純物の増速拡散が生じる。しかし、上記の方
法では、そのようにして生じる不純物の増速拡散を抑制
することができない。
さらに、分単位の長さの熱処理工程を行うと、特にそ
の昇温過程で、半導体基板の内部の不純物、例えばチャ
ネル不純物が、大きく拡散する。このために、チャネル
不純物分布において、半導体基板の表面及び深部での濃
度が増加して、リトログレードな形状の維持が困難にな
る。
の昇温過程で、半導体基板の内部の不純物、例えばチャ
ネル不純物が、大きく拡散する。このために、チャネル
不純物分布において、半導体基板の表面及び深部での濃
度が増加して、リトログレードな形状の維持が困難にな
る。
一方、ドーパントとしてのインジウムの使用に関連し
て、インジウムイオンの注入後の不純物分布は、そのテ
ール部が半導体基板の深部に広がる。このために、イン
ジウムイオン注入後の半導体深部における不純物濃度
は、BF2イオンを半分の加速エネルギーで注入したとき
よりも高くなる。この結果、ソース／ドレイン領域と基
板との間の接合容量が増加して、MOSFETの高性能化の大
きな障害になる。また、インジウムは、拡散係数は小さ
いものの、点欠陥による増速拡散の影響をボロンと同様
に受ける。加えて、インジウムイオンの活性化は容易で
はなく、またボロンに比べて注入工程の取り扱いが容易
ではない。
て、インジウムイオンの注入後の不純物分布は、そのテ
ール部が半導体基板の深部に広がる。このために、イン
ジウムイオン注入後の半導体深部における不純物濃度
は、BF2イオンを半分の加速エネルギーで注入したとき
よりも高くなる。この結果、ソース／ドレイン領域と基
板との間の接合容量が増加して、MOSFETの高性能化の大
きな障害になる。また、インジウムは、拡散係数は小さ
いものの、点欠陥による増速拡散の影響をボロンと同様
に受ける。加えて、インジウムイオンの活性化は容易で
はなく、またボロンに比べて注入工程の取り扱いが容易
ではない。
発明の開示 本発明の半導体装置の製造方法は、高エネルギーイオ
ンの注入によってウェル或いは埋め込み層を形成する工
程と、その後に、イオン注入によってしきい値電圧制御
のための不純物拡散層を形成する工程と、その後に、該
イオン注入によって発生した結晶欠陥の回復のためのRT
A処理を行う工程と、該RTA処理工程の後に、ゲート酸化
膜を形成する工程と、を包含し、該ウェル或いは埋め込
み層の形成のためのイオン注入工程と該不純物拡散層の
形成工程との間に、熱処理を実施せず、該RTA処理の処
理条件は、該結晶欠陥の原因となる格子間原子は拡散さ
せるが、該不純物拡散層の不純物は拡散させないように
設定されている。
ンの注入によってウェル或いは埋め込み層を形成する工
程と、その後に、イオン注入によってしきい値電圧制御
のための不純物拡散層を形成する工程と、その後に、該
イオン注入によって発生した結晶欠陥の回復のためのRT
A処理を行う工程と、該RTA処理工程の後に、ゲート酸化
膜を形成する工程と、を包含し、該ウェル或いは埋め込
み層の形成のためのイオン注入工程と該不純物拡散層の
形成工程との間に、熱処理を実施せず、該RTA処理の処
理条件は、該結晶欠陥の原因となる格子間原子は拡散さ
せるが、該不純物拡散層の不純物は拡散させないように
設定されている。
本発明の他の局面によって提出される半導体装置の製
造方法は、高エネルギーイオンの注入によってウェル或
いは埋め込み層を形成する工程と、その後に、イオン注
入によってしきい値電圧制御のための不純物拡散層を形
成する工程と、その後に、該イオン注入によって発生し
た結晶欠陥の回復のためのRTA処理を行う工程と、該RTA
処理工程の後に、ゲート酸化膜を形成する工程と、を包
含し、該ウェル或いは埋め込み層の形成のためのイオン
注入工程と該不純物拡散層の形成工程との間に、熱処理
を実施せず、該RTA処理は、900℃〜1100℃の温度範囲
で、秒単位で実施される。
造方法は、高エネルギーイオンの注入によってウェル或
いは埋め込み層を形成する工程と、その後に、イオン注
入によってしきい値電圧制御のための不純物拡散層を形
成する工程と、その後に、該イオン注入によって発生し
た結晶欠陥の回復のためのRTA処理を行う工程と、該RTA
処理工程の後に、ゲート酸化膜を形成する工程と、を包
含し、該ウェル或いは埋め込み層の形成のためのイオン
注入工程と該不純物拡散層の形成工程との間に、熱処理
を実施せず、該RTA処理は、900℃〜1100℃の温度範囲
で、秒単位で実施される。
ある実施形態では、形成される半導体装置が表面チャ
ネル型電界効果トランジスタであり、前記しきい値電圧
制御のための不純物拡散層を形成する前記イオン注入工
程で使用されるイオン種はボロンであり、該イオン注入
工程では、注入されたボロンの濃度プロファイルが、基
板の表面近傍では低レベルに維持され、該基板の深部に
おいてピークを有し、且つ形成されるソース／ドレイン
領域と該基板との接合領域では低レベルに維持されるよ
うに、ボロンのイオン注入処理を実施する。
ネル型電界効果トランジスタであり、前記しきい値電圧
制御のための不純物拡散層を形成する前記イオン注入工
程で使用されるイオン種はボロンであり、該イオン注入
工程では、注入されたボロンの濃度プロファイルが、基
板の表面近傍では低レベルに維持され、該基板の深部に
おいてピークを有し、且つ形成されるソース／ドレイン
領域と該基板との接合領域では低レベルに維持されるよ
うに、ボロンのイオン注入処理を実施する。
他の実施形態では、形成される半導体装置が埋め込み
チャネル型電界効果トランジスタであり、前記しきい値
電圧制御のための不純物拡散層を形成する前記イオン注
入工程で使用されるイオン種はボロンである。
チャネル型電界効果トランジスタであり、前記しきい値
電圧制御のための不純物拡散層を形成する前記イオン注
入工程で使用されるイオン種はボロンである。
好ましくは、基板の表面近傍における不純物濃度が２
×1017cm-3以下であり、また、前記RTA工程の昇温レー
トが50℃／秒〜400℃／秒の範囲にある。
×1017cm-3以下であり、また、前記RTA工程の昇温レー
トが50℃／秒〜400℃／秒の範囲にある。
これより、本発明は、ウェル内の不純物の再分布を抑
制しながら、ウェル形成時に発生した格子間シリコンが
その後の熱処理工程に起因してしきい値電圧制御に好ま
しくない影響を及ぼすことを抑制し、ウェル形成のため
の注入工程としきい値電圧制御のための注入工程とをｎ
−MOSFET及びｐ−MOSFETのそれぞれで同一のマスクを用
いて実施することでプロセスの簡略化を実現することが
できる、半導体装置の製造方法を提供することを、目的
とする。
制しながら、ウェル形成時に発生した格子間シリコンが
その後の熱処理工程に起因してしきい値電圧制御に好ま
しくない影響を及ぼすことを抑制し、ウェル形成のため
の注入工程としきい値電圧制御のための注入工程とをｎ
−MOSFET及びｐ−MOSFETのそれぞれで同一のマスクを用
いて実施することでプロセスの簡略化を実現することが
できる、半導体装置の製造方法を提供することを、目的
とする。
さらに、本発明によれば、埋め込みチャネル型MOSFET
に関しては、しきい値電圧制御用の不純物拡散領域を浅
く形成できるので、オフリーク電流やしきい値電圧のば
らつきを抑制して、高駆動力を実現することができる。
一方、表面チャネル型MOSFETに関しては、しきい値電圧
制御用の不純物がリトログレードな分布形状を保つの
で、接合容量の増加を抑制しながら短チャネル効果の発
生を抑制して、高駆動力を実現することができる。
に関しては、しきい値電圧制御用の不純物拡散領域を浅
く形成できるので、オフリーク電流やしきい値電圧のば
らつきを抑制して、高駆動力を実現することができる。
一方、表面チャネル型MOSFETに関しては、しきい値電圧
制御用の不純物がリトログレードな分布形状を保つの
で、接合容量の増加を抑制しながら短チャネル効果の発
生を抑制して、高駆動力を実現することができる。
図面の簡単な説明 図1A〜1Cは、従来技術における製造プロセスを説明す
る断面図である。
る断面図である。
図２は、注入されたボロンイオン及びインジウムイオ
ンの濃度プロファイルを示すSIMS実測データである。
ンの濃度プロファイルを示すSIMS実測データである。
図3A〜3Dは、本発明による製造プロセスを説明する断
面図である。
面図である。
図4A及び図4Bは、従来の製造プロセス（RTAなし）及
び本発明による製造プロセス（RTAあり）のそれぞれに
おいて得られる不純物分布のSIMSによる実測データであ
り、図4Aは、表面から深さ1.5μｍまでの範囲のSIMSプ
ロファイルであり、図4Bは、図4Aのうちで表面から0.3
μｍ迄の範囲を拡大して示している。
び本発明による製造プロセス（RTAあり）のそれぞれに
おいて得られる不純物分布のSIMSによる実測データであ
り、図4Aは、表面から深さ1.5μｍまでの範囲のSIMSプ
ロファイルであり、図4Bは、図4Aのうちで表面から0.3
μｍ迄の範囲を拡大して示している。
図５は、従来の製造プロセス（RTAなし）及び本発明
による製造プロセス（RTAあり）のそれぞれにおける、
ゲート長としきい値電圧との関係を示すグラフである。
による製造プロセス（RTAあり）のそれぞれにおける、
ゲート長としきい値電圧との関係を示すグラフである。
図６は、従来の製造プロセス（RTAなし）及び本発明
の製造プロセス（RTAあり）のそれぞれにおける、ｎ−M
OSFETでのドレイン−基板間の接合容量とドレイン電圧
との関係を示すグラフである。
の製造プロセス（RTAあり）のそれぞれにおける、ｎ−M
OSFETでのドレイン−基板間の接合容量とドレイン電圧
との関係を示すグラフである。
図7A〜図7Iは、本発明の第１の実施形態に従った半導
体装置の製造方法における、各プロセスステップを示す
断面図である。
体装置の製造方法における、各プロセスステップを示す
断面図である。
図8A〜図8Iは、本発明の第２の実施形態に従った半導
体装置の製造方法における、各プロセスステップを示す
断面図である。
体装置の製造方法における、各プロセスステップを示す
断面図である。
図9A〜図9Iは、本発明の第３の実施形態に従った半導
体装置の製造方法における、各プロセスステップを示す
断面図である。
体装置の製造方法における、各プロセスステップを示す
断面図である。
図10A〜図10Iは、本発明の第４の実施形態に従った半
導体装置の製造方法における、各プロセスステップを示
す断面図である。
導体装置の製造方法における、各プロセスステップを示
す断面図である。
図11A〜図11Kは、本発明の第５の実施形態に従った半
導体装置の製造方法における、各プロセスステップを示
す断面図である。
導体装置の製造方法における、各プロセスステップを示
す断面図である。
図12A〜図12Kは、本発明の第６の実施形態に従った半
導体装置の製造方法における、各プロセスステップを示
す断面図である。
導体装置の製造方法における、各プロセスステップを示
す断面図である。
図13A〜図13Kは、本発明の第７の実施形態に従った半
導体装置の製造方法における、各プロセスステップを示
す断面図である。
導体装置の製造方法における、各プロセスステップを示
す断面図である。
図14は、本発明の製造プロセス（RTAあり）及び従来
技術の製造プロセス（RTAなし）のそれぞれにおける、
ゲート酸化膜の形成工程後の深さ方向不純物分布を模式
的に示す図である。
技術の製造プロセス（RTAなし）のそれぞれにおける、
ゲート酸化膜の形成工程後の深さ方向不純物分布を模式
的に示す図である。
図15は、本発明の製造プロセス（RTAあり）及び従来
技術の製造プロセス（RTAなし）のそれぞれに従って形
成された半導体装置における、チャネル長Lgとしきい値
電圧Ｖtsとの関係を示す実測データである。
技術の製造プロセス（RTAなし）のそれぞれに従って形
成された半導体装置における、チャネル長Lgとしきい値
電圧Ｖtsとの関係を示す実測データである。
図16は、本発明の製造プロセス（RTAあり）及び従来
技術の製造プロセス（RTAなし）のそれぞれに従って形
成された半導体装置における、チャネル長Lgと単位ゲー
ト幅あたりの飽和電流Idsatとの関係を示す実測データ
である。
技術の製造プロセス（RTAなし）のそれぞれに従って形
成された半導体装置における、チャネル長Lgと単位ゲー
ト幅あたりの飽和電流Idsatとの関係を示す実測データ
である。
図17は、本発明の製造プロセス（RTAあり）及び従来
技術の製造プロセス（RTAなし）のそれぞれに従って形
成された半導体装置における、チャネル長Lgと単位ゲー
ト幅あたりのトランスコンダクタンスGmとの関係を示す
実測データである。
技術の製造プロセス（RTAなし）のそれぞれに従って形
成された半導体装置における、チャネル長Lgと単位ゲー
ト幅あたりのトランスコンダクタンスGmとの関係を示す
実測データである。
発明を実施するための最良の形態 まず、この発明をなすに至った経緯について説明す
る。
る。
CMOSの形成にあたり、高エネルギー注入により、ｐ型
ウェル及びｎ型ウェルが形成される。すでに述べたよう
に、従来技術では、高エネルギーイオン注入の後に、熱
処理によって、注入で発生した欠陥の回復を行ってい
た。しかし、このような従来技術の方法では、その後
に、さらにｐ型ウェル及びｎ型ウェルのしきい値電圧制
御のためのイオン注入を行うので、ｐ型ウェルを形成す
るためのマスク、ｎ型ウェルを形成するためのマスク、
ｐ型ウェルへのしきい値制御のためのイオン注入用のマ
スク、及びｎ型ウェルへのしきい値制御のためのイオン
注入用のマスクの合計４枚のマスクが必要であった。
ウェル及びｎ型ウェルが形成される。すでに述べたよう
に、従来技術では、高エネルギーイオン注入の後に、熱
処理によって、注入で発生した欠陥の回復を行ってい
た。しかし、このような従来技術の方法では、その後
に、さらにｐ型ウェル及びｎ型ウェルのしきい値電圧制
御のためのイオン注入を行うので、ｐ型ウェルを形成す
るためのマスク、ｎ型ウェルを形成するためのマスク、
ｐ型ウェルへのしきい値制御のためのイオン注入用のマ
スク、及びｎ型ウェルへのしきい値制御のためのイオン
注入用のマスクの合計４枚のマスクが必要であった。
そこで、本願発明者らは、工程数を削減して低コスト
化を図るために、ウェル形成のマスクとしきい値制御用
のイオン注入用のマスクとを兼用することを考えた。こ
の方法によると、ウェルの形成時に、同時にしきい値制
御のためのイオン注入を行うことができるので、マスク
数を半分にして、工程数を削減することができる。具体
的には、ｐ型ウェル形成のためのマスクで、ｐ型ウェル
を形成するとともに、ｐ型ウェルに形成するｎ−MOSFET
のしきい値制御のためのイオン注入を行う。同様に、ｎ
型ウェル形成のためのマスクで、ｎ型ウェルを形成する
とともに、ｎ型ウェルに形成するｎ−MOSFETのしきい値
制御のためのイオン注入を行う。この後に、ｎ−MOSFET
及びｐ−MOSFETとなるゲート酸化膜を形成する。
化を図るために、ウェル形成のマスクとしきい値制御用
のイオン注入用のマスクとを兼用することを考えた。こ
の方法によると、ウェルの形成時に、同時にしきい値制
御のためのイオン注入を行うことができるので、マスク
数を半分にして、工程数を削減することができる。具体
的には、ｐ型ウェル形成のためのマスクで、ｐ型ウェル
を形成するとともに、ｐ型ウェルに形成するｎ−MOSFET
のしきい値制御のためのイオン注入を行う。同様に、ｎ
型ウェル形成のためのマスクで、ｎ型ウェルを形成する
とともに、ｎ型ウェルに形成するｎ−MOSFETのしきい値
制御のためのイオン注入を行う。この後に、ｎ−MOSFET
及びｐ−MOSFETとなるゲート酸化膜を形成する。
ゲート酸化膜の形成のための熱処理の形成は約850℃
であり、半導体プロセスにおいては、比較的に低温の熱
処理である。しかし、本願発明者らの検討によれば、し
きい値制御用の不純物拡散層が、原子の固有の拡散係数
以上に異常拡散することがわかった。本願発明者らは、
上記の現象の原因が、高エネルギーイオン注入による点
欠陥ではないかと考えた。すなわち、この点欠陥が原因
となって、低温（約850℃）での熱処理であるにもかか
わらず、約1000℃での高温熱処理と同程度の拡散が生じ
るのではないかと考えたのである。
であり、半導体プロセスにおいては、比較的に低温の熱
処理である。しかし、本願発明者らの検討によれば、し
きい値制御用の不純物拡散層が、原子の固有の拡散係数
以上に異常拡散することがわかった。本願発明者らは、
上記の現象の原因が、高エネルギーイオン注入による点
欠陥ではないかと考えた。すなわち、この点欠陥が原因
となって、低温（約850℃）での熱処理であるにもかか
わらず、約1000℃での高温熱処理と同程度の拡散が生じ
るのではないかと考えたのである。
そこで、この異常拡散を抑制するために、本願発明で
は、しきい値制御のためのイオン注入後に高温短時間熱
処理（RTA）を行って、ゲート酸化膜工程での異常拡散
を防止する。すなわち、ゲート酸化膜工程を最初の熱処
理工程にするのではなく、その前に熱処理工程を実施す
ることで、それ以前に発生して蓄積されている点欠陥を
回復する。本発明によれば、このような手法によって異
常拡散を防止して、MOSFETの微細化を実現することがで
きる。
は、しきい値制御のためのイオン注入後に高温短時間熱
処理（RTA）を行って、ゲート酸化膜工程での異常拡散
を防止する。すなわち、ゲート酸化膜工程を最初の熱処
理工程にするのではなく、その前に熱処理工程を実施す
ることで、それ以前に発生して蓄積されている点欠陥を
回復する。本発明によれば、このような手法によって異
常拡散を防止して、MOSFETの微細化を実現することがで
きる。
本発明の具体的な実施形態を説明する前に、まず、本
発明の大きな特徴の一つであるしきい値電圧（Vt）と高
温短時間熱処理（以下では、「RTA」と称する）との関
係を、図1A〜図６及び図15〜図17を参照して説明する。
発明の大きな特徴の一つであるしきい値電圧（Vt）と高
温短時間熱処理（以下では、「RTA」と称する）との関
係を、図1A〜図６及び図15〜図17を参照して説明する。
半導体製造工程では、イオン注入時に、半導体基板の
内部に結晶欠陥、具体的には空孔或いは格子間シリコン
が発生する。半導体基板内の不純物は650℃以上の高温
で拡散するが、その際に、上述のような空孔や格子間原
子（例えば格子間シリコン）が不純物の拡散を増速させ
る。そこで本発明では、不純物の好ましくない拡散を抑
制しながら、イオン注入時に発生した空孔や格子間シリ
コンを拡散或いは消滅させて、しきい値電圧制御のため
の不純物濃度が、表面における濃度と基板深部にあるピ
ーク値との間の差（基板深部のピーク値のほうが大き
い）を保ったリトログレードな分布形状を維持できる製
造プロセスを提案する。
内部に結晶欠陥、具体的には空孔或いは格子間シリコン
が発生する。半導体基板内の不純物は650℃以上の高温
で拡散するが、その際に、上述のような空孔や格子間原
子（例えば格子間シリコン）が不純物の拡散を増速させ
る。そこで本発明では、不純物の好ましくない拡散を抑
制しながら、イオン注入時に発生した空孔や格子間シリ
コンを拡散或いは消滅させて、しきい値電圧制御のため
の不純物濃度が、表面における濃度と基板深部にあるピ
ーク値との間の差（基板深部のピーク値のほうが大き
い）を保ったリトログレードな分布形状を維持できる製
造プロセスを提案する。
対比のために、まず、従来技術における一般的な製造
プロセスを図1A〜図1Cを参照して説明する。
プロセスを図1A〜図1Cを参照して説明する。
まず、図1Aに示すように、ｐ型低濃度基板１に、イオ
ン注入のための保護酸化膜２を介してBF2イオンを加速
電圧100keV且つドーズ量4.0×1012cm-2で注入して、し
きい値電圧制御用の不純物拡散層４を形成する。次に、
図1Bに示すように保護酸化膜を除去して、さらに図1Cに
示すように、温度850℃で30分間の熱酸化工程によって
ゲート酸化膜７を形成する。
ン注入のための保護酸化膜２を介してBF2イオンを加速
電圧100keV且つドーズ量4.0×1012cm-2で注入して、し
きい値電圧制御用の不純物拡散層４を形成する。次に、
図1Bに示すように保護酸化膜を除去して、さらに図1Cに
示すように、温度850℃で30分間の熱酸化工程によって
ゲート酸化膜７を形成する。
一方、先に述べたように、リトログレードなチャネル
不純物分布を保つために、拡散係数が極めて低いインジ
ウムをしきい値電圧制御用の不純物として使用すること
がある。インジウムは、イオン注入時に発生した空孔及
び格子間シリコンによる増速拡散の影響を受ける。但
し、その拡散係数は小さい。しかし、図２に示すSIMS分
析の実測データに示されるように、ボロンイオン（B
F2 +）の注入時に比べてインジウムイオン（In+）の注入
時には、注入されたイオンの分布のテール部が拡大す
る。そのため、ソース／ドレイン領域と基板との間の接
合容量が増大する。また、インジウムは取り扱い難い原
子であり、さらに、DRAMなどのメモリLSIに使用すると
ポーズ時間劣化などの好ましくない影響が生じる。
不純物分布を保つために、拡散係数が極めて低いインジ
ウムをしきい値電圧制御用の不純物として使用すること
がある。インジウムは、イオン注入時に発生した空孔及
び格子間シリコンによる増速拡散の影響を受ける。但
し、その拡散係数は小さい。しかし、図２に示すSIMS分
析の実測データに示されるように、ボロンイオン（B
F2 +）の注入時に比べてインジウムイオン（In+）の注入
時には、注入されたイオンの分布のテール部が拡大す
る。そのため、ソース／ドレイン領域と基板との間の接
合容量が増大する。また、インジウムは取り扱い難い原
子であり、さらに、DRAMなどのメモリLSIに使用すると
ポーズ時間劣化などの好ましくない影響が生じる。
そこで、本発明では、図3A〜図3Dを参照して以下に説
明するような製造プロセスを実施する。
明するような製造プロセスを実施する。
具体的には、まず図3Aに示すように、ｐ型低濃度基板
１に、イオン注入のための保護酸化膜２を介してBF2イ
オンを加速電圧100kgV且つドーズ量4.0×1212cm-2で注
入して、しきい値電圧制御用の不純物拡散層４を形成す
る。次に、図3Bの段階で、温度1000℃で10秒間のRTA処
理を行って、上記のイオン注入時に発生した格子間シリ
コンを拡散させる。その後に、図3Cに示すように保護酸
化膜を除去し、さらに図3Dに示すように、温度850℃で3
0分間の熱酸化工程によってゲート酸化膜７を形成す
る。
１に、イオン注入のための保護酸化膜２を介してBF2イ
オンを加速電圧100kgV且つドーズ量4.0×1212cm-2で注
入して、しきい値電圧制御用の不純物拡散層４を形成す
る。次に、図3Bの段階で、温度1000℃で10秒間のRTA処
理を行って、上記のイオン注入時に発生した格子間シリ
コンを拡散させる。その後に、図3Cに示すように保護酸
化膜を除去し、さらに図3Dに示すように、温度850℃で3
0分間の熱酸化工程によってゲート酸化膜７を形成す
る。
ここで、上記のRTA処理は、一般に行われる不純物活
性化のための熱処理よりも高い温度で、しかしその代わ
りにより短い時間だけ、実施される。これによって、注
入された不純物の拡散は生じさせずに、格子間原子（例
えば格子間シリコン）を拡散させる。具体的には、例え
ば、本発明におけるRTA熱処理は、約900℃〜約1100℃の
温度範囲で、約10秒間に渡って実施される。RTA処理の
温度が約900℃よりも低いと、点欠陥（空孔や格子間シ
リコン）が残存する可能性がある。一方、RTA処理の温
度が約1100℃よりも高いと、アニーリング効果による注
入した不純物の拡散が生じ得るので、好ましくない。
性化のための熱処理よりも高い温度で、しかしその代わ
りにより短い時間だけ、実施される。これによって、注
入された不純物の拡散は生じさせずに、格子間原子（例
えば格子間シリコン）を拡散させる。具体的には、例え
ば、本発明におけるRTA熱処理は、約900℃〜約1100℃の
温度範囲で、約10秒間に渡って実施される。RTA処理の
温度が約900℃よりも低いと、点欠陥（空孔や格子間シ
リコン）が残存する可能性がある。一方、RTA処理の温
度が約1100℃よりも高いと、アニーリング効果による注
入した不純物の拡散が生じ得るので、好ましくない。
また、その昇温レートは、約50℃／秒〜約400℃／秒
の範囲に設定されることが望ましい。昇温レートが約40
0℃／秒以上であると、基板自身に瞬時に熱歪みによる
損傷が発生する。一方、昇温レートが約50℃／秒以下で
あると、不純物の拡散が生じてしまうので好ましくな
い。不純物の拡散を生じさせずに点欠陥を解消するため
には、上記の範囲が好ましい。
の範囲に設定されることが望ましい。昇温レートが約40
0℃／秒以上であると、基板自身に瞬時に熱歪みによる
損傷が発生する。一方、昇温レートが約50℃／秒以下で
あると、不純物の拡散が生じてしまうので好ましくな
い。不純物の拡散を生じさせずに点欠陥を解消するため
には、上記の範囲が好ましい。
さらに好ましくは、昇温レートは約75℃／秒〜約100
℃／秒の範囲に設定される。
℃／秒の範囲に設定される。
図4A及び図4Bは、図1A〜図1Cを参照して説明したRTA
処理を実施しない従来の製造プロセス（「RTAなし」と
表示）、及び図3A〜図3Dを参照して説明したRTA処理を
伴う本発明による製造プロセス（「RTAあり」と表示）
のそれぞれにおいて得られる、不純物分布のSIMSによる
実測データである。図4Aは、表面から深さ1.5μｍまで
の範囲のSIMSプロファイルであり、図4Bは、図4Aのうち
で表面から0.3μｍ迄の範囲を拡大して示している。図4
A及び図4BのSIMSプロファイルの測定にあたっては、し
きい値電圧制御用の不純物イオンの注入と同時に加速電
圧300keV及びドーズ量1.0×1013cm-2でボロンを注入し
て、リトログレードなｐウェルを形成している。
処理を実施しない従来の製造プロセス（「RTAなし」と
表示）、及び図3A〜図3Dを参照して説明したRTA処理を
伴う本発明による製造プロセス（「RTAあり」と表示）
のそれぞれにおいて得られる、不純物分布のSIMSによる
実測データである。図4Aは、表面から深さ1.5μｍまで
の範囲のSIMSプロファイルであり、図4Bは、図4Aのうち
で表面から0.3μｍ迄の範囲を拡大して示している。図4
A及び図4BのSIMSプロファイルの測定にあたっては、し
きい値電圧制御用の不純物イオンの注入と同時に加速電
圧300keV及びドーズ量1.0×1013cm-2でボロンを注入し
て、リトログレードなｐウェルを形成している。
本発明に従ってしきい値電圧制御のためのイオン注入
後にRTA処理を行うことによって、従来技術では約2.0×
1017cm-3であった表面近傍での不純物濃度が約１×1017
cm-3に抑制され、且つ、基板内部への深い拡散が抑制さ
れたリトログレードなチャネル分布が形成されている。
これは、本発明では、しきい値電圧制御用の不純物イオ
ン注入後にRTA処理を行うことによって、ウェル形成の
ための高エネルギーイオン注入時に発生した空孔及び格
子間シリコン加えて、しきい値電圧制御用の不純物イオ
ン注入時に発生した空孔及び格子間シリコンを短時間で
拡散或いは消滅させて、後者に起因するチャネル不純物
分布の増速拡散を抑制しているからである。この手法を
さらに最適化することによって、1.0×1017cm-3以下の
表面不純物濃度を達成することができる。
後にRTA処理を行うことによって、従来技術では約2.0×
1017cm-3であった表面近傍での不純物濃度が約１×1017
cm-3に抑制され、且つ、基板内部への深い拡散が抑制さ
れたリトログレードなチャネル分布が形成されている。
これは、本発明では、しきい値電圧制御用の不純物イオ
ン注入後にRTA処理を行うことによって、ウェル形成の
ための高エネルギーイオン注入時に発生した空孔及び格
子間シリコン加えて、しきい値電圧制御用の不純物イオ
ン注入時に発生した空孔及び格子間シリコンを短時間で
拡散或いは消滅させて、後者に起因するチャネル不純物
分布の増速拡散を抑制しているからである。この手法を
さらに最適化することによって、1.0×1017cm-3以下の
表面不純物濃度を達成することができる。
従来の製造プロセスでは、ウェル注入時に発生する空
孔及び格子間シリコンはウェルドライブイン工程などに
よって消去させていたが、これだけでは、しきい値電圧
制御用の不純物イオン注入時に発生する空孔及び格子間
シリコンによる増速拡散を抑制できない。それに対し
て、本発明によるしきい値電圧制御用の不純物イオン注
入後の秒単位のRTA処理によれば、しきい値電圧制御用
の不純物（例えばボロン）の拡散を抑制して、ウェル形
成用及びしきい値電圧制御用のそれぞれの注入工程で発
生した空孔及び格子間シリコンを、一度に拡散或いは消
滅させることができる。これより、ウェル形成用及びし
きい値電圧制御用のそれぞれの目的の不純物を同一マス
クで連続注入することが可能になり、マスク数の削減、
さらには製造コストの削減を実現することが可能にな
る。
孔及び格子間シリコンはウェルドライブイン工程などに
よって消去させていたが、これだけでは、しきい値電圧
制御用の不純物イオン注入時に発生する空孔及び格子間
シリコンによる増速拡散を抑制できない。それに対し
て、本発明によるしきい値電圧制御用の不純物イオン注
入後の秒単位のRTA処理によれば、しきい値電圧制御用
の不純物（例えばボロン）の拡散を抑制して、ウェル形
成用及びしきい値電圧制御用のそれぞれの注入工程で発
生した空孔及び格子間シリコンを、一度に拡散或いは消
滅させることができる。これより、ウェル形成用及びし
きい値電圧制御用のそれぞれの目的の不純物を同一マス
クで連続注入することが可能になり、マスク数の削減、
さらには製造コストの削減を実現することが可能にな
る。
なお、上記の「連続注入」とは、同一のマスクを用い
て不純物イオンを注入することを意味し、必ずしも、２
つの注入工程が厳密に時間的に連続している必要はな
い。例えば、チャネルストップ層の形成やパンチスルー
ストップ層の形成工程を、２つの注入工程の間に実施し
てもよい。或いは、２つの注入工程の実施順序を上記と
は逆にしても、同様の効果を得ることができる。
て不純物イオンを注入することを意味し、必ずしも、２
つの注入工程が厳密に時間的に連続している必要はな
い。例えば、チャネルストップ層の形成やパンチスルー
ストップ層の形成工程を、２つの注入工程の間に実施し
てもよい。或いは、２つの注入工程の実施順序を上記と
は逆にしても、同様の効果を得ることができる。
また、しきい値電圧制御のための不純物注入工程後の
RTA処理の実施時に、例えば温度1000℃で１分以内の酸
化工程によって、ゲート酸化膜を同時に形成することも
できる。これは、RTAとゲート酸化膜形成工程との２工
程を、高温短時間熱酸化（RTO）処理と称される一つの
工程に置き換えることを意味し、製造プロセスのさらな
る簡略化が達成される。このRTO処理は、窒化酸化膜形
成時における窒化処理前のゲート酸化膜形成工程にも、
効果的に適用することができる。
RTA処理の実施時に、例えば温度1000℃で１分以内の酸
化工程によって、ゲート酸化膜を同時に形成することも
できる。これは、RTAとゲート酸化膜形成工程との２工
程を、高温短時間熱酸化（RTO）処理と称される一つの
工程に置き換えることを意味し、製造プロセスのさらな
る簡略化が達成される。このRTO処理は、窒化酸化膜形
成時における窒化処理前のゲート酸化膜形成工程にも、
効果的に適用することができる。
次に、上述のような本発明の製造プロセスが、それに
よって形成される半導体装置の動作特性に及ぼす効果
を、図５及び図６に示すプロセス／デバイスシミュレー
ションの結果を参照して説明する。
よって形成される半導体装置の動作特性に及ぼす効果
を、図５及び図６に示すプロセス／デバイスシミュレー
ションの結果を参照して説明する。
図５は、図1A〜図1Cを参照して説明したRTA処理を伴
わない従来の製造プロセス（「RTAなし」と表示）、及
び図3A〜図3Dを参照して説明したRTA処理を伴う本発明
の製造プロセス（「RTAあり」と表示）のそれぞれにお
ける、ゲート長としきい値電圧との関係を示すグラフで
あり、短チャネル効果の影響を示すものである。
わない従来の製造プロセス（「RTAなし」と表示）、及
び図3A〜図3Dを参照して説明したRTA処理を伴う本発明
の製造プロセス（「RTAあり」と表示）のそれぞれにお
ける、ゲート長としきい値電圧との関係を示すグラフで
あり、短チャネル効果の影響を示すものである。
図５より、ゲート長が短い場合の両プロセス間の差は
小さいが、特にゲート長が長い場合において、ゲート酸
化膜の形成前にRTA処理を行う本発明の製造プロセスに
よる半導体装置のほうが、RTA処理を行わずに形成され
る従来の半導体装置よりも、低いしきい値電圧を示す。
これより、本発明の製造プロセスによって形成されるリ
トログレードなチャネル不純物分布は、しきい値電圧の
低減に伴う短チャネル効果の抑制に、大きな効果を発揮
する。これは、しきい値電圧制御のために注入された、
不純物の拡散が抑制されて、不純物のピーク濃度が高く
なり、ソース／ドレイン領域からの空乏層の延びが抑制
されるためである。
小さいが、特にゲート長が長い場合において、ゲート酸
化膜の形成前にRTA処理を行う本発明の製造プロセスに
よる半導体装置のほうが、RTA処理を行わずに形成され
る従来の半導体装置よりも、低いしきい値電圧を示す。
これより、本発明の製造プロセスによって形成されるリ
トログレードなチャネル不純物分布は、しきい値電圧の
低減に伴う短チャネル効果の抑制に、大きな効果を発揮
する。これは、しきい値電圧制御のために注入された、
不純物の拡散が抑制されて、不純物のピーク濃度が高く
なり、ソース／ドレイン領域からの空乏層の延びが抑制
されるためである。
図６は、ｎ−MOSFETにおけるドレイン−基板間の接合
容量とドレイン電圧との関係を、従来の製造プロセス
（「RTAなし」と表示）及び本発明の製造プロセス（「R
TAあり」と表示）のそれぞれについて示す。
容量とドレイン電圧との関係を、従来の製造プロセス
（「RTAなし」と表示）及び本発明の製造プロセス（「R
TAあり」と表示）のそれぞれについて示す。
これより、本発明によって形成されるｎ−MOSFETのほ
うが、接合容量は約10％小さいことがわかる。これは、
本発明に従って形成された半導体装置では、しきい値電
圧制御のために注入された不純物の拡散が抑制されるこ
とによって、ソース／ドレイン領域と基板との間の接合
部に位置する不純物分布のテール部の濃度が低くなって
いるためである。
うが、接合容量は約10％小さいことがわかる。これは、
本発明に従って形成された半導体装置では、しきい値電
圧制御のために注入された不純物の拡散が抑制されるこ
とによって、ソース／ドレイン領域と基板との間の接合
部に位置する不純物分布のテール部の濃度が低くなって
いるためである。
また、基板表面での不純物濃度が高いと表面散乱の効
果によって飽和電流値が下がるが、本発明に従ってRTA
処理を行えば、しきい値電圧制御のために注入された不
純物の拡散が抑制されて基板表面での不純物濃度を下げ
ることができるので、飽和電流値を増大させることがで
きる。
果によって飽和電流値が下がるが、本発明に従ってRTA
処理を行えば、しきい値電圧制御のために注入された不
純物の拡散が抑制されて基板表面での不純物濃度を下げ
ることができるので、飽和電流値を増大させることがで
きる。
以上のように、本発明の半導体製造プロセスによれ
ば、RTA処理の実施によってしきい値電圧制御のために
注入された不純物の拡散を抑制することにより、特にし
きい値電圧が低く設定されている場合における短チャネ
ル効果の悪影響を抑制するとともに、ソース／ドレイン
領域と基板との間の接合容量が低減され、さらには飽和
電流値が増大される。この結果、形成される半導体装置
の動作の安定化や高速化が実現される。
ば、RTA処理の実施によってしきい値電圧制御のために
注入された不純物の拡散を抑制することにより、特にし
きい値電圧が低く設定されている場合における短チャネ
ル効果の悪影響を抑制するとともに、ソース／ドレイン
領域と基板との間の接合容量が低減され、さらには飽和
電流値が増大される。この結果、形成される半導体装置
の動作の安定化や高速化が実現される。
さらに、本発明の効果を、具体的な実測データを参照
してさらに説明する。
してさらに説明する。
図15は、本発明の製造プロセス（RTAあり）及び従来
技術の製造プロセス（RTAなし）のそれぞれに従って形
成された半導体装置における、チャネル長Lgとしきい値
電圧Ｖtsとの関係を示す実測データである。図16は、本
発明の製造プロセス（RTAあり）及び従来技術の製造プ
ロセス（RTAなし）のそれぞれに従って形成された半導
体装置における、チャネル長Lgと単位ゲート幅あたりの
飽和電流Idsatとの関係を示す実測データである。さら
に、図17は、本発明の製造プロセス（RTAあり）及び従
来技術の製造プロセス（RTAなし）のそれぞれに従って
形成された半導体装置における、チャネル長Lgと単位ゲ
ート幅あたりのトランスコンダクタンスGmとの関係を示
す実測データである。
技術の製造プロセス（RTAなし）のそれぞれに従って形
成された半導体装置における、チャネル長Lgとしきい値
電圧Ｖtsとの関係を示す実測データである。図16は、本
発明の製造プロセス（RTAあり）及び従来技術の製造プ
ロセス（RTAなし）のそれぞれに従って形成された半導
体装置における、チャネル長Lgと単位ゲート幅あたりの
飽和電流Idsatとの関係を示す実測データである。さら
に、図17は、本発明の製造プロセス（RTAあり）及び従
来技術の製造プロセス（RTAなし）のそれぞれに従って
形成された半導体装置における、チャネル長Lgと単位ゲ
ート幅あたりのトランスコンダクタンスGmとの関係を示
す実測データである。
図15のグラフから明らかなように、本発明によれば従
来技術に比べて、ゲート長が短くなってもしきい値電圧
の減少分が小さく、短チャネル効果に対する耐性が向上
していることがわかる。また、図16より、本発明によれ
ば従来技術に比べて、飽和電流値が約10％〜約15％向上
しており、駆動力が大きく動作速度が速い半導体装置が
得られることがわかる。さらに、図17から、本発明によ
れば従来技術に比べて、トランスコンダクタンスが約10
％向上しており、駆動力が向上していることがわかる。
来技術に比べて、ゲート長が短くなってもしきい値電圧
の減少分が小さく、短チャネル効果に対する耐性が向上
していることがわかる。また、図16より、本発明によれ
ば従来技術に比べて、飽和電流値が約10％〜約15％向上
しており、駆動力が大きく動作速度が速い半導体装置が
得られることがわかる。さらに、図17から、本発明によ
れば従来技術に比べて、トランスコンダクタンスが約10
％向上しており、駆動力が向上していることがわかる。
以下に、添付の図面を参照しながら、上記のような特
徴を有する本発明の半導体装置の製造方法に関して、幾
つかの実施形態を説明する。
徴を有する本発明の半導体装置の製造方法に関して、幾
つかの実施形態を説明する。
第１の実施形態 図7A〜図7Iは、本発明の第１の実施形態に従った半導
体装置の製造方法における、各プロセスステップを示す
断面図である。
体装置の製造方法における、各プロセスステップを示す
断面図である。
まず、図7Aに示すように、ｐ型低濃度基板１を熱酸化
して、イオン注入のための保護酸化膜２を形成する。な
お、図中で、参照番号50は、素子分離のための絶縁分離
領域を示す。
して、イオン注入のための保護酸化膜２を形成する。な
お、図中で、参照番号50は、素子分離のための絶縁分離
領域を示す。
次に、図7Bに示すように、保護酸化膜２の上に選択的
にマスク51を形成し、それを利用してボロンを加速電圧
400keV且つドーズ量4.4×1012cm-2で注入し、リトログ
レードなｐ型ウェル３を形成する。さらに、同じマスク
51を使用して、チャネルストップ層を形成するためのボ
ロンを、加速電圧160keV且つドーズ量6.0×1012cm-2で
注入し、またしきい値電圧制御のための不純物拡散層４
を形成するためのボロンを、加速電圧30keV且つドーズ
量4.7×1012cm-2で注入する。
にマスク51を形成し、それを利用してボロンを加速電圧
400keV且つドーズ量4.4×1012cm-2で注入し、リトログ
レードなｐ型ウェル３を形成する。さらに、同じマスク
51を使用して、チャネルストップ層を形成するためのボ
ロンを、加速電圧160keV且つドーズ量6.0×1012cm-2で
注入し、またしきい値電圧制御のための不純物拡散層４
を形成するためのボロンを、加速電圧30keV且つドーズ
量4.7×1012cm-2で注入する。
なお、チャネルストップ層は、異なる導電型のウェル
の間に形成され、素子分離のための絶縁分離領域の下に
形成される。但し、簡単のために、図中には示していな
い。この点は、以下の各実施形態においても、同様であ
る。
の間に形成され、素子分離のための絶縁分離領域の下に
形成される。但し、簡単のために、図中には示していな
い。この点は、以下の各実施形態においても、同様であ
る。
次に、マスク51を除去し、図7Cに示すように、新たな
マスク52を保護酸化膜２の上に選択的に形成する。マス
ク52は、マスク51によって覆われていなかった箇所を覆
うように、パターニングされている。そして、マスク52
を利用してリンを加速電圧700keV且つドーズ量1.0×10
13cm-2で注入し、リトログレードなｎ型ウェル５を形成
する。さらに、同じマスク52を使用して、パンチスルー
ストップ層を形成するためのリンを、加速電圧160keV且
つドーズ量6.0×1012cm-2で注入し、またしきい値電圧
制御のための不純物拡散層６を形成するためのBF2を、
加速電圧70keV且つドーズ量6.6×1012cm-2で注入する。
これによって、埋め込み型チャネルが形成される。或い
は、表面型チャネルを形成する場合には、しきい値電圧
制御のための不純物拡散層６は、リンを加速電圧40keV
且つドーズ量3.0×1012cm-2で注入することによって形
成する。
マスク52を保護酸化膜２の上に選択的に形成する。マス
ク52は、マスク51によって覆われていなかった箇所を覆
うように、パターニングされている。そして、マスク52
を利用してリンを加速電圧700keV且つドーズ量1.0×10
13cm-2で注入し、リトログレードなｎ型ウェル５を形成
する。さらに、同じマスク52を使用して、パンチスルー
ストップ層を形成するためのリンを、加速電圧160keV且
つドーズ量6.0×1012cm-2で注入し、またしきい値電圧
制御のための不純物拡散層６を形成するためのBF2を、
加速電圧70keV且つドーズ量6.6×1012cm-2で注入する。
これによって、埋め込み型チャネルが形成される。或い
は、表面型チャネルを形成する場合には、しきい値電圧
制御のための不純物拡散層６は、リンを加速電圧40keV
且つドーズ量3.0×1012cm-2で注入することによって形
成する。
次に、図7Dに示すようにマスク52を除去し、温度1000
℃で10秒間の熱処理（RTA処理）を行って、上記のイオ
ン注入時に発生した格子間シリコン及び空孔などの点欠
陥を拡散させる。さらに、図7Eに示すように保護酸化膜
２を除去した後に、図7Fに示すように、ゲート酸化膜７
を温度850℃で30分間の熱処理によって形成する。この
ようなゲート酸化膜７の形成のための熱処理を行って
も、上述のRTA処理によって点欠陥は解消しているの
で、点欠陥が原因となる異常拡散が抑制され、不純物拡
散層４及び６のリトログレードな不純物濃度分布が維持
される。また、ゲート酸化膜７の形成前にRTA処理を行
っているので、基板表面近傍での欠陥がなくなり、良好
な膜質を有するゲート酸化膜７が形成される。
℃で10秒間の熱処理（RTA処理）を行って、上記のイオ
ン注入時に発生した格子間シリコン及び空孔などの点欠
陥を拡散させる。さらに、図7Eに示すように保護酸化膜
２を除去した後に、図7Fに示すように、ゲート酸化膜７
を温度850℃で30分間の熱処理によって形成する。この
ようなゲート酸化膜７の形成のための熱処理を行って
も、上述のRTA処理によって点欠陥は解消しているの
で、点欠陥が原因となる異常拡散が抑制され、不純物拡
散層４及び６のリトログレードな不純物濃度分布が維持
される。また、ゲート酸化膜７の形成前にRTA処理を行
っているので、基板表面近傍での欠陥がなくなり、良好
な膜質を有するゲート酸化膜７が形成される。
さらに、図7Gに示すように、ゲート酸化膜７の上に選
択的にゲート電極８を形成する。次に、図7Hに示すよう
に、ｎ型ウェル５を覆うマスク53を形成し、ゲート電極
８及びマスク53を利用して砒素を加速電圧50keV且つド
ーズ量2.0×1015cm-2で注入し、ｎ−MOSFETのソース／
ドレイン領域９を形成する。さらに、マスク53を除去し
た後に、図7Iに示すように、ｐ型ウェル３を覆うマスク
54を形成し、ゲート電極８及びマスク54を利用してBF2
を加速電圧30keV且つドーズ量2.0×1015cm-2で注入し、
ｐ−MOSFETのソース／ドレイン領域10を形成する。
択的にゲート電極８を形成する。次に、図7Hに示すよう
に、ｎ型ウェル５を覆うマスク53を形成し、ゲート電極
８及びマスク53を利用して砒素を加速電圧50keV且つド
ーズ量2.0×1015cm-2で注入し、ｎ−MOSFETのソース／
ドレイン領域９を形成する。さらに、マスク53を除去し
た後に、図7Iに示すように、ｐ型ウェル３を覆うマスク
54を形成し、ゲート電極８及びマスク54を利用してBF2
を加速電圧30keV且つドーズ量2.0×1015cm-2で注入し、
ｐ−MOSFETのソース／ドレイン領域10を形成する。
その後に、RTA処理（例えば、温度約1000℃で約10秒
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
以上のように、本発明の半導体装置の製造方法におい
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
第２の実施形態 図8A〜図8Iは、本発明の第２の実施形態に従った半導
体装置の製造方法における、各プロセスステップを示す
断面図である。
体装置の製造方法における、各プロセスステップを示す
断面図である。
まず、図8Aに示すように、ｐ型低濃度基板１を熱酸化
して、イオン注入のための保護酸化膜２を形成する。な
お、図中で、参照番号50は、素子分離のための絶縁分離
領域を示す。
して、イオン注入のための保護酸化膜２を形成する。な
お、図中で、参照番号50は、素子分離のための絶縁分離
領域を示す。
次に、図8Bに示すように、保護酸化膜２の上に選択的
にマスク61を形成し、それを利用してリンを加速電圧40
0keV且つドーズ量1.0×1013cm-2で注入し、リトログレ
ードなｎ型ウェル５を形成する。さらに、同じマスク61
を使用して、パンチスルーストップ層を形成するための
リンを、加速電圧160keV且つドーズ量6.0×1012cm-2で
注入し、またしきい値電圧制御のための不純物拡散層６
を形成するためのBF2を、加速電圧70keV且つドーズ量6.
6×1012cm-2で注入する。これによって、埋め込み型チ
ャネルが形成される。或いは表面型チャネルを形成する
場合には、しきい値電圧制御のための不純物拡散層６
は、リンを加速電圧40keV且つドーズ量3.0×1012cm-2で
注入することによって形成する。
にマスク61を形成し、それを利用してリンを加速電圧40
0keV且つドーズ量1.0×1013cm-2で注入し、リトログレ
ードなｎ型ウェル５を形成する。さらに、同じマスク61
を使用して、パンチスルーストップ層を形成するための
リンを、加速電圧160keV且つドーズ量6.0×1012cm-2で
注入し、またしきい値電圧制御のための不純物拡散層６
を形成するためのBF2を、加速電圧70keV且つドーズ量6.
6×1012cm-2で注入する。これによって、埋め込み型チ
ャネルが形成される。或いは表面型チャネルを形成する
場合には、しきい値電圧制御のための不純物拡散層６
は、リンを加速電圧40keV且つドーズ量3.0×1012cm-2で
注入することによって形成する。
次に、マスク61を除去し、図8Cに示すように、ボロン
を加速電圧600keV且つドーズ量4.4×1012cm-2でｎ型ウ
ェル５を含めて全面に注入し、リトログレードなｐ型ウ
ェル３を形成する。このような高エネルギー注入によっ
て、基板深部に不純物濃度のピークを有するｐ型ウェル
３が形成される。このｐ型ウェル３は、ｎ型ウェル５を
取り囲むように形成され、ラッチアップ耐性に優れた構
造となっている。また、この場合には、ｎ型ウェル５を
覆うマスクを形成する必要が無く、第１の実施形態の場
合に比べて、マスク数を削減することができる。
を加速電圧600keV且つドーズ量4.4×1012cm-2でｎ型ウ
ェル５を含めて全面に注入し、リトログレードなｐ型ウ
ェル３を形成する。このような高エネルギー注入によっ
て、基板深部に不純物濃度のピークを有するｐ型ウェル
３が形成される。このｐ型ウェル３は、ｎ型ウェル５を
取り囲むように形成され、ラッチアップ耐性に優れた構
造となっている。また、この場合には、ｎ型ウェル５を
覆うマスクを形成する必要が無く、第１の実施形態の場
合に比べて、マスク数を削減することができる。
さらに、チャネルストップ層を形成するためのボロン
を、加速電圧160keV且つドーズ量6.0×1012cm-2で注入
し、またしきい値電圧制御のための不純物拡散層４を形
成するためのボロンを、加速電圧30keV且つドーズ量4.7
×1012cm-2で注入する。
を、加速電圧160keV且つドーズ量6.0×1012cm-2で注入
し、またしきい値電圧制御のための不純物拡散層４を形
成するためのボロンを、加速電圧30keV且つドーズ量4.7
×1012cm-2で注入する。
この注入工程では、ボロンは全面に注入される。埋め
込み型チャネルを形成する場合には、しきい値電圧制御
のための不純物拡散層６の形成に際して、先に注入され
るBF2のドーズ量をあらかじめ少なく設定しておき、こ
のボロンの注入によって、しきい値電圧制御のための不
純物拡散層６の不純物濃度を、２回の注入処理の足し合
わせによって所定の値に設定する。一方、表面型チャネ
ルを形成する場合には、しきい値電圧制御のための不純
物拡散層６の形成に際して、先に注入されるリンのドー
ズ量をあらかじめ多く設定しておき、このボロンの注入
によって、しきい値電圧制御のための不純物拡散層６の
不純物濃度を、２回の注入処理の差し引きによって所定
の値に設定する。なお、不純物拡散層４に関しては、１
回の注入処理によって、所定の不純物濃度に設定され
る。これらの点は、他の実施形態で同様の処理を行う場
合でも、同様である。
込み型チャネルを形成する場合には、しきい値電圧制御
のための不純物拡散層６の形成に際して、先に注入され
るBF2のドーズ量をあらかじめ少なく設定しておき、こ
のボロンの注入によって、しきい値電圧制御のための不
純物拡散層６の不純物濃度を、２回の注入処理の足し合
わせによって所定の値に設定する。一方、表面型チャネ
ルを形成する場合には、しきい値電圧制御のための不純
物拡散層６の形成に際して、先に注入されるリンのドー
ズ量をあらかじめ多く設定しておき、このボロンの注入
によって、しきい値電圧制御のための不純物拡散層６の
不純物濃度を、２回の注入処理の差し引きによって所定
の値に設定する。なお、不純物拡散層４に関しては、１
回の注入処理によって、所定の不純物濃度に設定され
る。これらの点は、他の実施形態で同様の処理を行う場
合でも、同様である。
次に、図8Dに示す段階で、温度1000℃で10秒間の熱処
理（RTA処理）を行って、上記のイオン注入時に発生し
た格子間シリコンや空孔などの点欠陥を拡散させる。さ
らに、図8Eに示すように保護酸化膜２を除去した後に、
図8Fに示すように、ゲート酸化膜７を温度850℃で30分
間の熱処理によって形成する。このようなゲート酸化膜
７の形成のための熱処理を行っても、上述のRTA処理に
よって点欠陥は解消しているので、点欠陥が原因となる
異常拡散が抑制され、不純物拡散層４及び６のリトログ
レードな不純物濃度分布が維持される。また、ゲート酸
化膜７の形成前にRTA処理を行っているので、基板表面
近傍での欠陥がなくなり、良好な膜質を有するゲート酸
化膜７が形成される。
理（RTA処理）を行って、上記のイオン注入時に発生し
た格子間シリコンや空孔などの点欠陥を拡散させる。さ
らに、図8Eに示すように保護酸化膜２を除去した後に、
図8Fに示すように、ゲート酸化膜７を温度850℃で30分
間の熱処理によって形成する。このようなゲート酸化膜
７の形成のための熱処理を行っても、上述のRTA処理に
よって点欠陥は解消しているので、点欠陥が原因となる
異常拡散が抑制され、不純物拡散層４及び６のリトログ
レードな不純物濃度分布が維持される。また、ゲート酸
化膜７の形成前にRTA処理を行っているので、基板表面
近傍での欠陥がなくなり、良好な膜質を有するゲート酸
化膜７が形成される。
さらに、図8Gに示すように、ゲート酸化膜７の上に選
択的にゲート電極８を形成する。次に、図8Hに示すよう
に、ｎ型ウェル５を覆うマスク63を形成し、ゲート電極
８及びマスク63を利用して砒素を加速電圧50keV且つド
ーズ量2.0×1015cm-2で注入し、ｎ−MOSFETのソース／
ドレイン領域９を形成する。さらに、マスク63を除去し
た後に、図8Iに示すように、ｐ型ウェル３のうちでｎ型
ウェル５とオーバラップしていない部分を覆うマスク64
を形成し、ゲート電極８及びマスク64を利用してBF2を
加速電圧30keV且つドーズ量2.0×1015cm-2で注入し、ｐ
−MOSFETのソース／ドレイン領域10を形成する。
択的にゲート電極８を形成する。次に、図8Hに示すよう
に、ｎ型ウェル５を覆うマスク63を形成し、ゲート電極
８及びマスク63を利用して砒素を加速電圧50keV且つド
ーズ量2.0×1015cm-2で注入し、ｎ−MOSFETのソース／
ドレイン領域９を形成する。さらに、マスク63を除去し
た後に、図8Iに示すように、ｐ型ウェル３のうちでｎ型
ウェル５とオーバラップしていない部分を覆うマスク64
を形成し、ゲート電極８及びマスク64を利用してBF2を
加速電圧30keV且つドーズ量2.0×1015cm-2で注入し、ｐ
−MOSFETのソース／ドレイン領域10を形成する。
その後に、RTA処理（例えば、温度約1000℃で約10秒
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
以上のように、本発明の半導体装置の製造方法におい
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
第３の実施形態 図9A〜図9Iは、本発明の第３の実施形態に従った半導
体装置の製造方法における、各プロセスステップを示す
断面図である。
体装置の製造方法における、各プロセスステップを示す
断面図である。
まず、図9Aに示すように、ｐ型低濃度基板１を熱酸化
して、イオン注入のための保護酸化膜２を形成する。な
お、図中で、参照番号50は、素子分離のための絶縁分離
領域を示す。
して、イオン注入のための保護酸化膜２を形成する。な
お、図中で、参照番号50は、素子分離のための絶縁分離
領域を示す。
次に、図9Bに示すように、保護酸化膜２の上に選択的
にマスク61を形成し、それを利用してボロンを加速電圧
400keV且つドーズ量1.0×1013cm-2で注入し、リトログ
レードなｎ型ウェル５を形成する。さらに、同じマスク
61を使用して、パンチスルーストップ層を形成するため
のリンを、加速電圧160keV且つドーズ量6.0×1012cm-2
で注入し、またしきい値電圧制御のための不純物拡散層
６を形成するためのBF2を、加速電圧70keV且つドーズ量
6.6×1012cm-2で注入する。これによって、埋め込み型
チャネルが形成される。或いは、表面型チャネルを形成
する場合には、しきい値電圧制御のための不純物拡散層
６は、リンを加速電圧40keV且つドーズ量3.0×1012cm-2
で注入することによって形成する。
にマスク61を形成し、それを利用してボロンを加速電圧
400keV且つドーズ量1.0×1013cm-2で注入し、リトログ
レードなｎ型ウェル５を形成する。さらに、同じマスク
61を使用して、パンチスルーストップ層を形成するため
のリンを、加速電圧160keV且つドーズ量6.0×1012cm-2
で注入し、またしきい値電圧制御のための不純物拡散層
６を形成するためのBF2を、加速電圧70keV且つドーズ量
6.6×1012cm-2で注入する。これによって、埋め込み型
チャネルが形成される。或いは、表面型チャネルを形成
する場合には、しきい値電圧制御のための不純物拡散層
６は、リンを加速電圧40keV且つドーズ量3.0×1012cm-2
で注入することによって形成する。
次に、マスク61をさらに使用して、図9Cに示すよう
に、ボロンを加速電圧700keV且つドーズ量4.4×1012cm
-2で注入し、リトログレードなｐ型ウェル３を形成す
る。このとき、マスク61によって覆われていない領域で
は、高エネルギーイオン注入によって、ｐ型ウェル３
は、基板深部に不純物濃度のピークを有するように形成
される。一方、マスク61によって覆われている領域で
は、イオンがマスク61によって減速された上で注入され
るので、ｐ型ウェル３は、より浅い位置に形成される。
このｐ型ウェル３は、ｎ型ウェル５を取り囲むように形
成され、ラッチアップ耐性に優れた構造となっている。
に、ボロンを加速電圧700keV且つドーズ量4.4×1012cm
-2で注入し、リトログレードなｐ型ウェル３を形成す
る。このとき、マスク61によって覆われていない領域で
は、高エネルギーイオン注入によって、ｐ型ウェル３
は、基板深部に不純物濃度のピークを有するように形成
される。一方、マスク61によって覆われている領域で
は、イオンがマスク61によって減速された上で注入され
るので、ｐ型ウェル３は、より浅い位置に形成される。
このｐ型ウェル３は、ｎ型ウェル５を取り囲むように形
成され、ラッチアップ耐性に優れた構造となっている。
さらに、チャネルストップ層を形成するためのボロン
を、加速電圧160keV且つドーズ量6.0×1012cm-2で注入
する。続いて、マスク61を除去した後に、しきい値電圧
制御のための不純物拡散層４を形成するためのボロン
を、加速電圧30keV且つドーズ量4.7×1012cm-2で注入す
る。
を、加速電圧160keV且つドーズ量6.0×1012cm-2で注入
する。続いて、マスク61を除去した後に、しきい値電圧
制御のための不純物拡散層４を形成するためのボロン
を、加速電圧30keV且つドーズ量4.7×1012cm-2で注入す
る。
次に、図9Dに示す段階で、温度1000℃で10秒間の熱処
理（RTA処理）を行って、上記のイオン注入時に発生し
た格子間シリコンや空孔などの点欠陥を拡散させる。さ
らに、図9Eに示すように保護酸化膜２を除去した後に、
図9Fに示すように、ゲート酸化膜７を温度850℃で30分
間の熱処理によって形成する。このようなゲート酸化膜
７の形成のための熱処理を行っても、上述のRTA処理に
よって点欠陥は解消しているので、点欠陥が原因となる
異常拡散が抑制され、不純物拡散層４及び６のリトログ
レードな不純物濃度分布が維持される。また、ゲート酸
化膜７の形成前にRTA処理を行っているので、基板表面
近傍での欠陥がなくなり、良好な膜質を有するゲート酸
化膜７が形成される。
理（RTA処理）を行って、上記のイオン注入時に発生し
た格子間シリコンや空孔などの点欠陥を拡散させる。さ
らに、図9Eに示すように保護酸化膜２を除去した後に、
図9Fに示すように、ゲート酸化膜７を温度850℃で30分
間の熱処理によって形成する。このようなゲート酸化膜
７の形成のための熱処理を行っても、上述のRTA処理に
よって点欠陥は解消しているので、点欠陥が原因となる
異常拡散が抑制され、不純物拡散層４及び６のリトログ
レードな不純物濃度分布が維持される。また、ゲート酸
化膜７の形成前にRTA処理を行っているので、基板表面
近傍での欠陥がなくなり、良好な膜質を有するゲート酸
化膜７が形成される。
さらに、図9Gに示すように、ゲート酸化膜７の上に選
択的にゲート電極８を形成する。次に、図9Hに示すよう
に、ｎ型ウェル５を覆うマスク73を形成し、ゲート電極
８及びマスク73を利用して砒素を加速電圧50keV且つド
ーズ量2.0×1015cm-2で注入し、ｎ−MOSFETのソース／
ドレイン領域９を形成する。さらに、マスク73を除去し
た後に、図9Iに示すように、ｐ型ウェル３のうちでｎ型
ウェル５とオーバラップしていない部分を覆うマスク74
を形成し、ゲート電極８及びマスク74を利用してBF2を
加速電圧30keV且つドーズ量2.0×1015cm-2で注入し、ｐ
−MOSFETのソース／ドレイン領域10を形成する。
択的にゲート電極８を形成する。次に、図9Hに示すよう
に、ｎ型ウェル５を覆うマスク73を形成し、ゲート電極
８及びマスク73を利用して砒素を加速電圧50keV且つド
ーズ量2.0×1015cm-2で注入し、ｎ−MOSFETのソース／
ドレイン領域９を形成する。さらに、マスク73を除去し
た後に、図9Iに示すように、ｐ型ウェル３のうちでｎ型
ウェル５とオーバラップしていない部分を覆うマスク74
を形成し、ゲート電極８及びマスク74を利用してBF2を
加速電圧30keV且つドーズ量2.0×1015cm-2で注入し、ｐ
−MOSFETのソース／ドレイン領域10を形成する。
その後に、RTA処理（例えば、温度約1000℃で約10秒
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
以上のように、本発明の半導体装置の製造方法におい
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
第４の実施形態 図10A〜図10Iは、本発明の第４の実施形態に従った半
導体装置の製造方法における、各プロセスステップを示
す断面図である。
導体装置の製造方法における、各プロセスステップを示
す断面図である。
まず、図10Aに示すように、ｐ型低濃度基板１を熱酸
化して、イオン注入のための保護酸化膜２を形成する。
なお、図中で、参照番号50は、素子分離のための絶縁分
離領域を示す。
化して、イオン注入のための保護酸化膜２を形成する。
なお、図中で、参照番号50は、素子分離のための絶縁分
離領域を示す。
次に、図10Bに示すように、保護酸化膜２の上に選択
的に、例えば窒化シリコン膜からなる下段マスク81、及
び、例えばレジストからなる上段マスク82からなる２層
構造のマスク80を、形成する。そして、マスク80を利用
してリンを加速電圧400keV且つドーズ量1.0×1013cm-2
で注入し、リトログレードなｎ型ウェル５を形成する。
さらに、同じマスク80を使用して、パンチスルーストッ
プ層を形成するためのリンを、加速電圧160keV且つドー
ズ量6.0×1012cm-2で注入し、またしきい値電圧制御の
ための不純物拡散層６を形成するためのBF2を、加速電
圧70keV且つドーズ量6.6×1012cm-2で注入する。これに
よって、埋め込み型チャネルが形成される。或いは、表
面型チャネルを形成する場合には、しきい値電圧制御の
ための不純物拡散層６は、リンを加速電圧40keV且つド
ーズ量3.0×1012cm-2で注入することによって形成す
る。
的に、例えば窒化シリコン膜からなる下段マスク81、及
び、例えばレジストからなる上段マスク82からなる２層
構造のマスク80を、形成する。そして、マスク80を利用
してリンを加速電圧400keV且つドーズ量1.0×1013cm-2
で注入し、リトログレードなｎ型ウェル５を形成する。
さらに、同じマスク80を使用して、パンチスルーストッ
プ層を形成するためのリンを、加速電圧160keV且つドー
ズ量6.0×1012cm-2で注入し、またしきい値電圧制御の
ための不純物拡散層６を形成するためのBF2を、加速電
圧70keV且つドーズ量6.6×1012cm-2で注入する。これに
よって、埋め込み型チャネルが形成される。或いは、表
面型チャネルを形成する場合には、しきい値電圧制御の
ための不純物拡散層６は、リンを加速電圧40keV且つド
ーズ量3.0×1012cm-2で注入することによって形成す
る。
次に、マスク80のうちの上段マスク82のみを除去し、
図10Cに示すように、下段マスク81のみを使用してボロ
ンを加速電圧700keV且つドーズ量4.4×1012cm-2で注入
し、リトログレードなｐ型ウェル３を形成する。このと
き、マスク81によって覆われていない領域では、高エネ
ルギーイオン注入によって、ｐ型ウェル３は、基板深部
に不純物濃度のピークを有するように形成される。一
方、マスク81によって覆われている領域では、イオンが
マスク81によって減速された上で注入されるので、ｐ型
ウェル３は、より浅い位置に形成される。このｐ型ウェ
ル３は、ｎ型ウェル５を取り囲むように形成され、ラッ
チアップ耐性に優れた構造となっている。
図10Cに示すように、下段マスク81のみを使用してボロ
ンを加速電圧700keV且つドーズ量4.4×1012cm-2で注入
し、リトログレードなｐ型ウェル３を形成する。このと
き、マスク81によって覆われていない領域では、高エネ
ルギーイオン注入によって、ｐ型ウェル３は、基板深部
に不純物濃度のピークを有するように形成される。一
方、マスク81によって覆われている領域では、イオンが
マスク81によって減速された上で注入されるので、ｐ型
ウェル３は、より浅い位置に形成される。このｐ型ウェ
ル３は、ｎ型ウェル５を取り囲むように形成され、ラッ
チアップ耐性に優れた構造となっている。
さらに、チャネルストップ層を形成するためのボロン
を、加速電圧160keV且つドーズ量6.0×1012cm-2で注入
する。その後に、下段マスク81を除去して、しきい値電
圧制御のための不純物拡散層４を形成するためのボロン
を、加速電圧30keV且つドーズ量4.7×1012cm-2で注入す
る。
を、加速電圧160keV且つドーズ量6.0×1012cm-2で注入
する。その後に、下段マスク81を除去して、しきい値電
圧制御のための不純物拡散層４を形成するためのボロン
を、加速電圧30keV且つドーズ量4.7×1012cm-2で注入す
る。
次に、図10Dに示す段階で、温度1000℃で10秒間の熱
処理（RTA処理）を行って、上記のイオン注入時に発生
した格子間シリコンや空孔などの点欠陥を拡散させる。
さらに、図10Eに示すように保護酸化膜２を除去した後
に、図10Fに示すように、ゲート酸化膜７を温度850℃で
30分間の熱処理によって形成する。このようなゲート酸
化膜７の形成のための熱処理を行っても、上述のRTA処
理によって点欠陥は解消しているので、点欠陥が原因と
なる異常拡散が抑制され、不純物拡散層４及び６のリト
ログレードな不純物濃度分布が維持される。また、ゲー
ト酸化膜７の形成前にRTA処理を行っているので、基板
表面近傍での欠陥がなくなり、良好な膜質を有するゲー
ト酸化膜７が形成される。
処理（RTA処理）を行って、上記のイオン注入時に発生
した格子間シリコンや空孔などの点欠陥を拡散させる。
さらに、図10Eに示すように保護酸化膜２を除去した後
に、図10Fに示すように、ゲート酸化膜７を温度850℃で
30分間の熱処理によって形成する。このようなゲート酸
化膜７の形成のための熱処理を行っても、上述のRTA処
理によって点欠陥は解消しているので、点欠陥が原因と
なる異常拡散が抑制され、不純物拡散層４及び６のリト
ログレードな不純物濃度分布が維持される。また、ゲー
ト酸化膜７の形成前にRTA処理を行っているので、基板
表面近傍での欠陥がなくなり、良好な膜質を有するゲー
ト酸化膜７が形成される。
さらに、図10Gに示すように、ゲート酸化膜７の上に
選択的にゲート電極８を形成する。次に、図10Hに示す
ように、ｎ型ウェル５を覆うマスク83を形成し、ゲート
電極８及びマスク83を利用して砒素を加速電圧50keV且
つドーズ量2.0×1015cm-2で注入し、ｎ−MOSFETのソー
ス／ドレイン領域９を形成する。さらに、マスク83を除
去した後に、図10Iに示すように、ｐ型ウェル３のうち
でｎ型ウェル５とオーバラップしていない部分を覆うマ
スク84を形成し、ゲート電極８及びマスク84を利用して
BF2を加速電圧30keV且つドーズ量2.0×1015cm-2で注入
し、ｐ−MOSFETのソース／ドレイン領域10を形成する。
選択的にゲート電極８を形成する。次に、図10Hに示す
ように、ｎ型ウェル５を覆うマスク83を形成し、ゲート
電極８及びマスク83を利用して砒素を加速電圧50keV且
つドーズ量2.0×1015cm-2で注入し、ｎ−MOSFETのソー
ス／ドレイン領域９を形成する。さらに、マスク83を除
去した後に、図10Iに示すように、ｐ型ウェル３のうち
でｎ型ウェル５とオーバラップしていない部分を覆うマ
スク84を形成し、ゲート電極８及びマスク84を利用して
BF2を加速電圧30keV且つドーズ量2.0×1015cm-2で注入
し、ｐ−MOSFETのソース／ドレイン領域10を形成する。
その後に、RTA処理（例えば、温度約1000℃で約10秒
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
以上のように、本発明の半導体装置の製造方法におい
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
第５の実施形態 図11A〜図11Kは、本発明の第５の実施形態に従った半
導体装置の製造方法における、各プロセスステップを示
す断面図である。具体的には、本実施形態の製造方法に
よって、トリプルウェル構造が形成される。
導体装置の製造方法における、各プロセスステップを示
す断面図である。具体的には、本実施形態の製造方法に
よって、トリプルウェル構造が形成される。
まず、図11Aに示すように、ｐ型低濃度基板１を熱酸
化して、イオン注入のための保護酸化膜２を形成する。
なお、図中で、参照番号50は、素子分離のための絶縁分
離領域を示す。
化して、イオン注入のための保護酸化膜２を形成する。
なお、図中で、参照番号50は、素子分離のための絶縁分
離領域を示す。
次に、図11Bに示すように、保護酸化膜２の上に選択
的にマスク91を形成して、それを利用してリンを加速電
圧1500keV且つドーズ量2.0×1012cm-2で注入し、破線の
位置に不純物濃度のピークを有する深いｎ型埋め込み層
11を形成する。
的にマスク91を形成して、それを利用してリンを加速電
圧1500keV且つドーズ量2.0×1012cm-2で注入し、破線の
位置に不純物濃度のピークを有する深いｎ型埋め込み層
11を形成する。
続いて、マスク91を除去した後に、図11Cに示すよう
な新たなマスク92を保護酸化膜２の上に選択的に形成
し、ボロンを加速電圧400keV且つドーズ量1.0×1013cm
-2で注入し、リトログレードなｐ型ウェル３を形成す
る。さらに、同じマスク92を使用して、チャネルストッ
プ層を形成するためのボロンを、加速電圧160keV且つド
ーズ量6.0×1012cm-2で注入し、またしきい値電圧制御
のための不純物拡散層４を形成するためのボロンを、加
速電圧30keV且つドーズ量2.7×1012cm-2で注入する。
な新たなマスク92を保護酸化膜２の上に選択的に形成
し、ボロンを加速電圧400keV且つドーズ量1.0×1013cm
-2で注入し、リトログレードなｐ型ウェル３を形成す
る。さらに、同じマスク92を使用して、チャネルストッ
プ層を形成するためのボロンを、加速電圧160keV且つド
ーズ量6.0×1012cm-2で注入し、またしきい値電圧制御
のための不純物拡散層４を形成するためのボロンを、加
速電圧30keV且つドーズ量2.7×1012cm-2で注入する。
次に、マスク92を除去し、図11Dに示すように、新た
なマスク93を保護酸化膜２の上に選択的に形成する。マ
スク93は、マスク92によって覆われていなかった箇所を
覆うように、パターニングされている。そして、リンを
加速電圧850keV且つドーズ量1.0×1013cm-2で注入し、
リトログレードなｎ型ウェル５を形成する。このｎ型ウ
ェル５は、破線の位置に不純物濃度のピークを有し、深
い埋め込み層11に接続されてｐ型ウェル３を取り囲むよ
うに形成される。
なマスク93を保護酸化膜２の上に選択的に形成する。マ
スク93は、マスク92によって覆われていなかった箇所を
覆うように、パターニングされている。そして、リンを
加速電圧850keV且つドーズ量1.0×1013cm-2で注入し、
リトログレードなｎ型ウェル５を形成する。このｎ型ウ
ェル５は、破線の位置に不純物濃度のピークを有し、深
い埋め込み層11に接続されてｐ型ウェル３を取り囲むよ
うに形成される。
さらに、同じマスク93を使用して、パンチスルースト
ップ層を形成するためのリンを、加速電圧400keV且つド
ーズ量3.0×1012cm-2で注入し、またしきい値電圧制御
のための不純物拡散層６を形成するためのBF2を、加速
電圧70keV且つドーズ量3.0×1012cm-2で注入する。これ
によって、埋め込み型チャネルが形成される。或いは、
表面型チャネルを形成する場合には、しきい値電圧制御
のための不純物拡散層６は、リンを加速電圧40keV且つ
ドーズ量3.0×1012cm-2で注入することによって形成す
る。
ップ層を形成するためのリンを、加速電圧400keV且つド
ーズ量3.0×1012cm-2で注入し、またしきい値電圧制御
のための不純物拡散層６を形成するためのBF2を、加速
電圧70keV且つドーズ量3.0×1012cm-2で注入する。これ
によって、埋め込み型チャネルが形成される。或いは、
表面型チャネルを形成する場合には、しきい値電圧制御
のための不純物拡散層６は、リンを加速電圧40keV且つ
ドーズ量3.0×1012cm-2で注入することによって形成す
る。
次に、マスク93を除去し、図11Eに示すように、新た
なマスク94を保護酸化膜２の上に選択的に形成する。マ
スク94は、ｎ型ウェル５及び深いｎ型埋め込み層11が形
成されている領域を覆うように、パターニングされてい
る。そして、マスク94の開口部を通じて、ｐ型ウェル３
に存在しているしきい値電圧制御のための不純物拡散層
４の一部に、ボロンを加速電圧30keV且つドーズ量2.0×
1012cm-2で追加注入する。なお、追加注入に関する詳細
な説明は、次の実施形態の説明に関連して行う。
なマスク94を保護酸化膜２の上に選択的に形成する。マ
スク94は、ｎ型ウェル５及び深いｎ型埋め込み層11が形
成されている領域を覆うように、パターニングされてい
る。そして、マスク94の開口部を通じて、ｐ型ウェル３
に存在しているしきい値電圧制御のための不純物拡散層
４の一部に、ボロンを加速電圧30keV且つドーズ量2.0×
1012cm-2で追加注入する。なお、追加注入に関する詳細
な説明は、次の実施形態の説明に関連して行う。
次に、図11Fに示すようにマスク94を除去し、温度100
0℃で10秒間の熱処理（RTA処理）を行って、上記のイオ
ン注入時に発生した格子間シリコンや空孔などの点欠陥
を拡散させる。さらに、図11Gに示すように保護酸化膜
２を除去した後に、図11Hに示すように、ゲート酸化膜
７を温度850℃で30分間の熱処理によって形成する。こ
のようなゲート酸化膜７の形成のための熱処理を行って
も、上述のRTA処理によって点欠陥は解消しているの
で、点欠陥が原因となる異常拡散が抑制され、不純物拡
散層４及び６のリトログレードな不純物濃度分布が維持
される。また、ゲート酸化膜７の形成前にRTA処理を行
っているので、基板表面近傍での欠陥がなくなり、良好
な膜質を有するゲート酸化膜７が形成される。
0℃で10秒間の熱処理（RTA処理）を行って、上記のイオ
ン注入時に発生した格子間シリコンや空孔などの点欠陥
を拡散させる。さらに、図11Gに示すように保護酸化膜
２を除去した後に、図11Hに示すように、ゲート酸化膜
７を温度850℃で30分間の熱処理によって形成する。こ
のようなゲート酸化膜７の形成のための熱処理を行って
も、上述のRTA処理によって点欠陥は解消しているの
で、点欠陥が原因となる異常拡散が抑制され、不純物拡
散層４及び６のリトログレードな不純物濃度分布が維持
される。また、ゲート酸化膜７の形成前にRTA処理を行
っているので、基板表面近傍での欠陥がなくなり、良好
な膜質を有するゲート酸化膜７が形成される。
さらに、図11Iに示すように、ゲート酸化膜７の上に
選択的にゲート電極８を形成する。次に、図11Jに示す
ように、ｐ型ウェル３以外の領域を覆うマスク95を形成
し、ゲート電極８及びマスク95を利用して砒素を加速電
圧50keV且つドーズ量2.0×1015cm-2で注入し、ｎ−MOSF
ETのソース／ドレイン領域９を形成する。さらに、マス
ク95を除去した後に、図11Kに示すように、ｐ型ウェル
３を覆うマスク96を形成し、ゲート電極８及びマスク96
を利用してBF2を加速電圧30keV且つドーズ量2.0×1015c
m-2で注入し、ｐ−MOSFETのソース／ドレイン領域10を
形成する。
選択的にゲート電極８を形成する。次に、図11Jに示す
ように、ｐ型ウェル３以外の領域を覆うマスク95を形成
し、ゲート電極８及びマスク95を利用して砒素を加速電
圧50keV且つドーズ量2.0×1015cm-2で注入し、ｎ−MOSF
ETのソース／ドレイン領域９を形成する。さらに、マス
ク95を除去した後に、図11Kに示すように、ｐ型ウェル
３を覆うマスク96を形成し、ゲート電極８及びマスク96
を利用してBF2を加速電圧30keV且つドーズ量2.0×1015c
m-2で注入し、ｐ−MOSFETのソース／ドレイン領域10を
形成する。
その後に、RTA処理（例えば、温度約1000℃で約10秒
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
以上のように、本発明の半導体装置の製造方法におい
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
第６の実施形態 図12A〜図12Kは、本発明の第６の実施形態に従った半
導体装置の製造方法における、各プロセスステップを示
す断面図である。具体的には、本実施形態の製造方法に
よって、トリプルウェル構造が形成される。
導体装置の製造方法における、各プロセスステップを示
す断面図である。具体的には、本実施形態の製造方法に
よって、トリプルウェル構造が形成される。
まず、図12Aに示すように、ｐ型低濃度基板１を熱酸
化して、イオン注入のための保護酸化膜２を形成する。
なお、図中で、参照番号50は、素子分離のための絶縁分
離領域を示す。
化して、イオン注入のための保護酸化膜２を形成する。
なお、図中で、参照番号50は、素子分離のための絶縁分
離領域を示す。
次に、図12Bに示すように、保護酸化膜２の上に選択
的にマスク191を形成し、それを利用してリンを加速電
圧1500keV且つドーズ量2.0×1012cm-2で注入し、深いｎ
型埋め込み層11を形成する。
的にマスク191を形成し、それを利用してリンを加速電
圧1500keV且つドーズ量2.0×1012cm-2で注入し、深いｎ
型埋め込み層11を形成する。
続いて、マスク191を除去した後に、図12Cに示すよう
な新たなマスク192を保護酸化膜２の上に選択的に形成
し、リンを加速電圧850keV且つドーズ量1.0×1013cm-2
で注入し、リトログレードなｎ型ウェル５を形成する。
さらに、同じマスク192を使用して、パンチスルースト
ップ層を形成するためのリンを、加速電圧400keV且つド
ーズ量3.0×1012cm-2で注入し、またしきい値電圧制御
のための不純物拡散層６を形成するためのBF2を、加速
電圧70keV且つドーズ量3.0×1012cm-2で注入する。これ
によって、埋め込み型チャネルが形成される。或いは、
表面型チャネルを形成する場合には、しきい値電圧制御
のための不純物拡散層６は、リンを加速電圧40keV且つ
ドーズ量3.0×1012cm-2で注入することによって形成す
る。
な新たなマスク192を保護酸化膜２の上に選択的に形成
し、リンを加速電圧850keV且つドーズ量1.0×1013cm-2
で注入し、リトログレードなｎ型ウェル５を形成する。
さらに、同じマスク192を使用して、パンチスルースト
ップ層を形成するためのリンを、加速電圧400keV且つド
ーズ量3.0×1012cm-2で注入し、またしきい値電圧制御
のための不純物拡散層６を形成するためのBF2を、加速
電圧70keV且つドーズ量3.0×1012cm-2で注入する。これ
によって、埋め込み型チャネルが形成される。或いは、
表面型チャネルを形成する場合には、しきい値電圧制御
のための不純物拡散層６は、リンを加速電圧40keV且つ
ドーズ量3.0×1012cm-2で注入することによって形成す
る。
次に、マスク192を除去し、図12Dに示すように、新た
なマスク193を保護酸化膜２の上に選択的に形成する。
マスク193は、マスク192によって覆われていなかった箇
所を覆うように、パターニングされている。そして、ボ
ロンを加速電圧400keV且つドーズ量1.0×1013cm-2で注
入し、リトログレードなｐ型ウェル3a及び3bを形成す
る。さらに、同じマスク193を使用して、チャネルスト
ップ層を形成するためのボロンを、加速電圧160keV且つ
ドーズ量6.0×1012cm-2で注入し、またしきい値電圧制
御のための不純物拡散層4a及び4bを形成するためのボロ
ンを、加速電圧30keV且つドーズ量2.7×1012cm-2で注入
する。
なマスク193を保護酸化膜２の上に選択的に形成する。
マスク193は、マスク192によって覆われていなかった箇
所を覆うように、パターニングされている。そして、ボ
ロンを加速電圧400keV且つドーズ量1.0×1013cm-2で注
入し、リトログレードなｐ型ウェル3a及び3bを形成す
る。さらに、同じマスク193を使用して、チャネルスト
ップ層を形成するためのボロンを、加速電圧160keV且つ
ドーズ量6.0×1012cm-2で注入し、またしきい値電圧制
御のための不純物拡散層4a及び4bを形成するためのボロ
ンを、加速電圧30keV且つドーズ量2.7×1012cm-2で注入
する。
次に、マスク193を除去し、図12Eに示すように、新た
なマスク194を保護酸化膜２の上に選択的に形成する。
マスク194は、ｎ型ウェル５及び深いｎ型埋め込み層11
が形成されている領域を覆うように、パターニングされ
ている。そして、マスク194の開口部194aを通じて、ｐ
型ウェルの一部3aに存在しているしきい値電圧制御のた
めの不純物拡散層4aに、ボロンを加速電圧30keV且つド
ーズ量2.0×1012cm-2で追加注入する。
なマスク194を保護酸化膜２の上に選択的に形成する。
マスク194は、ｎ型ウェル５及び深いｎ型埋め込み層11
が形成されている領域を覆うように、パターニングされ
ている。そして、マスク194の開口部194aを通じて、ｐ
型ウェルの一部3aに存在しているしきい値電圧制御のた
めの不純物拡散層4aに、ボロンを加速電圧30keV且つド
ーズ量2.0×1012cm-2で追加注入する。
本実施形態の製造方法で形成されるようなトリプルウ
ェル構造を有するDRAMでは、ｐ型の導電型を有する基板
１から絶縁されてｎ型ウェル５によって囲まれたｐ型ウ
ェル3bの内部のｎ−MOSFETが、セル部に相当する。ま
た、基板１と同じ電位を有するｐ型ウェル3aの内部のｎ
−MOSFET、及びｎ型ウェル５の内部のｐ−MOSFETは、そ
れぞれセル部の周辺回路部に相当する。セル部は基板電
位を引いて動作させるので、ｐ型基板１と同電位のｐ型
ウェル3aの内部に形成されるしきい値電圧制御のための
不純物拡散層4aの濃度は、ｎ型ウェル５に囲まれて基板
１から絶縁されているｐ型ウェル3bの内部に形成される
しきい値電圧制御のための不純物拡散層4bの濃度より
も、高くする必要がある。従って、ここでは、ｐ型基板
１と同電位のｐ型ウェル3aに対して、しきい値電圧制御
のための不純物を追加して注入する。
ェル構造を有するDRAMでは、ｐ型の導電型を有する基板
１から絶縁されてｎ型ウェル５によって囲まれたｐ型ウ
ェル3bの内部のｎ−MOSFETが、セル部に相当する。ま
た、基板１と同じ電位を有するｐ型ウェル3aの内部のｎ
−MOSFET、及びｎ型ウェル５の内部のｐ−MOSFETは、そ
れぞれセル部の周辺回路部に相当する。セル部は基板電
位を引いて動作させるので、ｐ型基板１と同電位のｐ型
ウェル3aの内部に形成されるしきい値電圧制御のための
不純物拡散層4aの濃度は、ｎ型ウェル５に囲まれて基板
１から絶縁されているｐ型ウェル3bの内部に形成される
しきい値電圧制御のための不純物拡散層4bの濃度より
も、高くする必要がある。従って、ここでは、ｐ型基板
１と同電位のｐ型ウェル3aに対して、しきい値電圧制御
のための不純物を追加して注入する。
一方、Logicチップなどにおいては、ｐ型基板１と同
電位のｐ型ウェル3aの内部に設けられたｎ−MOSFETを低
電圧で動作させることがあり、その場合には、上記とは
逆に、ｎ型ウェル５に囲まれて基板１から絶縁されてい
るｐ型ウェル3bの内部に形成されるしきい値電圧制御の
ための不純物拡散層4bの濃度を、ｐ型基板１と同電位の
ｐ型ウェル3aの内部に形成されるしきい値電圧制御のた
めの不純物拡散層4aの濃度よりも、高くする必要があ
る。そのためには、図12Eに示されるマスク194を、ｎ型
ウェル５によって囲まれてｐ型基板１から絶縁されてい
るｐ型ウェル3bの上に開口部194aを有するように、パタ
ーニングすればよい。
電位のｐ型ウェル3aの内部に設けられたｎ−MOSFETを低
電圧で動作させることがあり、その場合には、上記とは
逆に、ｎ型ウェル５に囲まれて基板１から絶縁されてい
るｐ型ウェル3bの内部に形成されるしきい値電圧制御の
ための不純物拡散層4bの濃度を、ｐ型基板１と同電位の
ｐ型ウェル3aの内部に形成されるしきい値電圧制御のた
めの不純物拡散層4aの濃度よりも、高くする必要があ
る。そのためには、図12Eに示されるマスク194を、ｎ型
ウェル５によって囲まれてｐ型基板１から絶縁されてい
るｐ型ウェル3bの上に開口部194aを有するように、パタ
ーニングすればよい。
次に、図12Fに示すようにマスク194を除去し、温度10
00℃で10秒間の熱処理（RTA処理）を行って、上記のイ
オン注入時に発生した格子間シリコンや空孔などの点欠
陥をを拡散させる。本実施形態のように、しきい値電圧
制御のための３種類の注入工程及び３種類のウェル層や
埋め込み層の形成工程を実施する場合であっても、しき
い値電圧制御のための注入工程後に熱処理を行うことは
可能であり、具体的には、本発明ではRTA処理を行う。
00℃で10秒間の熱処理（RTA処理）を行って、上記のイ
オン注入時に発生した格子間シリコンや空孔などの点欠
陥をを拡散させる。本実施形態のように、しきい値電圧
制御のための３種類の注入工程及び３種類のウェル層や
埋め込み層の形成工程を実施する場合であっても、しき
い値電圧制御のための注入工程後に熱処理を行うことは
可能であり、具体的には、本発明ではRTA処理を行う。
さらに、図12Gに示すように保護酸化膜２を除去した
後に、図12Hに示すように、ゲート酸化膜７を温度850℃
で30分間の熱処理によって形成する。このようなゲート
酸化膜７の形成のための熱処理を行っても、上述のRTA
処理によって点欠陥は解消しているので、点欠陥が原因
となる異常拡散が抑制され、不純物拡散層４及び６のリ
トログレードな不純物濃度分布が維持される。また、ゲ
ート酸化膜７の形成前にRTA処理を行っているので、基
板表面近傍での欠陥がなくなり、良好な膜質を有するゲ
ート酸化膜７が形成される。
後に、図12Hに示すように、ゲート酸化膜７を温度850℃
で30分間の熱処理によって形成する。このようなゲート
酸化膜７の形成のための熱処理を行っても、上述のRTA
処理によって点欠陥は解消しているので、点欠陥が原因
となる異常拡散が抑制され、不純物拡散層４及び６のリ
トログレードな不純物濃度分布が維持される。また、ゲ
ート酸化膜７の形成前にRTA処理を行っているので、基
板表面近傍での欠陥がなくなり、良好な膜質を有するゲ
ート酸化膜７が形成される。
さらに、図12Iに示すように、ゲート酸化膜７の上に
選択的にゲート電極８を形成する。次に、図12Jに示す
ようにマスク195を形成し、ゲート電極８及びマスク195
を利用して砒素を加速電圧50keV且つドーズ量2.0×1015
cm-2で注入して、ｎ−MOSFETのソース／ドレイン領域９
を形成する。さらに、マスク195を除去した後に、図12K
に示すようにマスク196を形成し、ゲート電極８及びマ
スク196を利用してBF2を加速電圧30keV且つドーズ量2.0
×1015cm-2で注入し、ｐ−MOSFETのソース／ドレイン領
域10を形成する。
選択的にゲート電極８を形成する。次に、図12Jに示す
ようにマスク195を形成し、ゲート電極８及びマスク195
を利用して砒素を加速電圧50keV且つドーズ量2.0×1015
cm-2で注入して、ｎ−MOSFETのソース／ドレイン領域９
を形成する。さらに、マスク195を除去した後に、図12K
に示すようにマスク196を形成し、ゲート電極８及びマ
スク196を利用してBF2を加速電圧30keV且つドーズ量2.0
×1015cm-2で注入し、ｐ−MOSFETのソース／ドレイン領
域10を形成する。
その後に、RTA処理（例えば、温度約1000℃で約10秒
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
以上のように、本発明の半導体装置の製造方法におい
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
第７の実施形態 図13A〜図13Kは、本発明の第７の実施形態に従った半
導体装置の製造方法における、各プロセスステップを示
す断面図である。具体的には、本実施形態では、例えば
米国特許第5,160,996号に開示されているようなマスク
越しの高エネルギーイオン注入処理を、第６の実施形態
として説明した製造プロセスに適用することによって、
使用されるマスクの数を減らしている。
導体装置の製造方法における、各プロセスステップを示
す断面図である。具体的には、本実施形態では、例えば
米国特許第5,160,996号に開示されているようなマスク
越しの高エネルギーイオン注入処理を、第６の実施形態
として説明した製造プロセスに適用することによって、
使用されるマスクの数を減らしている。
まず、図13Aに示すように、ｐ型低濃度基板１を熱酸
化して、イオン注入のための保護酸化膜２を形成する。
なお、図中で、参照番号50は、素子分離のための絶縁分
離領域を示す。
化して、イオン注入のための保護酸化膜２を形成する。
なお、図中で、参照番号50は、素子分離のための絶縁分
離領域を示す。
次に、図13Bに示すように、保護酸化膜２の上に選択
的にマスク191を形成し、それを利用してリンを加速電
圧1500keV且つドーズ量2.0×1012cm-2で注入し、深いｎ
型埋め込み層11を形成する。さらに、同じマスク191を
使用して、しきい値電圧制御のための不純物拡散層４を
形成するためのボロンを、加速電圧30keV且つドーズ量
2.7×1012cm-2で注入する。
的にマスク191を形成し、それを利用してリンを加速電
圧1500keV且つドーズ量2.0×1012cm-2で注入し、深いｎ
型埋め込み層11を形成する。さらに、同じマスク191を
使用して、しきい値電圧制御のための不純物拡散層４を
形成するためのボロンを、加速電圧30keV且つドーズ量
2.7×1012cm-2で注入する。
その後に、マスク191を除去し、図13Cに示すように、
新たなマスク192を保護酸化膜２の上に選択的に形成す
る。そして、リンを加速電圧850keV且つドーズ量1.0×1
013cm-2で注入し、ｎ型ウェル５を形成する。さらに、
同じマスク192を使用して、パンチスルーストップ層を
形成するためのリンを、加速電圧400keV且つドーズ量3.
0×1012cm-2で注入し、またしきい値電圧制御のための
不純物拡散層６を形成するためのBF2を、加速電圧70keV
且つドーズ量3.0×1012cm-2で注入する。これによっ
て、埋め込み型チャネルが形成される。或いは、表面型
チャネルを形成する場合には、しきい値電圧制御のため
の不純物拡散層６は、リンを加速電圧40keV且つドーズ
量3.0×1012cm-2で注入することによって形成する。
新たなマスク192を保護酸化膜２の上に選択的に形成す
る。そして、リンを加速電圧850keV且つドーズ量1.0×1
013cm-2で注入し、ｎ型ウェル５を形成する。さらに、
同じマスク192を使用して、パンチスルーストップ層を
形成するためのリンを、加速電圧400keV且つドーズ量3.
0×1012cm-2で注入し、またしきい値電圧制御のための
不純物拡散層６を形成するためのBF2を、加速電圧70keV
且つドーズ量3.0×1012cm-2で注入する。これによっ
て、埋め込み型チャネルが形成される。或いは、表面型
チャネルを形成する場合には、しきい値電圧制御のため
の不純物拡散層６は、リンを加速電圧40keV且つドーズ
量3.0×1012cm-2で注入することによって形成する。
次に、同じマスク192を使用して、図13Dに示すよう
に、ボロンを加速電圧400keV且つドーズ量1.0×1013cm
-2で注入し、リトログレードなｐ型ウェル３及び深いｐ
型埋め込み層130を形成する。このとき、マスク192によ
って覆われていない領域では、高エネルギーイオン注入
によって、基板深部に不純物濃度のピークを有する深い
ｐ型埋め込み層130が形成される。一方、マスク192によ
って覆われている領域では、イオンがマスク192によっ
て減速された上で注入されるので、ｐ型ウェル３が、よ
り浅い位置に形成される。
に、ボロンを加速電圧400keV且つドーズ量1.0×1013cm
-2で注入し、リトログレードなｐ型ウェル３及び深いｐ
型埋め込み層130を形成する。このとき、マスク192によ
って覆われていない領域では、高エネルギーイオン注入
によって、基板深部に不純物濃度のピークを有する深い
ｐ型埋め込み層130が形成される。一方、マスク192によ
って覆われている領域では、イオンがマスク192によっ
て減速された上で注入されるので、ｐ型ウェル３が、よ
り浅い位置に形成される。
さらに、同じマスク192を使用して、チャネルストッ
プ層を形成するためのボロンを、加速電圧160keV且つド
ーズ量6.0×1012cm-2で注入する。
プ層を形成するためのボロンを、加速電圧160keV且つド
ーズ量6.0×1012cm-2で注入する。
次に、マスク192を除去し、図13Eに示すように、新た
なマスク194を保護酸化膜２の上に選択的に形成する。
マスク194は、ｎ型ウェル５及び深いｎ型埋め込み層11
が形成されている領域を覆うように、パターニングされ
ている。そして、しきい値電圧制御のための不純物拡散
層４を形成するためのボロンを、加速電圧30keV且つド
ーズ量2.7×1012cm-2で注入する。
なマスク194を保護酸化膜２の上に選択的に形成する。
マスク194は、ｎ型ウェル５及び深いｎ型埋め込み層11
が形成されている領域を覆うように、パターニングされ
ている。そして、しきい値電圧制御のための不純物拡散
層４を形成するためのボロンを、加速電圧30keV且つド
ーズ量2.7×1012cm-2で注入する。
次に、図13Fに示すようにマスク194を除去し、温度10
00℃で10秒間の熱処理（RTA処理）を行って、上記のイ
オン注入時に発生した格子間シリコンや空孔などの点欠
陥を拡散させる。さらに、図13Gに示すように保護酸化
膜２を除去した後に、図13Hに示すように、ゲート酸化
膜７を温度850℃で30分間の熱処理によって形成する。
このようなゲート酸化膜７の形成のための熱処理を行っ
ても、上述のRTA処理によって点欠陥は解消しているの
で、点欠陥が原因となる異常拡散が抑制され、不純物拡
散層４及び６のリトログレードな不純物濃度分布が維持
される。また、ゲート酸化膜７の形成前にRTA処理を行
っているので、基板表面近傍での欠陥がなくなり、良好
な膜質を有するゲート酸化膜７が形成される。
00℃で10秒間の熱処理（RTA処理）を行って、上記のイ
オン注入時に発生した格子間シリコンや空孔などの点欠
陥を拡散させる。さらに、図13Gに示すように保護酸化
膜２を除去した後に、図13Hに示すように、ゲート酸化
膜７を温度850℃で30分間の熱処理によって形成する。
このようなゲート酸化膜７の形成のための熱処理を行っ
ても、上述のRTA処理によって点欠陥は解消しているの
で、点欠陥が原因となる異常拡散が抑制され、不純物拡
散層４及び６のリトログレードな不純物濃度分布が維持
される。また、ゲート酸化膜７の形成前にRTA処理を行
っているので、基板表面近傍での欠陥がなくなり、良好
な膜質を有するゲート酸化膜７が形成される。
さらに、図13Iに示すように、ゲート酸化膜７の上に
選択的にゲート電極８を形成する。次に、図13Jに示す
ようにマスク195を形成し、ゲート電極８及びマスク195
を利用して砒素を加速電圧50keV且つドーズ量2.0×1015
cm-2で注入して、ｎ−MOSFETのソース／ドレイン領域９
を形成する。さらに、マスク195を除去した後に、図13K
に示すようにマスク196を形成し、ゲート電極８及びマ
スク196を利用してBF2を加速電圧30keV且つドーズ量2.0
×1015cm-2で注入し、ｐ−MOSFETのソース／ドレイン領
域10を形成する。
選択的にゲート電極８を形成する。次に、図13Jに示す
ようにマスク195を形成し、ゲート電極８及びマスク195
を利用して砒素を加速電圧50keV且つドーズ量2.0×1015
cm-2で注入して、ｎ−MOSFETのソース／ドレイン領域９
を形成する。さらに、マスク195を除去した後に、図13K
に示すようにマスク196を形成し、ゲート電極８及びマ
スク196を利用してBF2を加速電圧30keV且つドーズ量2.0
×1015cm-2で注入し、ｐ−MOSFETのソース／ドレイン領
域10を形成する。
その後に、RTA処理（例えば、温度約1000℃で約10秒
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
間）によって、ソース／ドレイン領域における点欠陥を
解消し、ソース／ドレイン領域を活性化する。ここで実
施される熱処理もRTA熱処理であり、拡散によるソース
／ドレイン領域の拡大が抑制できるので、形成されるMO
SFETの微細化を達成することができる。
以上のように、本発明の半導体装置の製造方法におい
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
ては、埋め込みチャネル型ｐ−MOSFETを形成するために
は、しきい値電圧制御のための不純物拡散層６をBF2の
注入によって形成し、表面チャネル型ｐ−MOSFETを形成
するためには、しきい値電圧制御のための不純物拡散層
６をリンの注入によって形成する。一方、ｎ−MOSFET
は、ボロンの注入により表面チャネル型となる。
以上に説明した本発明の半導体装置の製造方法によれ
ば、ウェル形成のための注入工程及びしきい値電圧制御
のための注入工程のそれぞれを、同一のマスクを使用し
て実施することができる。そして、上記目的のための２
つの注入工程に続いて、ウェル形成時に発生した格子間
シリコンを拡散させるための熱処理（RTA処理）を行
い、さらにその後に、ゲート酸化膜の形成のための熱酸
化工程を行う。
ば、ウェル形成のための注入工程及びしきい値電圧制御
のための注入工程のそれぞれを、同一のマスクを使用し
て実施することができる。そして、上記目的のための２
つの注入工程に続いて、ウェル形成時に発生した格子間
シリコンを拡散させるための熱処理（RTA処理）を行
い、さらにその後に、ゲート酸化膜の形成のための熱酸
化工程を行う。
ここで、図14は、RTA処理を伴う本発明の製造プロセ
ス（「RTAあり」と表示）、及びRTA処理を伴わない従来
技術の製造プロセス（「RTAなし」と表示）のそれぞれ
における、ゲート酸化膜の形成工程後の深さ方向不純物
分布を模式的に示す図である。表面の近傍には、しきい
値電圧制御のための不純物拡散層に相当するピーク
（「Vt制御」と表示）が存在し、一方、基板内部には、
高エネルギーウェルに相当する他のピークが存在してい
る。
ス（「RTAあり」と表示）、及びRTA処理を伴わない従来
技術の製造プロセス（「RTAなし」と表示）のそれぞれ
における、ゲート酸化膜の形成工程後の深さ方向不純物
分布を模式的に示す図である。表面の近傍には、しきい
値電圧制御のための不純物拡散層に相当するピーク
（「Vt制御」と表示）が存在し、一方、基板内部には、
高エネルギーウェルに相当する他のピークが存在してい
る。
一般に、ゲート酸化膜の形成のための熱酸化工程によ
って、しきい値電圧制御のために注入された不純物（例
えばボロン）が拡散する。しかし、本発明に従って、ウ
ェル形成のための注入工程の後にRTA処理を行うことに
よって、図14に示されるように、ウェル内の不純物の再
分布やしきい値電圧制御のために注入された不純物の拡
散を、抑制することができる。これより、本発明によれ
ば、ウェル（或いは基板）の表面近傍における不純物濃
度の増加が、抑制される。
って、しきい値電圧制御のために注入された不純物（例
えばボロン）が拡散する。しかし、本発明に従って、ウ
ェル形成のための注入工程の後にRTA処理を行うことに
よって、図14に示されるように、ウェル内の不純物の再
分布やしきい値電圧制御のために注入された不純物の拡
散を、抑制することができる。これより、本発明によれ
ば、ウェル（或いは基板）の表面近傍における不純物濃
度の増加が、抑制される。
さらに、本発明によれば、埋め込みチャネル型MOSFET
に関しては、しきい値電圧制御用の不純物拡散領域を浅
く形成できるので、オフリーク電流やしきい値電圧のば
らつきを抑制して、高駆動力を実現することができる。
一方、表面チャネル型MOSFETに関しては、しきい値電圧
制御用の不純物がリトログレードな分布形状を保つの
で、接合容量の増加を抑制しながら短チャネル効果の発
生を抑制して、高駆動力を実現することができる。
に関しては、しきい値電圧制御用の不純物拡散領域を浅
く形成できるので、オフリーク電流やしきい値電圧のば
らつきを抑制して、高駆動力を実現することができる。
一方、表面チャネル型MOSFETに関しては、しきい値電圧
制御用の不純物がリトログレードな分布形状を保つの
で、接合容量の増加を抑制しながら短チャネル効果の発
生を抑制して、高駆動力を実現することができる。
産業上の利用の可能性 以上に説明した本発明の半導体装置の製造方法は、リ
トログレードなｎ型ウェル及びｐ型ウェルの形成、及び
しきい値電圧制御のための拡散層の形成を、同一のマス
クパターンによって行うことができるとともに、高エネ
ルギーイオン注入によって発生した格子間シリコンがト
ランジスタのしきい値電圧に影響を与えることのない、
CMOSの動作特性を得ることができる。従って、本発明の
半導体装置の製造方法は、CMOSに要求される安定且つ高
性能な動作を達成するものであって、その工業的価値は
極めて高い。
トログレードなｎ型ウェル及びｐ型ウェルの形成、及び
しきい値電圧制御のための拡散層の形成を、同一のマス
クパターンによって行うことができるとともに、高エネ
ルギーイオン注入によって発生した格子間シリコンがト
ランジスタのしきい値電圧に影響を与えることのない、
CMOSの動作特性を得ることができる。従って、本発明の
半導体装置の製造方法は、CMOSに要求される安定且つ高
性能な動作を達成するものであって、その工業的価値は
極めて高い。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 (56)参考文献 特開 平２−264464（ＪＰ，Ａ) 特開 平３−165554（ＪＰ，Ａ) 特開 平３−93264（ＪＰ，Ａ) 特開 平８−97378（ＪＰ，Ａ) 特開 平７−183393（ＪＰ，Ａ) 特開 平４−92466（ＪＰ，Ａ) Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ ｉｎｇ．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ ｓｔ（Ｃａｔ．Ｎｏ．85ＣＨ2252−５) ｐ．376−９ Ｂｅａｍ−Ｓｏｌｉｄ Ｉｎｔｅｒａ ｃｔｉｏｎｓ ｆｏｒ Ｍａｔｅｒｉａ ｌｓ Ｓｙｎｔｈｅｓｉｓ ａｎｄ Ｃ ｈａｒａｃｔｅｒｉｚａｔｉｏｎ．Ｓｙ ｍｐｏｓｉｕｍ ｐ．319−24 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 H01L 27/092 H01L 29/78 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (6)
- 【請求項１】高エネルギーイオンの注入によってウェル
或いは埋め込み層を形成する工程と、 その後に、イオン注入によってしきい値電圧制御のため
の不純物拡散層を形成する工程と、 その後に、該イオン注入によって発生した結晶欠陥の回
復のためのRTA処理を行う工程と、 該RTA処理工程の後に、ゲート酸化膜を形成する工程
と、 を包含し、 該ウェル或いは埋め込み層の形成のためのイオン注入工
程と該不純物拡散層の形成工程との間に、熱処理を実施
せず、 該RTA処理の処理条件は、該結晶欠陥の原因となる格子
間原子は拡散させるが、該不純物拡散層の不純物は拡散
させないように設定されている、半導体装置の製造方
法。 - 【請求項２】高エネルギーイオンの注入によってウェル
或いは埋め込み層を形成する工程と、 その後に、イオン注入によってしきい値電圧制御のため
の不純物拡散層を形成する工程と、 その後に、該イオン注入によって発生した結晶欠陥の回
復のためのRTA処理を行う工程と、 該RTA処理工程の後に、ゲート酸化膜を形成する工程
と、 を包含し、 該ウェル或いは埋め込み層の形成のためのイオン注入工
程と該不純物拡散層の形成工程との間に、熱処理を実施
せず、 該RTA処理は900℃〜1100℃の温度範囲で、秒単位で実施
される、半導体装置の製造方法。 - 【請求項３】形成される半導体装置が表面チャネル型電
界効果トランジスタであり、 前記しきい値電圧制御のための不純物拡散層を形成する
前記イオン注入工程で使用されるイオン種はボロンであ
り、 該イオン注入工程では、注入されたボロンの濃度プロフ
ァイルが、基板の表面近傍では低レベルに維持され、該
基板の深部においてピークを有し、且つ形成されるソー
ス／ドレイン領域と該基板との接合領域では低レベルに
維持されるように、ボロンのイオン注入処理を実施す
る、請求項１または２に記載の半導体装置の製造方法。 - 【請求項４】形成される半導体装置が埋め込みチャネル
型電界効果トランジスタであり、 前記しきい値電圧制御のための不純物拡散層を形成する
前記イオン注入工程で使用されるイオン種はボロンであ
る、請求項１または２に記載の半導体装置の製造方法。 - 【請求項５】基板の表面近傍における不純物濃度が２×
1017cm-3以下である、請求項１から４のいずれか一つに
記載の半導体装置の製造方法。 - 【請求項６】前記RTA工程の昇温レートが50℃／秒〜400
℃／秒の範囲にある、請求項１から５のいずれか一つに
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9542052A JP3031723B2 (ja) | 1996-06-24 | 1997-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16263896 | 1996-06-24 | ||
| JP8-330517 | 1996-12-11 | ||
| JP33051796 | 1996-12-11 | ||
| JP8-162638 | 1996-12-11 | ||
| PCT/JP1997/002184 WO1997050115A1 (fr) | 1996-06-24 | 1997-06-24 | Procede de fabrication de composants a semi-conducteur |
| JP9542052A JP3031723B2 (ja) | 1996-06-24 | 1997-06-24 | 半導体装置の製造方法 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33208599A Division JP3354535B2 (ja) | 1996-06-24 | 1999-11-22 | 半導体装置の製造方法 |
| JP11332086A Division JP2000133610A (ja) | 1996-06-24 | 1999-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3031723B2 true JP3031723B2 (ja) | 2000-04-10 |
Family
ID=27322032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9542052A Expired - Fee Related JP3031723B2 (ja) | 1996-06-24 | 1997-06-24 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3031723B2 (ja) |
-
1997
- 1997-06-24 JP JP9542052A patent/JP3031723B2/ja not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| Ｂｅａｍ−Ｓｏｌｉｄ Ｉｎｔｅｒａｃｔｉｏｎｓ ｆｏｒ Ｍａｔｅｒｉａｌｓ Ｓｙｎｔｈｅｓｉｓ ａｎｄ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ．Ｓｙｍｐｏｓｉｕｍ ｐ．３１９−２４ |
| Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ．Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ（Ｃａｔ．Ｎｏ．８５ＣＨ２２５２−５）ｐ．３７６−９ |
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