JP3196714B2 - トリプルウェル構造の半導体集積回路の製造方法 - Google Patents
トリプルウェル構造の半導体集積回路の製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【発明の属する技術分野】本発明は、トリプルウェル構
造の半導体集積回路の製造方法に関する。
造の半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】従来より、ＤＲＡＭやＳＲＡＭなどの半
導体集積回路では低消費電力化が強く要求されており、
その有力な手段として低電源電圧化がある。しかし、こ
の低電源電圧化は、外部から供給される外部電源電圧Ｖ
extが規格として固定されていて自由に設定できないこ
とが多いので、外部電源電圧Ｖextをそのままにしてチ
ップ内部で用いる内部電源電圧Ｖintのみを低く設定す
ることがよく行なわれている。
導体集積回路では低消費電力化が強く要求されており、
その有力な手段として低電源電圧化がある。しかし、こ
の低電源電圧化は、外部から供給される外部電源電圧Ｖ
extが規格として固定されていて自由に設定できないこ
とが多いので、外部電源電圧Ｖextをそのままにしてチ
ップ内部で用いる内部電源電圧Ｖintのみを低く設定す
ることがよく行なわれている。
【０００３】ＣＭＯＳ構成の半導体集積回路で外部電源
電圧Ｖextと内部電源電圧Ｖintの２種類の電源電圧を用
いる場合にはＮウェルが２種類必要になる。すなわち、
外部電源電圧Ｖextに設定されるＮウェルと内部電源電
圧Ｖintに設定されるＮウェルとが必要になる。これを
実現するウェル構成としては、例えば図１６に示すよう
にＰ型シリコン基板１０１を用いてその表面にＮウェル
１０３、１０５を形成するウェル構成がある。
電圧Ｖextと内部電源電圧Ｖintの２種類の電源電圧を用
いる場合にはＮウェルが２種類必要になる。すなわち、
外部電源電圧Ｖextに設定されるＮウェルと内部電源電
圧Ｖintに設定されるＮウェルとが必要になる。これを
実現するウェル構成としては、例えば図１６に示すよう
にＰ型シリコン基板１０１を用いてその表面にＮウェル
１０３、１０５を形成するウェル構成がある。
【０００４】ＤＲＡＭやＳＲＡＭなどの半導体集積回路
でこのウェル構造を採用するには問題がある。この問題
をＤＲＡＭを例に挙げて説明する。図１７はＤＲＡＭメ
モリセルの等価回路図である。この図において、メモリ
セルは一つのキャパシタ１５０と一つのＮＭＯＳ１５１
とから構成されている。ＮＭＯＳ１５１のゲートにはワ
ード線１５２が接続されており、ソース、ドレインの一
方にはビット線１５３が、他方にはメモリセルキャパシ
タ１５０が接続されている。なお、メモリセルキャパシ
タ１５０に電荷を蓄積した状態が情報を保持した状態で
ある。
でこのウェル構造を採用するには問題がある。この問題
をＤＲＡＭを例に挙げて説明する。図１７はＤＲＡＭメ
モリセルの等価回路図である。この図において、メモリ
セルは一つのキャパシタ１５０と一つのＮＭＯＳ１５１
とから構成されている。ＮＭＯＳ１５１のゲートにはワ
ード線１５２が接続されており、ソース、ドレインの一
方にはビット線１５３が、他方にはメモリセルキャパシ
タ１５０が接続されている。なお、メモリセルキャパシ
タ１５０に電荷を蓄積した状態が情報を保持した状態で
ある。
【０００５】メモリセルにアクセスする際にはワード線
１５２の電位を上げ、ＮＭＯＳ１５１をオンさせる。こ
の状態でビット線１５３を通じてメモリセルキャパシタ
１５０に情報の書き込み／読み出しを行なう。以上がメ
モリセルの動作原理である。ＤＲＡＭではこのようなメ
モリセルがアレイ状に並んでいる。これらメモリセルア
レイはＰウェル内に形成される。なお、ＤＲＡＭにはメ
モリセルアレイ部のほかに周辺回路部や入出力回路部が
設けられている。
１５２の電位を上げ、ＮＭＯＳ１５１をオンさせる。こ
の状態でビット線１５３を通じてメモリセルキャパシタ
１５０に情報の書き込み／読み出しを行なう。以上がメ
モリセルの動作原理である。ＤＲＡＭではこのようなメ
モリセルがアレイ状に並んでいる。これらメモリセルア
レイはＰウェル内に形成される。なお、ＤＲＡＭにはメ
モリセルアレイ部のほかに周辺回路部や入出力回路部が
設けられている。
【０００６】このＤＲＡＭを図１６に示すように形成し
た場合、メモリセルアレイが形成されるＰウェル１０２
を含むすべてのＰウェルが基板を通じて導通状態になる
ので、以下のような問題を引き起こす。すなわち、入出
力端子に負電位がかかった場合、入力端子に接続するＮ
＋拡散層１０８からＰウェル１０４内に電子が放出さ
れ、この電子が基板１０１を通ってメモリセル部１１３
のＰウェル１０２に到着し、このウェル内のｎ十拡散層
１１０に入り込んで、そこに接続しているメモリセルキ
ャパシタ１１１の電荷を消去してしまうことがある。
た場合、メモリセルアレイが形成されるＰウェル１０２
を含むすべてのＰウェルが基板を通じて導通状態になる
ので、以下のような問題を引き起こす。すなわち、入出
力端子に負電位がかかった場合、入力端子に接続するＮ
＋拡散層１０８からＰウェル１０４内に電子が放出さ
れ、この電子が基板１０１を通ってメモリセル部１１３
のＰウェル１０２に到着し、このウェル内のｎ十拡散層
１１０に入り込んで、そこに接続しているメモリセルキ
ャパシタ１１１の電荷を消去してしまうことがある。
【０００７】また、周辺回路部のＰウェルで発生した電
気的ノイズがメモリセル部１１３のＰウェル１０２にま
で伝播してしまい、メモリセルの情報を正しく読み出せ
ないなどの悪影響を及ぼす可能性もある。また、Ｐウェ
ルの電位をすべて共通にしなくてはならないため、ソフ
トエラー対策や、素子分離耐圧向上のためにメモリセル
部１１３のＰウェル１０２の電位を負に設定し、周辺回
路部のＰウェルについてはラッチアップ防止のために接
地電位のままにするということができない。
気的ノイズがメモリセル部１１３のＰウェル１０２にま
で伝播してしまい、メモリセルの情報を正しく読み出せ
ないなどの悪影響を及ぼす可能性もある。また、Ｐウェ
ルの電位をすべて共通にしなくてはならないため、ソフ
トエラー対策や、素子分離耐圧向上のためにメモリセル
部１１３のＰウェル１０２の電位を負に設定し、周辺回
路部のＰウェルについてはラッチアップ防止のために接
地電位のままにするということができない。
【０００８】以上の問題を解決する方法として、例えば
特開平９−５５４８３号公報に示されるトリプルウェル
構造がある。このトリプルウェル構造の従来例について
図１８を用いて説明する。この図では、Ｎ型シリコン基
板１２１上にＮウェル１２５、１２６およびＰウェル１
２２、１２３に加えて埋め込みＰ型層１２４が形成され
ている。そして、Ｎウェル１２５はＰウェル１２３と埋
め込みＰ型層１２４に囲まれており、Ｎ型シリコン基板
１２１と電気的に絶縁されている。そして、埋め込みＰ
型層１２４に囲まれているＮウェル１２５には内部電源
電圧Ｖintが印加されており、埋め込みＰ型層１２４に
囲まれていないＮウェル１２６には外部電源電圧Ｖext
が印加されている。Ｐウェル１２２、１２３について
は、基板がＮ型のため互いに電気的に絶縁されている。
特開平９−５５４８３号公報に示されるトリプルウェル
構造がある。このトリプルウェル構造の従来例について
図１８を用いて説明する。この図では、Ｎ型シリコン基
板１２１上にＮウェル１２５、１２６およびＰウェル１
２２、１２３に加えて埋め込みＰ型層１２４が形成され
ている。そして、Ｎウェル１２５はＰウェル１２３と埋
め込みＰ型層１２４に囲まれており、Ｎ型シリコン基板
１２１と電気的に絶縁されている。そして、埋め込みＰ
型層１２４に囲まれているＮウェル１２５には内部電源
電圧Ｖintが印加されており、埋め込みＰ型層１２４に
囲まれていないＮウェル１２６には外部電源電圧Ｖext
が印加されている。Ｐウェル１２２、１２３について
は、基板がＮ型のため互いに電気的に絶縁されている。
【０００９】このトリプルウェル構造では、内部電源電
圧Ｖintに設定されるＮウェル１２５と外部電源電圧Ｖe
xtに設定されるＮウェル１２６の２種類を用いることが
できるのに加えてＰウェルも互いに電気的に絶縁され
る。したがって、入出力端子に負電位がかかり、その端
子に接続するｎ＋拡散層からＰウェルに電子が放出され
てもその電子はＮ型シリコン基板１２１に吸収されるた
め、メモリセル部１１３のＰウェル１２２まで到達しな
い。そのため、入出力端子に負電位がかかることによる
メモリセルの情報が消去される恐れがない。
圧Ｖintに設定されるＮウェル１２５と外部電源電圧Ｖe
xtに設定されるＮウェル１２６の２種類を用いることが
できるのに加えてＰウェルも互いに電気的に絶縁され
る。したがって、入出力端子に負電位がかかり、その端
子に接続するｎ＋拡散層からＰウェルに電子が放出され
てもその電子はＮ型シリコン基板１２１に吸収されるた
め、メモリセル部１１３のＰウェル１２２まで到達しな
い。そのため、入出力端子に負電位がかかることによる
メモリセルの情報が消去される恐れがない。
【００１０】また、メモリセル部１１３のＰウェル１２
２がＮ型シリコン基板１２１により周辺回路部のＰウェ
ルと電気的に絶縁されているので、周辺回路部で発生し
た電気的ノイズがメモリセル部１１３にまで伝播し、メ
モリセルの情報が失われるということもない。また、メ
モリセル部１１３のＰウェル１２２はＮ型シリコン基板
１２１により周辺回路部や入出力回路部のＰウェルと電
気的に絶縁されているので、ソフトエラー対策や素子分
離耐圧向上のためにメモリセル部１１３のＰウェル電位
を負に設定し、周辺回路部や入出力回路部のＰウェルに
ついては接地電位のままにすることができる。このよう
に、トリプルウェル構造には多くのメリットがあるため
ＤＲＡＭやＳＲＡＭではトリプルウェル構造を用いるこ
とが多い。
２がＮ型シリコン基板１２１により周辺回路部のＰウェ
ルと電気的に絶縁されているので、周辺回路部で発生し
た電気的ノイズがメモリセル部１１３にまで伝播し、メ
モリセルの情報が失われるということもない。また、メ
モリセル部１１３のＰウェル１２２はＮ型シリコン基板
１２１により周辺回路部や入出力回路部のＰウェルと電
気的に絶縁されているので、ソフトエラー対策や素子分
離耐圧向上のためにメモリセル部１１３のＰウェル電位
を負に設定し、周辺回路部や入出力回路部のＰウェルに
ついては接地電位のままにすることができる。このよう
に、トリプルウェル構造には多くのメリットがあるため
ＤＲＡＭやＳＲＡＭではトリプルウェル構造を用いるこ
とが多い。
【００１１】一方、半導体集積回路には低消費電力化と
共に高速化も要求されている。高速化のためにはＭＯＳ
ＦＥＴのオン電流を大きくすることが求められる。オン
電流を大きくする方法としてゲート酸化膜の薄膜化があ
る。しかし、電源電圧を一定にしたままゲート酸化膜だ
けを薄膜化すると、ゲート酸化膜にかかる電界が強くな
りゲート酸化膜の信頼性を確保できなくなる。したがっ
て、ゲート酸化膜を薄くするためには電源電圧も下げな
ければならない。
共に高速化も要求されている。高速化のためにはＭＯＳ
ＦＥＴのオン電流を大きくすることが求められる。オン
電流を大きくする方法としてゲート酸化膜の薄膜化があ
る。しかし、電源電圧を一定にしたままゲート酸化膜だ
けを薄膜化すると、ゲート酸化膜にかかる電界が強くな
りゲート酸化膜の信頼性を確保できなくなる。したがっ
て、ゲート酸化膜を薄くするためには電源電圧も下げな
ければならない。
【００１２】ところが上述のようにチップ内部で用いる
内部電源電圧Ｖintは下がってきても外部から供給され
る外部電源電圧Ｖextは規格として決まっていて任意に
下げられないことが多い。この場合、ゲート酸化膜厚は
電圧の高い外部電源電圧Ｖextに合わせて厚く設定しな
ければならないため、内部回路については内部電源電圧
Ｖintが低くても厚いゲート酸化膜を用いることとな
り、オン電流が小さく高速化が阻害されてきた。
内部電源電圧Ｖintは下がってきても外部から供給され
る外部電源電圧Ｖextは規格として決まっていて任意に
下げられないことが多い。この場合、ゲート酸化膜厚は
電圧の高い外部電源電圧Ｖextに合わせて厚く設定しな
ければならないため、内部回路については内部電源電圧
Ｖintが低くても厚いゲート酸化膜を用いることとな
り、オン電流が小さく高速化が阻害されてきた。
【００１３】この問題を解決する方法として特開平９−
１８６２４４号公報に示される方法がある。この方法
は、１チップ内で２種類のゲート酸化膜厚を用い、外部
電源電圧Ｖextの使われる入出力回路部のＭＯＳＦＥＴ
のゲート酸化膜厚を内部電源電圧Ｖintの使われる内部
回路のＭＯＳＦＥＴのゲート酸化膜厚より厚く形成する
ことを特徴としている。これにより、入出力回路部のＭ
ＯＳＦＥＴのゲート酸化膜の信頼性を維持したまま内部
回路のＭＯＳＦＥＴのゲート酸化膜厚だけを薄く形成し
てオン電流を大きくすることができる。
１８６２４４号公報に示される方法がある。この方法
は、１チップ内で２種類のゲート酸化膜厚を用い、外部
電源電圧Ｖextの使われる入出力回路部のＭＯＳＦＥＴ
のゲート酸化膜厚を内部電源電圧Ｖintの使われる内部
回路のＭＯＳＦＥＴのゲート酸化膜厚より厚く形成する
ことを特徴としている。これにより、入出力回路部のＭ
ＯＳＦＥＴのゲート酸化膜の信頼性を維持したまま内部
回路のＭＯＳＦＥＴのゲート酸化膜厚だけを薄く形成し
てオン電流を大きくすることができる。
【００１４】この半導体集積回路の製造工程を図１９を
参照して説明する。はじめに熱酸化により全面にシリコ
ン酸化膜１４１を形成する。続いて、図１９（ａ）に示
すように、フォトリソグラフイーにより入出力回路部１
４０のみをレジストマスク１４５で覆う。続いてレジス
トマスク１４５で覆われていない領域のシリコン酸化膜
１４１を選択的にエッチング除去する。その後、レジス
トマスク１４５を除去し、再び全面を熱酸化する。する
と図１９（ｂ）に示すように内部回路を形成する領域１
４２では薄いゲート酸化膜１４４が形成され、入出力回
路部１４０では厚いゲート酸化膜１４３が形成される。
参照して説明する。はじめに熱酸化により全面にシリコ
ン酸化膜１４１を形成する。続いて、図１９（ａ）に示
すように、フォトリソグラフイーにより入出力回路部１
４０のみをレジストマスク１４５で覆う。続いてレジス
トマスク１４５で覆われていない領域のシリコン酸化膜
１４１を選択的にエッチング除去する。その後、レジス
トマスク１４５を除去し、再び全面を熱酸化する。する
と図１９（ｂ）に示すように内部回路を形成する領域１
４２では薄いゲート酸化膜１４４が形成され、入出力回
路部１４０では厚いゲート酸化膜１４３が形成される。
【００１５】
【発明が解決しようとする課題】しかしながら、この方
法では工程数が増加するという問題があった。すなわ
ち、ゲート酸化膜が単一の場合は、ゲート酸化膜の形成
のために熱酸化を１回行うだけで良いが、この方法では
ゲート酸化膜１４３の形成のために、熱酸化を行った後
にマスク工程を一回追加して酸化膜をエッチングし、再
び熱酸化をしなくてはならない。このように２種類のゲ
ート酸化膜厚構造ではマスク工程が多くなりコストが高
くなるという欠点がある。
法では工程数が増加するという問題があった。すなわ
ち、ゲート酸化膜が単一の場合は、ゲート酸化膜の形成
のために熱酸化を１回行うだけで良いが、この方法では
ゲート酸化膜１４３の形成のために、熱酸化を行った後
にマスク工程を一回追加して酸化膜をエッチングし、再
び熱酸化をしなくてはならない。このように２種類のゲ
ート酸化膜厚構造ではマスク工程が多くなりコストが高
くなるという欠点がある。
【００１６】なお、ＤＲＡＭやＳＲＡＭなどの半導体集
積回路では、外部電源電圧Ｖextが下がって内部電源電
圧Ｖintと同じになったとしても、１種類のゲート酸化
膜厚を用いたのではゲート酸化膜を内部電源電圧Ｖint
に合わせて薄くできなかった。その理由はワード線昇圧
を行うためワード線につながるゲートに内部電源電圧Ｖ
intより高い電圧がかかるからである。ワード線昇圧に
ついて、ＤＲＡＭを例に挙げて図１７を用いて説明す
る。上述のようにＤＲＡＭでは、メモリセルキャパシタ
１５０に電荷を蓄積して情報を保持する。メモリセルキ
ャパシタ１５０に高電位を書き込む際には予めビット線
１５３を内部電源電圧Ｖintにしておき、ワード線１５
２の電位を上げてＮＭＯＳ１５１をオンさせる。すると
ビット線１５３からメモリセルキャパシタ１５０に電荷
が送り込まれて、メモリセルキャパシタ１５０の電位が
高電位になる。
積回路では、外部電源電圧Ｖextが下がって内部電源電
圧Ｖintと同じになったとしても、１種類のゲート酸化
膜厚を用いたのではゲート酸化膜を内部電源電圧Ｖint
に合わせて薄くできなかった。その理由はワード線昇圧
を行うためワード線につながるゲートに内部電源電圧Ｖ
intより高い電圧がかかるからである。ワード線昇圧に
ついて、ＤＲＡＭを例に挙げて図１７を用いて説明す
る。上述のようにＤＲＡＭでは、メモリセルキャパシタ
１５０に電荷を蓄積して情報を保持する。メモリセルキ
ャパシタ１５０に高電位を書き込む際には予めビット線
１５３を内部電源電圧Ｖintにしておき、ワード線１５
２の電位を上げてＮＭＯＳ１５１をオンさせる。すると
ビット線１５３からメモリセルキャパシタ１５０に電荷
が送り込まれて、メモリセルキャパシタ１５０の電位が
高電位になる。
【００１７】ここでワード線１５２の電位を内部電源電
圧Ｖintまでしか上げない場合、メモリセルキャパシタ
１５０には内部電源電圧ＶintよりＮＭＯＳ１５１のＶt
分低い電位しか書き込まれない。そこで、ワード線１５
２の電位を内部電源電圧ＶintよりＮＭＯＳ１５１のＶt
分高くして、メモリセルキャパシタ１５０に内部電源電
圧Ｖintの電位が書き込まれるようにする。これがワー
ド線昇圧である。ワード線昇圧を行うとワード線につな
がるゲートに内部電源電圧Ｖintより高い電圧がかかる
ので、ゲート酸化膜の信頼性を確保するためにワード線
昇圧電圧に合わせてゲート酸化膜を厚く形成しなくては
ならない。
圧Ｖintまでしか上げない場合、メモリセルキャパシタ
１５０には内部電源電圧ＶintよりＮＭＯＳ１５１のＶt
分低い電位しか書き込まれない。そこで、ワード線１５
２の電位を内部電源電圧ＶintよりＮＭＯＳ１５１のＶt
分高くして、メモリセルキャパシタ１５０に内部電源電
圧Ｖintの電位が書き込まれるようにする。これがワー
ド線昇圧である。ワード線昇圧を行うとワード線につな
がるゲートに内部電源電圧Ｖintより高い電圧がかかる
ので、ゲート酸化膜の信頼性を確保するためにワード線
昇圧電圧に合わせてゲート酸化膜を厚く形成しなくては
ならない。
【００１８】そこで本発明は、工程数を増加させずに１
チップ内に２種類のゲート酸化膜厚のＭＯＳＦＥＴを形
成することができるトリプルウェル構造の半導体集積回
路の製造方法を提供することを目的としている。
チップ内に２種類のゲート酸化膜厚のＭＯＳＦＥＴを形
成することができるトリプルウェル構造の半導体集積回
路の製造方法を提供することを目的としている。
【００１９】
【課題を解決するための手段】請求項１記載の発明のト
リプルウェル構造の半導体集積回路の製造方法は、トリ
プルウェル構造の半導体集積回路の製造方法であって、
埋め込み不純物層のイオン注入マスクを同時にシリコン
酸化膜のエッチングマスクに用い、このエッチングを利
用して１チップで２種類の膜厚のゲート酸化膜を形成す
ることを特徴とする。
リプルウェル構造の半導体集積回路の製造方法は、トリ
プルウェル構造の半導体集積回路の製造方法であって、
埋め込み不純物層のイオン注入マスクを同時にシリコン
酸化膜のエッチングマスクに用い、このエッチングを利
用して１チップで２種類の膜厚のゲート酸化膜を形成す
ることを特徴とする。
【００２０】請求項２記載の発明は、トリプルウェル構
造の半導体集積回路の製造方法であって、Ｎ型半導体基
板にＮウェル、Ｐウェル、素子分離領域を形成した後、
熱酸化により全面にシリコン酸化膜を形成し、続いてシ
リコン酸化膜の必用とする領域をレジストでマスクし、
続いてＮウェル及びＰウェルの底部に飛程が来る程度の
注入エネルギーでＰ型不純物をイオン注入し、このイオ
ン注入後、レジストマスクで覆われていない領域のシリ
コン酸化膜をエッチング除去し、続いてレジストを除去
して全面をもう一度熱酸化してレジストで覆っていた領
域には厚いゲート酸化膜を形成し、覆っていなかった領
域には薄いゲート酸化膜を形成し、その後、所定の工程
に従って、半導体集積回路を構成するゲート電極、ソー
ス及びドレイン拡散層を形成することを特徴とする。
造の半導体集積回路の製造方法であって、Ｎ型半導体基
板にＮウェル、Ｐウェル、素子分離領域を形成した後、
熱酸化により全面にシリコン酸化膜を形成し、続いてシ
リコン酸化膜の必用とする領域をレジストでマスクし、
続いてＮウェル及びＰウェルの底部に飛程が来る程度の
注入エネルギーでＰ型不純物をイオン注入し、このイオ
ン注入後、レジストマスクで覆われていない領域のシリ
コン酸化膜をエッチング除去し、続いてレジストを除去
して全面をもう一度熱酸化してレジストで覆っていた領
域には厚いゲート酸化膜を形成し、覆っていなかった領
域には薄いゲート酸化膜を形成し、その後、所定の工程
に従って、半導体集積回路を構成するゲート電極、ソー
ス及びドレイン拡散層を形成することを特徴とする。
【００２１】上記レジストマスクされる領域は、外部電
源電圧(Ｖext)がゲートにかかる入出力回路部やＤＲＡ
Ｍにおいてはワード線昇圧が行われるメモリセルアレイ
部である。また、上記Ｐ型半導体のイオン注入により一
部のＮウェルは、Ｐウェルおよび埋め込みＰ型層で覆わ
れ、Ｎ型半導体基板と電気的に絶縁される。
源電圧(Ｖext)がゲートにかかる入出力回路部やＤＲＡ
Ｍにおいてはワード線昇圧が行われるメモリセルアレイ
部である。また、上記Ｐ型半導体のイオン注入により一
部のＮウェルは、Ｐウェルおよび埋め込みＰ型層で覆わ
れ、Ｎ型半導体基板と電気的に絶縁される。
【００２２】請求項５記載の発明は、トリプルウェル構
造の半導体集積回路の製造方法であって、Ｐ型半導体基
板にＮウェル、Ｐウェル、素子分離領域を形成した後、
熱酸化により全面にシリコン酸化膜を形成し、続いてシ
リコン酸化膜の必用とする領域をレジストでマスクし、
続いてＮウェル及びＰウェルの底部に飛程が来る程度の
注入エネルギーでＮ型不純物をイオン注入し、このイオ
ン注入後、レジストマスクで覆われていない領域のシリ
コン酸化膜をエッチング除去し、続いてレジストを除去
して全面をもう一度熱酸化してレジストで覆っていた領
域には厚いゲート酸化膜を形成し、覆っていなかった領
域には薄いゲート酸化膜を形成し、その後、所定の工程
に従って、半導体集積回路を構成するゲート電極、ソー
ス及びドレイン拡散層を形成することを特徴とする。
造の半導体集積回路の製造方法であって、Ｐ型半導体基
板にＮウェル、Ｐウェル、素子分離領域を形成した後、
熱酸化により全面にシリコン酸化膜を形成し、続いてシ
リコン酸化膜の必用とする領域をレジストでマスクし、
続いてＮウェル及びＰウェルの底部に飛程が来る程度の
注入エネルギーでＮ型不純物をイオン注入し、このイオ
ン注入後、レジストマスクで覆われていない領域のシリ
コン酸化膜をエッチング除去し、続いてレジストを除去
して全面をもう一度熱酸化してレジストで覆っていた領
域には厚いゲート酸化膜を形成し、覆っていなかった領
域には薄いゲート酸化膜を形成し、その後、所定の工程
に従って、半導体集積回路を構成するゲート電極、ソー
ス及びドレイン拡散層を形成することを特徴とする。
【００２３】上記レジストマスクされる領域は、ＤＲＡ
Ｍにおいてはワード線昇圧が行われるメモリセルアレイ
部である。また、上記Ｎ型不純物のイオン注入により一
部のＰウェルは、Ｎウェルおよび埋め込みＮ型層で覆わ
れ、Ｐ型半導体基板と電気的に絶縁される。
Ｍにおいてはワード線昇圧が行われるメモリセルアレイ
部である。また、上記Ｎ型不純物のイオン注入により一
部のＰウェルは、Ｎウェルおよび埋め込みＮ型層で覆わ
れ、Ｐ型半導体基板と電気的に絶縁される。
【００２４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図を参照して詳細に説明する。 （I）第１の実施の形態 図１〜図５は第１の実施の形態のトリプルウェル構造の
ＤＲＡＭの製造工程を示す断面図、図６はそのウェルの
構成を示す平面図である。図６では解りやすいようにＮ
ウェル形成領域を斜線で示している。Ｎウェルが形成さ
れない領域にはＰウェルが形成される。なお、図１〜図
５は図６のＡ−Ａ’断面である。
て図を参照して詳細に説明する。 （I）第１の実施の形態 図１〜図５は第１の実施の形態のトリプルウェル構造の
ＤＲＡＭの製造工程を示す断面図、図６はそのウェルの
構成を示す平面図である。図６では解りやすいようにＮ
ウェル形成領域を斜線で示している。Ｎウェルが形成さ
れない領域にはＰウェルが形成される。なお、図１〜図
５は図６のＡ−Ａ’断面である。
【００２５】図５に示すように、この実施の形態のＤＲ
ＡＭでは、Ｎ型シリコン基板１内にＮウェル１１、１
３、１５、Ｐウェル１０、１２、１４、１６が形成され
ており、また周辺回路部３１には埋め込みＰ型層１７が
形成されている。また、周辺回路部３１のＮウェル１３
は、Ｐウェル１２、１４及び埋め込みＰ型層１７により
Ｎ型シリコン基板１と電気的に絶縁されている。また、
ゲート酸化膜厚が２種類あり、埋め込みＰ型層１７の形
成される周辺回路部３１のゲート酸化膜厚６、７は５５
オングストロームの膜厚で、埋め込みＰ型層１７の形成
されないメモリセル部３０及び入出力回路部３２のゲー
ト酸化膜厚５、８、９は７０オングストロームの膜厚と
なっている。
ＡＭでは、Ｎ型シリコン基板１内にＮウェル１１、１
３、１５、Ｐウェル１０、１２、１４、１６が形成され
ており、また周辺回路部３１には埋め込みＰ型層１７が
形成されている。また、周辺回路部３１のＮウェル１３
は、Ｐウェル１２、１４及び埋め込みＰ型層１７により
Ｎ型シリコン基板１と電気的に絶縁されている。また、
ゲート酸化膜厚が２種類あり、埋め込みＰ型層１７の形
成される周辺回路部３１のゲート酸化膜厚６、７は５５
オングストロームの膜厚で、埋め込みＰ型層１７の形成
されないメモリセル部３０及び入出力回路部３２のゲー
ト酸化膜厚５、８、９は７０オングストロームの膜厚と
なっている。
【００２６】次に、この実施の形態のＤＲＡＭの製造工
程について説明する。はじめに、図１に示すように、Ｎ
型シリコン基板１の表面にトレンチ分離法により素子分
離２を形成する。続いて、通常のレジストマスクとフォ
トリソグラフイーの技術を用いてＮウェル形成領域１
１、１３、１５にリンイオンを注入エネルギー７００ｋ
ｅＶ、注入量２×１０１３ｃｍ−２でイオン注入してＮ
ウェルを形成し、さらにＰウェル形成領域１０、１２、
１４、１６にボロンイオンを注入エネルギー３００ｋｅ
Ｖ、注入量２×１０13ｃｍ-2でイオン注入し、Ｐウェル
を形成する。
程について説明する。はじめに、図１に示すように、Ｎ
型シリコン基板１の表面にトレンチ分離法により素子分
離２を形成する。続いて、通常のレジストマスクとフォ
トリソグラフイーの技術を用いてＮウェル形成領域１
１、１３、１５にリンイオンを注入エネルギー７００ｋ
ｅＶ、注入量２×１０１３ｃｍ−２でイオン注入してＮ
ウェルを形成し、さらにＰウェル形成領域１０、１２、
１４、１６にボロンイオンを注入エネルギー３００ｋｅ
Ｖ、注入量２×１０13ｃｍ-2でイオン注入し、Ｐウェル
を形成する。
【００２７】ＮウェルとＰウェルの形成後、熱酸化を行
い、Ｎ型シリコン基板１の表面に４０オングストローム
のシリコン酸化膜３３を形成する。続いて、図２に示す
ように、フォトリソグラフイーの技術によりメモリセル
部３０及び入出力回路部３２をレジストマスク３４で覆
う。なお、このレジストマスク３４で覆われる領域は、
図６の点線３４で示す領域である。メモリセル部３０及
び入出力回路部３２をレジストマスク３４で覆った後、
ボロンイオンを注入エネルギー１ＭｅＶ、注入量１×１
０13ｃｍ-2でイオン注入する。このイオン注入により、
レジストマスク３４で覆われていない領域の基板内部に
埋め込みＰ型層１７が形成される。 埋め込みＰ型層１
７の形成後、図３に示すように、レジストマスク３４で
覆われていない領域のシリコン酸化膜３３をバッファー
ドフツ酸によりエッチング除去する。その後、レジスト
マスク３４を除去する。
い、Ｎ型シリコン基板１の表面に４０オングストローム
のシリコン酸化膜３３を形成する。続いて、図２に示す
ように、フォトリソグラフイーの技術によりメモリセル
部３０及び入出力回路部３２をレジストマスク３４で覆
う。なお、このレジストマスク３４で覆われる領域は、
図６の点線３４で示す領域である。メモリセル部３０及
び入出力回路部３２をレジストマスク３４で覆った後、
ボロンイオンを注入エネルギー１ＭｅＶ、注入量１×１
０13ｃｍ-2でイオン注入する。このイオン注入により、
レジストマスク３４で覆われていない領域の基板内部に
埋め込みＰ型層１７が形成される。 埋め込みＰ型層１
７の形成後、図３に示すように、レジストマスク３４で
覆われていない領域のシリコン酸化膜３３をバッファー
ドフツ酸によりエッチング除去する。その後、レジスト
マスク３４を除去する。
【００２８】レジストマスク３４を除去した後、再び熱
酸化を行い、図４に示すように、シリコン表面が露出し
ている領域に膜厚５５オングストロームのゲート酸化膜
３５を形成する。この時、予め表面にシリコン酸化膜３
３を形成した領域では、もともと４０オングストローム
のシリコン酸化膜があり、その上にさらに酸化するの
で、合計膜厚７０オングストロームのゲート酸化膜３６
を形成することになる。ゲート酸化膜３５、３６の形成
後、全面にリンイオンを１×１０20ｃｍ-2程度含んだポ
リシリコン３７を堆積する。なお、ポリシリコンの代わ
りにポリシリコンと金属シリサイド、例えばタングステ
ンシリサイドの積層膜を用いてもよい。
酸化を行い、図４に示すように、シリコン表面が露出し
ている領域に膜厚５５オングストロームのゲート酸化膜
３５を形成する。この時、予め表面にシリコン酸化膜３
３を形成した領域では、もともと４０オングストローム
のシリコン酸化膜があり、その上にさらに酸化するの
で、合計膜厚７０オングストロームのゲート酸化膜３６
を形成することになる。ゲート酸化膜３５、３６の形成
後、全面にリンイオンを１×１０20ｃｍ-2程度含んだポ
リシリコン３７を堆積する。なお、ポリシリコンの代わ
りにポリシリコンと金属シリサイド、例えばタングステ
ンシリサイドの積層膜を用いてもよい。
【００２９】ポリシリコン３７の堆積後、図５に示すよ
うに、フォトリソグラフイーとドライエッチングにより
ポリシリコン３７をパターニングしてゲート電極２５、
２６、２７、２８、２９を形成し、通常のＤＲＭの製造
方法に従いイオン注入によりＮ型シリコン基板１の表面
にソース、ドレイン及びウェルコンタクトとなるｎ＋拡
散層及びｐ＋拡散層を形成する。また、メモリセル部３
０ではメモリセルキャパシタ３を形成する。以上のよう
にして、この第１の実施の形態によるＤＲＡＭが製造さ
れる。
うに、フォトリソグラフイーとドライエッチングにより
ポリシリコン３７をパターニングしてゲート電極２５、
２６、２７、２８、２９を形成し、通常のＤＲＭの製造
方法に従いイオン注入によりＮ型シリコン基板１の表面
にソース、ドレイン及びウェルコンタクトとなるｎ＋拡
散層及びｐ＋拡散層を形成する。また、メモリセル部３
０ではメモリセルキャパシタ３を形成する。以上のよう
にして、この第１の実施の形態によるＤＲＡＭが製造さ
れる。
【００３０】この第１の実施の形態によるＤＲＡＭはト
リプルウェル構造にしているので、従来と同じトリプル
ウェル構造による利点を持っている。すなわち、図５に
示すように、本実施の形態のＤＲＡＭでは、周辺回路部
３１のＮウェル１３は、Ｐウェル１２、１４と埋込みＰ
型層１７に覆われており、入出力回路部３２のＮウェル
１５と電気的に絶縁されている。このため、周辺回路部
３１のＮウェル１３のＶintと入出力回路部３２のＮウ
ェル１５の外部電源電圧Ｖextを別々にできる。本実施
の形態ではＶint＝２Ｖ、Ｖext＝３．５Ｖとしている。
リプルウェル構造にしているので、従来と同じトリプル
ウェル構造による利点を持っている。すなわち、図５に
示すように、本実施の形態のＤＲＡＭでは、周辺回路部
３１のＮウェル１３は、Ｐウェル１２、１４と埋込みＰ
型層１７に覆われており、入出力回路部３２のＮウェル
１５と電気的に絶縁されている。このため、周辺回路部
３１のＮウェル１３のＶintと入出力回路部３２のＮウ
ェル１５の外部電源電圧Ｖextを別々にできる。本実施
の形態ではＶint＝２Ｖ、Ｖext＝３．５Ｖとしている。
【００３１】また、この第１の実施の形態によるＤＲＡ
ＭはＮ型シリコン基板１を用いているため、周辺回路部
３１のＰウェル１４、入出力回路部３２のＰウェル１６
とメモリセル部３０のＰウェル１０はすべて電気的に絶
縁される。これにより、入出力回路部３２のＰウェル１
６内のｎ十拡散層に負電位がかかってＰウェル１６内に
電子が放出されてもＮ型シリコン基板１に吸収されてし
まい、メモリセル部３０には影響を及ばさない。また、
周辺回路部３１と入出力回路部３２の電気ノイズがメモ
リセル部３０のＰウェル１０に伝わることもない。さら
にメモリセル部３０のＰウェル１０の電位Ｖbbを−１
Ｖ、周辺回路部３１のＰウェル１４、入出力回路部３２
のＰウェル１６の電位をＧＮＤにすることができる。
ＭはＮ型シリコン基板１を用いているため、周辺回路部
３１のＰウェル１４、入出力回路部３２のＰウェル１６
とメモリセル部３０のＰウェル１０はすべて電気的に絶
縁される。これにより、入出力回路部３２のＰウェル１
６内のｎ十拡散層に負電位がかかってＰウェル１６内に
電子が放出されてもＮ型シリコン基板１に吸収されてし
まい、メモリセル部３０には影響を及ばさない。また、
周辺回路部３１と入出力回路部３２の電気ノイズがメモ
リセル部３０のＰウェル１０に伝わることもない。さら
にメモリセル部３０のＰウェル１０の電位Ｖbbを−１
Ｖ、周辺回路部３１のＰウェル１４、入出力回路部３２
のＰウェル１６の電位をＧＮＤにすることができる。
【００３２】また、この第１の実施の形態によるＤＲＡ
Ｍは２種類のゲート酸化膜厚構造となっている。内部電
源電圧Ｖintを２Ｖ、外部電源電圧Ｖextとワード線昇圧
電圧を３．５Ｖを想定している。ゲートに外部電源電圧
Ｖextまたはワード線昇圧電圧のかかるメモリセル部３
０や入出力回路部３２のゲート酸化膜５、８、９の膜厚
は７０オングストロームと周辺回路部３１のゲート酸化
膜６、７の膜厚５５オングストロームより厚くなってい
る。膜厚７０オングストロームのゲート酸化膜に３．５
Ｖの電圧がかかるとゲート酸化膜電界は５ＭｅＶ／ｃｍ
になるが、この電界強度では信頼性が確保される。一
方、周辺回路部３１のゲート酸化膜６、７の膜厚は５５
オングストロームと薄くなっているので、周辺回路部３
１のＭＯＳＦＥＴのオン電流が増加する。
Ｍは２種類のゲート酸化膜厚構造となっている。内部電
源電圧Ｖintを２Ｖ、外部電源電圧Ｖextとワード線昇圧
電圧を３．５Ｖを想定している。ゲートに外部電源電圧
Ｖextまたはワード線昇圧電圧のかかるメモリセル部３
０や入出力回路部３２のゲート酸化膜５、８、９の膜厚
は７０オングストロームと周辺回路部３１のゲート酸化
膜６、７の膜厚５５オングストロームより厚くなってい
る。膜厚７０オングストロームのゲート酸化膜に３．５
Ｖの電圧がかかるとゲート酸化膜電界は５ＭｅＶ／ｃｍ
になるが、この電界強度では信頼性が確保される。一
方、周辺回路部３１のゲート酸化膜６、７の膜厚は５５
オングストロームと薄くなっているので、周辺回路部３
１のＭＯＳＦＥＴのオン電流が増加する。
【００３３】ＭＯＳＦＥＴのドレイン電流の理論式であ
るグラジュアルチャネル近似によると、オン電流はゲー
ト酸化膜厚の逆数に比例する。このためゲート酸化膜厚
を１種類しか用いず、周辺回路部３１にもメモリセル部
３０や入出力回路部３２と同じ膜厚７０オングストロー
ムのゲート酸化膜厚を用いた場合と比べて、５５オング
ストロームのゲート酸化膜厚を用いた本実施の形態では
周辺回路のＭＯＳＦＥＴのオン電流が２７％増加するこ
とになる。この結果、周辺回路部３１の動作速度が速く
なる。なお、周辺回路部３１の内部電源電圧Ｖintは２
Ｖであるので、膜厚５５オングストロームではゲート酸
化膜の信頼性を十分確保できる。
るグラジュアルチャネル近似によると、オン電流はゲー
ト酸化膜厚の逆数に比例する。このためゲート酸化膜厚
を１種類しか用いず、周辺回路部３１にもメモリセル部
３０や入出力回路部３２と同じ膜厚７０オングストロー
ムのゲート酸化膜厚を用いた場合と比べて、５５オング
ストロームのゲート酸化膜厚を用いた本実施の形態では
周辺回路のＭＯＳＦＥＴのオン電流が２７％増加するこ
とになる。この結果、周辺回路部３１の動作速度が速く
なる。なお、周辺回路部３１の内部電源電圧Ｖintは２
Ｖであるので、膜厚５５オングストロームではゲート酸
化膜の信頼性を十分確保できる。
【００３４】以上のように、第１の実施の形態によるト
リプルウェル構造のＤＲＡＭは、２種類のゲート酸化膜
厚を用いているが、それを従来のトリプルウェル構造の
ＤＲＡＭからマスク工程の追加なしで実現している。そ
れはトリプルウェル形成のためのイオン注入マスクを２
種類のゲート酸化膜を形成するためのシリコン酸化膜３
３のエッチングに用いるレジストマスクと兼ねているか
らである。この結果、低消費電力化と高速化を低コスト
で達成することができる。
リプルウェル構造のＤＲＡＭは、２種類のゲート酸化膜
厚を用いているが、それを従来のトリプルウェル構造の
ＤＲＡＭからマスク工程の追加なしで実現している。そ
れはトリプルウェル形成のためのイオン注入マスクを２
種類のゲート酸化膜を形成するためのシリコン酸化膜３
３のエッチングに用いるレジストマスクと兼ねているか
らである。この結果、低消費電力化と高速化を低コスト
で達成することができる。
【００３５】（II）第２の実施の形態 次に、第２の実施の形態について述べる。第２の実施の
形態はワード線昇圧を行う高抵抗負荷型ＳＲＡＭに適用
したものである。はじめにワード線昇圧を行う高抵抗負
荷型ＳＲＡＭについて説明する。図７は高抵抗負荷型Ｓ
ＲＡＭのメモリセルの回路図である。ドライバトランジ
スタＴｒ１と高抵抗負荷Ｒ１からなるインバータと、ド
ライバトランジスタＴｒ２と高抵抗負荷Ｒ２からなるイ
ンバータが互いの入力が相手の出力となるように組み合
わされており、２つのノードＰ、Ｑの一方が高電位、他
方が低電位となることによって情報が保持される。この
情報にアクセスするためにアクセストランジスタＴｒ
３、Ｔｒ４がノードＰ、Ｑに接続されている。ワード線
の電位を高くすることによって、これらアクセストラン
ジスタがオンし、ノードＰ、Ｑの電位がビット線Ｒ、Ｓ
に読み出されたり、逆にヒット線Ｒ、Ｓの電位がノード
Ｐ、Ｑに書き込まれたりする。
形態はワード線昇圧を行う高抵抗負荷型ＳＲＡＭに適用
したものである。はじめにワード線昇圧を行う高抵抗負
荷型ＳＲＡＭについて説明する。図７は高抵抗負荷型Ｓ
ＲＡＭのメモリセルの回路図である。ドライバトランジ
スタＴｒ１と高抵抗負荷Ｒ１からなるインバータと、ド
ライバトランジスタＴｒ２と高抵抗負荷Ｒ２からなるイ
ンバータが互いの入力が相手の出力となるように組み合
わされており、２つのノードＰ、Ｑの一方が高電位、他
方が低電位となることによって情報が保持される。この
情報にアクセスするためにアクセストランジスタＴｒ
３、Ｔｒ４がノードＰ、Ｑに接続されている。ワード線
の電位を高くすることによって、これらアクセストラン
ジスタがオンし、ノードＰ、Ｑの電位がビット線Ｒ、Ｓ
に読み出されたり、逆にヒット線Ｒ、Ｓの電位がノード
Ｐ、Ｑに書き込まれたりする。
【００３６】ここで、ノードＰに高電位を書き込む場合
は次のようになる。はじめにビット線Ｒを内部電源電圧
Ｖint、ビット線Ｓを接地電位にしておき、ワード線電
位Ｖwlを上げる。すると、アクセストランジスタＴｒ
３、Ｔｒ４がオンし、ノードＰに高電位、ノードＱに低
電位が書き込まれる。ところが、ワード線Ｖwlを内部電
源電圧Ｖintまでしか上げない場合、ノードＰには内部
電源電圧ＶintよりアクセストランジスタＴｒ３の閾値
電圧Ｖt分低い電位しか書き込まれない。十分長い時間
の後には高抵抗Ｒ１を流れる電流によりノードＰの電位
はさらに高くなる。しかしそれには長い時間がかかるの
で、書き込み直後はその効果は期待できない。
は次のようになる。はじめにビット線Ｒを内部電源電圧
Ｖint、ビット線Ｓを接地電位にしておき、ワード線電
位Ｖwlを上げる。すると、アクセストランジスタＴｒ
３、Ｔｒ４がオンし、ノードＰに高電位、ノードＱに低
電位が書き込まれる。ところが、ワード線Ｖwlを内部電
源電圧Ｖintまでしか上げない場合、ノードＰには内部
電源電圧ＶintよりアクセストランジスタＴｒ３の閾値
電圧Ｖt分低い電位しか書き込まれない。十分長い時間
の後には高抵抗Ｒ１を流れる電流によりノードＰの電位
はさらに高くなる。しかしそれには長い時間がかかるの
で、書き込み直後はその効果は期待できない。
【００３７】ノードに書き込まれる電位が低いとメモリ
セルの状態が不安定になりやすい。特に内部電源電圧Ｖ
intが低い場合には顕著である。これを防止する方法と
してワード線昇圧がある。すなわち、ワード線にかける
電圧Ｖwlを内部電源電圧Ｖintより高くして、ノードの
電位が内部電源電圧Ｖintまで上がるようにするのであ
る。この方法を用いればノードに内部電源電圧Ｖintが
書き込まれるので、メモリセルの状態が安定になる。こ
のように高抵抗負荷型ＳＲＡＭを低電圧で安定に動作さ
せるにはワード線昇圧を用いる必要がある。
セルの状態が不安定になりやすい。特に内部電源電圧Ｖ
intが低い場合には顕著である。これを防止する方法と
してワード線昇圧がある。すなわち、ワード線にかける
電圧Ｖwlを内部電源電圧Ｖintより高くして、ノードの
電位が内部電源電圧Ｖintまで上がるようにするのであ
る。この方法を用いればノードに内部電源電圧Ｖintが
書き込まれるので、メモリセルの状態が安定になる。こ
のように高抵抗負荷型ＳＲＡＭを低電圧で安定に動作さ
せるにはワード線昇圧を用いる必要がある。
【００３８】ここで、高抵抗負荷型ＳＲＡＭのメモリセ
ル構造について説明する（Ｓｙｍｐ．Ｏｎ ＶＬＳＩ
Ｔｅｃｈ．Ｄｉｇ．，Ｐ．１４５の図１（ａ）参照）。
図８はメモリセルの平面図である。この図では、理解し
やすいようにゲート電極層を斜線で示した。上述のよう
にメモリセル内には４つのトランジスタが含まれてお
り、そのうち２つのアクセストランジスタＴｒ３、Ｔｒ
４のゲートはワード線が兼ねている。ワード線昇圧を行
うＳＲＡＭではワード線に内部電源電圧Ｖintより高い
電圧がかかるので、２つのアクセストランジスタＴｒ
３、Ｔｒ４のゲートに内部電源電圧Ｖintより高い電圧
がかかる。一方、２つのドライバトランジスタＴｒ１、
Ｔｒ２のゲートには内部電源電圧Ｖintまでしかかから
ない。したがって、高抵抗負荷型ＳＲＡＭメモリセルに
おいては、信頼性確保のためにゲート酸化膜を厚くしな
くてはいけないのはメモリセル内の４つのトランジスタ
のうち、２つのアクセストランジスタについてだけであ
る。
ル構造について説明する（Ｓｙｍｐ．Ｏｎ ＶＬＳＩ
Ｔｅｃｈ．Ｄｉｇ．，Ｐ．１４５の図１（ａ）参照）。
図８はメモリセルの平面図である。この図では、理解し
やすいようにゲート電極層を斜線で示した。上述のよう
にメモリセル内には４つのトランジスタが含まれてお
り、そのうち２つのアクセストランジスタＴｒ３、Ｔｒ
４のゲートはワード線が兼ねている。ワード線昇圧を行
うＳＲＡＭではワード線に内部電源電圧Ｖintより高い
電圧がかかるので、２つのアクセストランジスタＴｒ
３、Ｔｒ４のゲートに内部電源電圧Ｖintより高い電圧
がかかる。一方、２つのドライバトランジスタＴｒ１、
Ｔｒ２のゲートには内部電源電圧Ｖintまでしかかから
ない。したがって、高抵抗負荷型ＳＲＡＭメモリセルに
おいては、信頼性確保のためにゲート酸化膜を厚くしな
くてはいけないのはメモリセル内の４つのトランジスタ
のうち、２つのアクセストランジスタについてだけであ
る。
【００３９】以下、第２の実施の形態による高抵抗負荷
型ＳＲＡＭの製造工程を図９を参照して説明する。図９
（ａ）〜（ｃ）は図８のＢ−Ｂ’断面での製造工程を示
す図である。なお、第２の実施の形態が上述した第１の
実施の形態と異なるのはメモリセル部だけであるので、
周辺回路部や入出力回路部については省略する。
型ＳＲＡＭの製造工程を図９を参照して説明する。図９
（ａ）〜（ｃ）は図８のＢ−Ｂ’断面での製造工程を示
す図である。なお、第２の実施の形態が上述した第１の
実施の形態と異なるのはメモリセル部だけであるので、
周辺回路部や入出力回路部については省略する。
【００４０】はじめに、図９（ａ）に示すように、第１
の実施の形態と同様にＮ型半導体基板１上にトレンチ素
子分離２、Ｎウェル、Ｐウェル５２を形成し、全面を熱
酸化して４０オングストロームのシリコン酸化膜３３を
形成する。続いてアクセストランジスタのゲート形成領
域（図８の点線４５で囲まれた領域）をレジスト３４で
マスクする。この時、第１の実施の形態と同様に入出力
回路部もレジスト３４でマスクされる。そして、ボロン
イオンを注入エネルギー１ＭｅＶ、注入量１×１０13ｃ
ｍ-2でイオン注入して、基板内部に埋め込みＰ型層１７
を形成する。なお、この埋め込みＰ型層１７は周辺回路
部ではＮウェルを覆うように形成されるが、セル部では
Ｐウェルの一部となるだけである。
の実施の形態と同様にＮ型半導体基板１上にトレンチ素
子分離２、Ｎウェル、Ｐウェル５２を形成し、全面を熱
酸化して４０オングストロームのシリコン酸化膜３３を
形成する。続いてアクセストランジスタのゲート形成領
域（図８の点線４５で囲まれた領域）をレジスト３４で
マスクする。この時、第１の実施の形態と同様に入出力
回路部もレジスト３４でマスクされる。そして、ボロン
イオンを注入エネルギー１ＭｅＶ、注入量１×１０13ｃ
ｍ-2でイオン注入して、基板内部に埋め込みＰ型層１７
を形成する。なお、この埋め込みＰ型層１７は周辺回路
部ではＮウェルを覆うように形成されるが、セル部では
Ｐウェルの一部となるだけである。
【００４１】続いて、レジストでマスクされていない領
域のシリコン酸化膜３３をエッチング除去する。その
後、レジストを除去し、図９（ｂ）に示すように全面を
５５オングストローム再度熱酸化して第１の実施の形態
と同様に２種類の膜厚のゲート酸化膜３５、３６を形成
する。ゲート酸化膜３５は５５オングストロームであ
り、ゲート酸化膜３６は７０オングストロームである。
そして、全面にゲートポリシリコンを堆積する。その
後、ゲートをパターニングし、通常の工程を経て図９
（ｃ）のようになる。本実施の形態ではトリプルウェル
構造の高抵抗負荷型ＳＲＡＭにおいて、第１の実施の形
態と同様マスク工程の追加なしで２種類のゲート酸化膜
厚構造が形成される。
域のシリコン酸化膜３３をエッチング除去する。その
後、レジストを除去し、図９（ｂ）に示すように全面を
５５オングストローム再度熱酸化して第１の実施の形態
と同様に２種類の膜厚のゲート酸化膜３５、３６を形成
する。ゲート酸化膜３５は５５オングストロームであ
り、ゲート酸化膜３６は７０オングストロームである。
そして、全面にゲートポリシリコンを堆積する。その
後、ゲートをパターニングし、通常の工程を経て図９
（ｃ）のようになる。本実施の形態ではトリプルウェル
構造の高抵抗負荷型ＳＲＡＭにおいて、第１の実施の形
態と同様マスク工程の追加なしで２種類のゲート酸化膜
厚構造が形成される。
【００４２】（IＩI）第３の実施の形態 次に、第３の実施の形態について述べる。第３の実施の
形態はシリコン基板としてＰ型シリコン基板を用いたＤ
ＲＡＭに関するものである。図１５は第３の実施の形態
によるウェル構造を表す平面図、図１０〜図１４は図１
５のＣ−Ｃ’断面を用いて示した本実施の形態による半
導体集積回路の製造工程を示す断面図である。以下、第
３の実施の形態によるＤＲＡＭの製造工程について述べ
る。
形態はシリコン基板としてＰ型シリコン基板を用いたＤ
ＲＡＭに関するものである。図１５は第３の実施の形態
によるウェル構造を表す平面図、図１０〜図１４は図１
５のＣ−Ｃ’断面を用いて示した本実施の形態による半
導体集積回路の製造工程を示す断面図である。以下、第
３の実施の形態によるＤＲＡＭの製造工程について述べ
る。
【００４３】はじめに、図１０に示すように、Ｐ型シリ
コン基板６０の表面にトレンチ素子分離２、Ｎウェル１
３、６３、１５、Ｐウェル１０、１４、６４、１６を形
成する。続いて、熱酸化により４０オングストロームの
シリコン酸化膜３３を形成する。その後、図１１に示す
ように、図１５の埋め込みＮ型層マスク領域３４にレジ
ストマスクを形成し、それをマスクにリンイオンを注入
エネルギー１．５ＭｅＶ、注入量１×１０13ｃｍ-2でイ
オン注入して埋め込みＮ型層６１、６２を形成する。
コン基板６０の表面にトレンチ素子分離２、Ｎウェル１
３、６３、１５、Ｐウェル１０、１４、６４、１６を形
成する。続いて、熱酸化により４０オングストロームの
シリコン酸化膜３３を形成する。その後、図１１に示す
ように、図１５の埋め込みＮ型層マスク領域３４にレジ
ストマスクを形成し、それをマスクにリンイオンを注入
エネルギー１．５ＭｅＶ、注入量１×１０13ｃｍ-2でイ
オン注入して埋め込みＮ型層６１、６２を形成する。
【００４４】続いて、図１２に示すように、レジスト３
４でマスクされていない領域のシリコン酸化膜３３をエ
ッチング除去する。そしてレジストマスク３４を除去す
る。その後、図１３に示すように、新たに５５オングス
トロームの熱酸化を行う。この熱酸化によりシリコン酸
化膜３３の除去されていた領域では５５オングストロー
ムのゲート酸化膜３５が、除去されていなかった領域で
は７０オングストロームのゲート酸化膜３６が形成され
る。その後、ポリシリコン３７を堆積する。
４でマスクされていない領域のシリコン酸化膜３３をエ
ッチング除去する。そしてレジストマスク３４を除去す
る。その後、図１３に示すように、新たに５５オングス
トロームの熱酸化を行う。この熱酸化によりシリコン酸
化膜３３の除去されていた領域では５５オングストロー
ムのゲート酸化膜３５が、除去されていなかった領域で
は７０オングストロームのゲート酸化膜３６が形成され
る。その後、ポリシリコン３７を堆積する。
【００４５】ポリシリコン３７を堆積した後、図１４に
示すように、第１の実施の形態と同様にゲート電極をパ
ターニングしてｎ＋拡散層及びｐ＋拡散層を形成し、メ
モリセルキャパシタ３を形成する。以上のようにして第
３の実施の形態によるＤＲＡＭが形成される。この第３
の実施の形態の効果について述べる。はじめに、図１４
を用いてトリプルウェルであることによる効果について
述べる。本実施の形態においては、メモリセル部３０の
Ｐウェル１０と入出力回路部３２や周辺回路部３１のＰ
ウェル１４、１６はＮウェル１３、６３、１５及び埋め
込みＮ型層６１、６２により電気的に絶縁されている。
示すように、第１の実施の形態と同様にゲート電極をパ
ターニングしてｎ＋拡散層及びｐ＋拡散層を形成し、メ
モリセルキャパシタ３を形成する。以上のようにして第
３の実施の形態によるＤＲＡＭが形成される。この第３
の実施の形態の効果について述べる。はじめに、図１４
を用いてトリプルウェルであることによる効果について
述べる。本実施の形態においては、メモリセル部３０の
Ｐウェル１０と入出力回路部３２や周辺回路部３１のＰ
ウェル１４、１６はＮウェル１３、６３、１５及び埋め
込みＮ型層６１、６２により電気的に絶縁されている。
【００４６】このため、入出力回路部３２のＰウエル１
６内のｎ＋拡散層に負電位がかかってＰウェル１６内に
電子が放出されても取り囲むＮウェル１５及び埋め込み
Ｎ型層６２に吸収されてしまい、メモリセル部３０には
影響を及ぼさない。また、周辺回路部３１と入出力回路
部３２の電気ノイズがメモリセル部３０のＰウェル１０
に伝わりメモリセルの情報が破壊されてしまう恐れがな
い。さらにメモリセル部３０のＰウェル１０の電位Ｖｂ
ｂを−１Ｖ、周辺回路部３１のＰウェル１４、入出力回
路部３２のＰウェル１６の電位をＧＮＤにすることがで
きる。
６内のｎ＋拡散層に負電位がかかってＰウェル１６内に
電子が放出されても取り囲むＮウェル１５及び埋め込み
Ｎ型層６２に吸収されてしまい、メモリセル部３０には
影響を及ぼさない。また、周辺回路部３１と入出力回路
部３２の電気ノイズがメモリセル部３０のＰウェル１０
に伝わりメモリセルの情報が破壊されてしまう恐れがな
い。さらにメモリセル部３０のＰウェル１０の電位Ｖｂ
ｂを−１Ｖ、周辺回路部３１のＰウェル１４、入出力回
路部３２のＰウェル１６の電位をＧＮＤにすることがで
きる。
【００４７】次に、２種類のゲート酸化膜厚を用いるこ
との効果について述べる。第３の実施の形態ではＶint
＝２Ｖ、ワード線昇圧電圧＝３．５Ｖを想定している。
ここで、メモリセル部３０のゲートにはワード線昇圧電
圧の３．５Ｖがかかるが、ゲート酸化膜厚は７０オング
ストロームなのでゲート酸化膜電界は５ＭｅＶ／ｃｍ2
となり、ゲート酸化膜の信頼性は確保される。一方、Ｖ
int＝２Ｖがゲートにかかる周辺回路部３１ではゲート
酸化膜の膜厚が５５オングストロームとメモリセル部３
０より薄くなっており、その分オン電流が大きくなる。
ゲート酸化膜を１種類しか用いず、チップ内すべてのゲ
ート酸化膜厚を７０オングストロームとした場合と比べ
ると、第１の実施の形態の場合と同様に周辺回路部３１
のオン電流は２７％増加し、その分動作速度が向上す
る。
との効果について述べる。第３の実施の形態ではＶint
＝２Ｖ、ワード線昇圧電圧＝３．５Ｖを想定している。
ここで、メモリセル部３０のゲートにはワード線昇圧電
圧の３．５Ｖがかかるが、ゲート酸化膜厚は７０オング
ストロームなのでゲート酸化膜電界は５ＭｅＶ／ｃｍ2
となり、ゲート酸化膜の信頼性は確保される。一方、Ｖ
int＝２Ｖがゲートにかかる周辺回路部３１ではゲート
酸化膜の膜厚が５５オングストロームとメモリセル部３
０より薄くなっており、その分オン電流が大きくなる。
ゲート酸化膜を１種類しか用いず、チップ内すべてのゲ
ート酸化膜厚を７０オングストロームとした場合と比べ
ると、第１の実施の形態の場合と同様に周辺回路部３１
のオン電流は２７％増加し、その分動作速度が向上す
る。
【００４８】以上のことに加え、第３の実施の形態では
Ｐ型シリコン基板６０を用いている。一般にＰ型シリコ
ン基板はＮ型シリコン基板よりも単価が安い。したがっ
て、第３の実施の形態ではＮ型シリコン基板を用いた第
１の実施の形態よりもさらに低コスト化が図れる。この
ように第３の実施の形態では、低コストで低消費電力か
つ高速なトリプルウェル構造のＤＲＡＭを製造できる。
Ｐ型シリコン基板６０を用いている。一般にＰ型シリコ
ン基板はＮ型シリコン基板よりも単価が安い。したがっ
て、第３の実施の形態ではＮ型シリコン基板を用いた第
１の実施の形態よりもさらに低コスト化が図れる。この
ように第３の実施の形態では、低コストで低消費電力か
つ高速なトリプルウェル構造のＤＲＡＭを製造できる。
【００４９】
【発明の効果】本発明の方法によれば、トリプルウェル
構造の半導体集積回路において、工程数を増加させずに
１チップ内に２種類のゲート酸化膜厚のＭＯＳＦＥＴを
形成することができるので、低コストで低消費電力かつ
高速なトリプルウェル構造のＤＲＡＭの製造が可能にな
る。
構造の半導体集積回路において、工程数を増加させずに
１チップ内に２種類のゲート酸化膜厚のＭＯＳＦＥＴを
形成することができるので、低コストで低消費電力かつ
高速なトリプルウェル構造のＤＲＡＭの製造が可能にな
る。
【図１】 第１の実施の形態のＤＲＡＭの製造工程を示
す図である。
す図である。
【図２】 第１の実施の形態のＤＲＡＭの製造工程を示
す図である。
す図である。
【図３】 第１の実施の形態のＤＲＡＭの製造工程を示
す図である。
す図である。
【図４】 第１の実施の形態のＤＲＡＭの製造工程を示
す図である。
す図である。
【図５】 第１の実施の形態のＤＲＡＭの製造工程を示
す図である。
す図である。
【図６】 第１の実施の形態のＤＲＡＭのウェル構造を
表す平面図である。
表す平面図である。
【図７】 第２の実施の形態の高抵抗負荷型ＳＲＡＭの
メモリセルの回路図である。
メモリセルの回路図である。
【図８】 第２の実施の形態の高抵抗負荷型ＳＲＡＭの
メモリセルの平面図である。
メモリセルの平面図である。
【図９】 第２の実施の形態の高抵抗負荷型ＳＲＡＭの
製造工程を示す図である。
製造工程を示す図である。
【図１０】 第３の実施の形態のＤＲＡＭの製造工程を
示す図である。
示す図である。
【図１１】 第３の実施の形態のＤＲＡＭの製造工程を
示す図である。
示す図である。
【図１２】 第３の実施の形態のＤＲＡＭの製造工程を
示す図である。
示す図である。
【図１３】 第３の実施の形態のＤＲＡＭの製造工程を
示す図である。
示す図である。
【図１４】 第３の実施の形態のＤＲＡＭの製造工程を
示す図である。
示す図である。
【図１５】 第３の実施の形態のＤＲＡＭのウェル構造
を表す平面図である。
を表す平面図である。
【図１６】 従来のＤＲＡＭの等価回路図である。
【図１７】 従来のＤＲＡＭメモリセルを示す図であ
る。
る。
【図１８】 従来のトリプルウェル構造を示す図であ
る。
る。
【図１９】 従来の半導体集積回路の製造工程を示す図
である。
である。
１ Ｎ型シリコン基板（Ｎ型半導体基板） ２ トレンチ分離 ３ メモリキャパシタ ５、６、７、８、９ ゲート酸化膜 １０、１２、１４、１６ Ｐウェル １１、１３、１５ Ｎウェル １７ 埋め込みＰ型層 ２５、２６、２７、２８、２９ ゲート電極 ３０ メモリセル部 ３１ 周辺回路部 ３２ 入出力回路部 ３３ シリコン酸化膜 ３４ レジストマスク ３５、３６ ゲート酸化膜 ３７ ポリシリコン ６０ Ｐ型シリコン基板（Ｐ型半導体基板） ６１、６２ 埋め込みＮ型層 ６３ Ｎウェル ６４ Ｐウェル ６５、６６ ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/11 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/088 H01L 21/8234 H01L 27/108 H01L 27/11 H01L 21/8242 H01L 21/8244
Claims (7)
- 【請求項１】 トリプルウェル構造の半導体集積回路の
製造方法であって、 埋め込み不純物層のイオン注入マスクを同時にシリコン
酸化膜のエッチングマスクに用い、このエッチングを利
用して１チップで２種類の膜厚のゲート酸化膜を形成す
ることを特徴とするトリプルウェル構造の半導体集積回
路の製造方法。 - 【請求項２】 トリプルウェル構造の半導体集積回路の
製造方法であって、 Ｎ型半導体基板にＮウェル、Ｐウェル、素子分離領域を
形成した後、熱酸化により全面にシリコン酸化膜を形成
し、続いてシリコン酸化膜の必用とする領域をレジスト
でマスクし、続いてＮウェル及びＰウェルの底部に飛程
が来る程度の注入エネルギーでＰ型不純物をイオン注入
し、このイオン注入後、レジストマスクで覆われていな
い領域のシリコン酸化膜をエッチング除去し、続いてレ
ジストを除去して全面をもう一度熱酸化してレジストで
覆っていた領域には厚いゲート酸化膜を形成し、覆って
いなかった領域には薄いゲート酸化膜を形成し、その
後、所定の工程に従って、半導体集積回路を構成するゲ
ート電極、ソース及びドレイン拡散層を形成することを
特徴とするトリプルウェル構造の半導体集積回路の製造
方法。 - 【請求項３】 前記レジストでマスクされる領域は外部
電源電圧(Ｖext)がゲートにかかる入出力回路部やＤＲ
ＡＭにおいてはワード線昇圧が行われるメモリセルアレ
イ部であることを特徴とする請求項２記載のトリプルウ
ェル構造の半導体集積回路の製造方法。 - 【請求項４】 前記Ｐ型半導体のイオン注入により一部
のＮウェルはＰウェルおよび埋め込みＰ型層で覆われ、
Ｎ型半導体基板と電気的に絶縁されることを特徴とする
請求項２又は３のいずれかに記載のトリプルウェル構造
の半導体集積回路の製造方法。 - 【請求項５】 トリプルウェル構造の半導体集積回路の
製造方法であって、Ｐ型半導体基板にＮウェル、Ｐウェ
ル、素子分離領域を形成した後、熱酸化により全面にシ
リコン酸化膜を形成し、続いてシリコン酸化膜の必用と
する領域をレジストでマスクし、続いてＮウェル及びＰ
ウェルの底部に飛程が来る程度の注入エネルギーでＮ型
不純物をイオン注入し、このイオン注入後、レジストマ
スクで覆われていない領域のシリコン酸化膜をエッチン
グ除去し、続いてレジストを除去して全面をもう一度熱
酸化してレジストで覆っていた領域には厚いゲート酸化
膜を形成し、覆っていなかった領域には薄いゲート酸化
膜を形成し、その後、所定の工程に従って、半導体集積
回路を構成するゲート電極、ソース及びドレイン拡散層
を形成することを特徴とするトリプルウェル構造の半導
体集積回路の製造方法。 - 【請求項６】 前記レジストマスクされる領域はＤＲＡ
Ｍにおいてはワード線昇圧が行われるメモリセルアレイ
部であることを特徴とする請求項５記載のトリプルウェ
ル構造の半導体集積回路の製造方法。 - 【請求項７】 前記Ｎ型不純物のイオン注入により一部
のＰウェルはＮウェルおよび埋め込みＮ型層で覆われ、
Ｐ型半導体基板と電気的に絶縁されることを特徴とする
請求項５又は６のいずれかに記載のトリプルウェル構造
の半導体集積回路の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05391298A JP3196714B2 (ja) | 1998-03-05 | 1998-03-05 | トリプルウェル構造の半導体集積回路の製造方法 |
| CN99102810A CN1228611A (zh) | 1998-03-05 | 1999-03-05 | 三重阱结构的半导体集成电路的制造方法 |
| US09/262,849 US6531363B2 (en) | 1998-03-05 | 1999-03-05 | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| KR1019990007307A KR100289921B1 (ko) | 1998-03-05 | 1999-03-05 | 트리플웰 구조의 반도체 집적회로의 제조방법 |
| TW088103472A TW448558B (en) | 1998-03-05 | 1999-03-05 | Manufacturing method of semiconductor integrated circuit having triple-well structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05391298A JP3196714B2 (ja) | 1998-03-05 | 1998-03-05 | トリプルウェル構造の半導体集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11251449A JPH11251449A (ja) | 1999-09-17 |
| JP3196714B2 true JP3196714B2 (ja) | 2001-08-06 |
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| JP05391298A Expired - Fee Related JP3196714B2 (ja) | 1998-03-05 | 1998-03-05 | トリプルウェル構造の半導体集積回路の製造方法 |
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|---|---|
| US (1) | US6531363B2 (ja) |
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| KR (1) | KR100289921B1 (ja) |
| CN (1) | CN1228611A (ja) |
| TW (1) | TW448558B (ja) |
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| KR101993996B1 (ko) | 2017-11-22 | 2019-06-27 | 서호찬 | 입술 세척솔을 구비한 칫솔 |
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