JPH09186244A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09186244A JPH09186244A JP9008647A JP864797A JPH09186244A JP H09186244 A JPH09186244 A JP H09186244A JP 9008647 A JP9008647 A JP 9008647A JP 864797 A JP864797 A JP 864797A JP H09186244 A JPH09186244 A JP H09186244A
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- gate insulating
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】高集積化によって微細化されてもホットキャリ
ア効果やゲート酸化膜の耐圧劣化を確実に低減でき、信
頼性を向上できる半導体装置を提供することを目的とし
ている。 【解決手段】ＭＯＳ ＦＥＴのゲート酸化膜をＬＳＩの
内部で２種類以上用いており、外部から供給される電源
電圧で作動される入出力回路部12におけるＭＯＳＦＥＴ
のゲート酸化膜19の膜厚を、電源電圧降下回路13で降下
した電圧で作動される内部回路14のＭＯＳ ＦＥＴのゲ
ート酸化膜18の膜厚より厚く形成したことを特徴として
いる。入出力回路部におけるＭＯＳ ＦＥＴのゲート絶
縁膜は厚いのでホットキャリア効果やゲート酸化膜の耐
圧の劣化を防止できる。電源電圧降下回路で内部回路に
供給する電圧を降下しているのでこの内部回路を構成す
るＭＯＳ ＦＥＴのゲート酸化膜厚は薄くても良く、高
集積化の妨げや性能低下はない。
ア効果やゲート酸化膜の耐圧劣化を確実に低減でき、信
頼性を向上できる半導体装置を提供することを目的とし
ている。 【解決手段】ＭＯＳ ＦＥＴのゲート酸化膜をＬＳＩの
内部で２種類以上用いており、外部から供給される電源
電圧で作動される入出力回路部12におけるＭＯＳＦＥＴ
のゲート酸化膜19の膜厚を、電源電圧降下回路13で降下
した電圧で作動される内部回路14のＭＯＳ ＦＥＴのゲ
ート酸化膜18の膜厚より厚く形成したことを特徴として
いる。入出力回路部におけるＭＯＳ ＦＥＴのゲート絶
縁膜は厚いのでホットキャリア効果やゲート酸化膜の耐
圧の劣化を防止できる。電源電圧降下回路で内部回路に
供給する電圧を降下しているのでこの内部回路を構成す
るＭＯＳ ＦＥＴのゲート酸化膜厚は薄くても良く、高
集積化の妨げや性能低下はない。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ ＦＥＴ
で構成されるＬＳＩに係わるもので、特に内部に電源電
圧降下回路を備えた半導体装置に関する。
で構成されるＬＳＩに係わるもので、特に内部に電源電
圧降下回路を備えた半導体装置に関する。
【０００２】
【従来の技術】一般に、ＭＯＳ ＦＥＴを用いて構成さ
れるＬＳＩにおいては、ＬＳＩチップ内の全てのＭＯＳ
ＦＥＴのゲート酸化膜厚は同じに設定されている。こ
れは製造プロセスが最も簡単であり、しかもＬＳＩチッ
プ内の全てのＭＯＳ ＦＥＴが５Ｖで動作するためであ
る。
れるＬＳＩにおいては、ＬＳＩチップ内の全てのＭＯＳ
ＦＥＴのゲート酸化膜厚は同じに設定されている。こ
れは製造プロセスが最も簡単であり、しかもＬＳＩチッ
プ内の全てのＭＯＳ ＦＥＴが５Ｖで動作するためであ
る。
【０００３】しかしながら、近年のＬＳＩの高集積化に
伴って各素子および配線の微細化が進んでおり、デザイ
ンルールが０．８μｍ以下になると上記５Ｖの動作電源
電圧ではＬＳＩの信頼性を保つのが困難になってきてい
る。これは、電源電圧を一定のままで素子を縮小すると
電界が高くなることによる。この結果、ホットキャリア
効果やゲート酸化膜の耐圧劣化等の問題をもたらす。
伴って各素子および配線の微細化が進んでおり、デザイ
ンルールが０．８μｍ以下になると上記５Ｖの動作電源
電圧ではＬＳＩの信頼性を保つのが困難になってきてい
る。これは、電源電圧を一定のままで素子を縮小すると
電界が高くなることによる。この結果、ホットキャリア
効果やゲート酸化膜の耐圧劣化等の問題をもたらす。
【０００４】この対策として、ＭＯＳ ＦＥＴをＬＤＤ
構造にしてホットキャリアに対して耐性を持たせる事は
できるものの、これにも限界があり、ゲート酸化膜の耐
圧劣化に関しては決定的な手段がない。
構造にしてホットキャリアに対して耐性を持たせる事は
できるものの、これにも限界があり、ゲート酸化膜の耐
圧劣化に関しては決定的な手段がない。
【０００５】以上のような事情から、ＬＳＩの内部電源
電圧を下げる方法が提案されている。これは外部からは
５Ｖの電源電圧を供給し、この電源電圧をチップ内に形
成した電源電圧降下回路で３．３Ｖ程度に降下させ、内
部回路をこの降下させた電圧で作動せしめるものであ
る。しかしながら、このような構成でも入出力部には５
Ｖで動作する回路が存在し、この回路におけるホットキ
ャリア効果やゲート酸化膜の耐圧劣化は避けられない。
電圧を下げる方法が提案されている。これは外部からは
５Ｖの電源電圧を供給し、この電源電圧をチップ内に形
成した電源電圧降下回路で３．３Ｖ程度に降下させ、内
部回路をこの降下させた電圧で作動せしめるものであ
る。しかしながら、このような構成でも入出力部には５
Ｖで動作する回路が存在し、この回路におけるホットキ
ャリア効果やゲート酸化膜の耐圧劣化は避けられない。
【０００６】
【発明が解決しようとする課題】上述したように従来の
半導体装置では、高集積化に伴ってホットキャリア効果
やゲート酸化膜の耐圧劣化等が発生し、ＬＳＩの信頼性
が低下する欠点がある。このような欠点を除去するため
にＭＯＳ ＦＥＴをＬＤＤ構造にすることが考えられて
いるがこれにも限界があり、且つゲート酸化膜の耐圧劣
化を防止することはできない。そこで、ＬＳＩの内部電
圧を下げる方法が提案されているが、このような構成で
も入出力部の回路におけるホットキャリア効果やゲート
酸化膜の耐圧劣化は避けられない。
半導体装置では、高集積化に伴ってホットキャリア効果
やゲート酸化膜の耐圧劣化等が発生し、ＬＳＩの信頼性
が低下する欠点がある。このような欠点を除去するため
にＭＯＳ ＦＥＴをＬＤＤ構造にすることが考えられて
いるがこれにも限界があり、且つゲート酸化膜の耐圧劣
化を防止することはできない。そこで、ＬＳＩの内部電
圧を下げる方法が提案されているが、このような構成で
も入出力部の回路におけるホットキャリア効果やゲート
酸化膜の耐圧劣化は避けられない。
【０００７】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、高集積化によっ
て微細化されてもホットキャリア効果やゲート酸化膜の
耐圧劣化を確実に低減でき、信頼性を向上できる半導体
装置を提供することである。
れたもので、その目的とするところは、高集積化によっ
て微細化されてもホットキャリア効果やゲート酸化膜の
耐圧劣化を確実に低減でき、信頼性を向上できる半導体
装置を提供することである。
【０００８】
【課題を解決するための手段】この発明の請求項１に記
載した半導体装置は、ゲートに第１の駆動電圧が印加さ
れる第１のＭＯＳ ＦＥＴと、ゲートに前記第１の駆動
電圧よりも低い第２の駆動電圧が印加される第２のＭＯ
Ｓ ＦＥＴとを備え、前記第１のＭＯＳ ＦＥＴのゲー
ト絶縁膜は、前記第２のＭＯＳ ＦＥＴのゲート絶縁膜
よりも厚いことを特徴としている。
載した半導体装置は、ゲートに第１の駆動電圧が印加さ
れる第１のＭＯＳ ＦＥＴと、ゲートに前記第１の駆動
電圧よりも低い第２の駆動電圧が印加される第２のＭＯ
Ｓ ＦＥＴとを備え、前記第１のＭＯＳ ＦＥＴのゲー
ト絶縁膜は、前記第２のＭＯＳ ＦＥＴのゲート絶縁膜
よりも厚いことを特徴としている。
【０００９】請求項２に記載したように、前記第１のＭ
ＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして前
記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界に
近付けたことを特徴とする。
ＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして前
記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界に
近付けたことを特徴とする。
【００１０】請求項３に記載したように、入出力回路が
前記第１のＭＯＳ ＦＥＴによって構成され、内部回路
が前記第２のＭＯＳ ＦＥＴによって構成されることを
特徴とする。
前記第１のＭＯＳ ＦＥＴによって構成され、内部回路
が前記第２のＭＯＳ ＦＥＴによって構成されることを
特徴とする。
【００１１】請求項４に記載したように、電源電圧降下
回路を更に備え、前記第１の駆動電圧は外部から供給さ
れる電源電圧であり、前記第２の駆動電圧は前記第１の
駆動電圧を前記電源電圧降下回路によって降下させた電
圧であることを特徴とする。
回路を更に備え、前記第１の駆動電圧は外部から供給さ
れる電源電圧であり、前記第２の駆動電圧は前記第１の
駆動電圧を前記電源電圧降下回路によって降下させた電
圧であることを特徴とする。
【００１２】請求項５に記載したように、前記第１及び
第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界は、
信頼性の保証される５ＭＶ／ｃｍ以下の電界であること
を特徴とする。
第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界は、
信頼性の保証される５ＭＶ／ｃｍ以下の電界であること
を特徴とする。
【００１３】請求項６に記載したように、前記第１及び
第２のＭＯＳ ＦＥＴのゲート絶縁膜は、ＳｉＯ2 によ
って形成されることを特徴とする。
第２のＭＯＳ ＦＥＴのゲート絶縁膜は、ＳｉＯ2 によ
って形成されることを特徴とする。
【００１４】この発明の請求項７に記載した半導体装置
は、ゲートに第１の駆動電圧が印加される第１のＭＯＳ
ＦＥＴと、ゲートに前記第１の駆動電圧よりも低い第
２の駆動電圧が印加される第２のＭＯＳ ＦＥＴとを備
え、前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁膜
はＳｉＯ2 によって形成され、前記第１のＭＯＳ ＦＥ
Ｔのゲート絶縁膜は、前記第２のゲート絶縁膜よりも厚
いことを特徴としている。
は、ゲートに第１の駆動電圧が印加される第１のＭＯＳ
ＦＥＴと、ゲートに前記第１の駆動電圧よりも低い第
２の駆動電圧が印加される第２のＭＯＳ ＦＥＴとを備
え、前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁膜
はＳｉＯ2 によって形成され、前記第１のＭＯＳ ＦＥ
Ｔのゲート絶縁膜は、前記第２のゲート絶縁膜よりも厚
いことを特徴としている。
【００１５】請求項８に記載したように、前記第１のＭ
ＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして前
記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界に
近付けたことを特徴とする。
ＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして前
記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界に
近付けたことを特徴とする。
【００１６】請求項９に記載したように、入出力回路が
前記第１のＭＯＳ ＦＥＴによって構成され、内部回路
が前記第２のＭＯＳ ＦＥＴによって構成されることを
特徴とする。
前記第１のＭＯＳ ＦＥＴによって構成され、内部回路
が前記第２のＭＯＳ ＦＥＴによって構成されることを
特徴とする。
【００１７】請求項１０に記載したように、電源電圧降
下回路を更に備え、前記第１の駆動電圧は外部から供給
される電源電圧であり、前記第２の駆動電圧は前記第１
の駆動電圧を前記電源電圧降下回路によって降下させた
電圧であることを特徴とする。
下回路を更に備え、前記第１の駆動電圧は外部から供給
される電源電圧であり、前記第２の駆動電圧は前記第１
の駆動電圧を前記電源電圧降下回路によって降下させた
電圧であることを特徴とする。
【００１８】請求項１１に記載したように、前記第１及
び第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
は、信頼性の保証される５ＭＶ／ｃｍ以下の電界である
ことを特徴とする。
び第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
は、信頼性の保証される５ＭＶ／ｃｍ以下の電界である
ことを特徴とする。
【００１９】この発明の請求項１２に記載した半導体装
置は、ゲートに第１の駆動電圧が印加される第１のＭＯ
Ｓ ＦＥＴと、ゲートに前記第１の駆動電圧よりも低い
第２の駆動電圧が印加される第２のＭＯＳ ＦＥＴとを
備え、前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁
膜はＳｉＯ2 によって形成され、前記第１のＭＯＳＦＥ
Ｔのゲート絶縁膜は、前記第２のＭＯＳ ＦＥＴのゲー
ト絶縁膜よりも厚く、且つ前記第１の駆動電圧によって
絶縁破壊が生じない耐圧に設定され、前記第２のＭＯＳ
ＦＥＴのゲート絶縁膜は、前記第２の駆動電圧によっ
て絶縁破壊が生じない耐圧に設定されることを特徴とし
ている。
置は、ゲートに第１の駆動電圧が印加される第１のＭＯ
Ｓ ＦＥＴと、ゲートに前記第１の駆動電圧よりも低い
第２の駆動電圧が印加される第２のＭＯＳ ＦＥＴとを
備え、前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁
膜はＳｉＯ2 によって形成され、前記第１のＭＯＳＦＥ
Ｔのゲート絶縁膜は、前記第２のＭＯＳ ＦＥＴのゲー
ト絶縁膜よりも厚く、且つ前記第１の駆動電圧によって
絶縁破壊が生じない耐圧に設定され、前記第２のＭＯＳ
ＦＥＴのゲート絶縁膜は、前記第２の駆動電圧によっ
て絶縁破壊が生じない耐圧に設定されることを特徴とし
ている。
【００２０】請求項１３に記載したように、前記第１の
ＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして
前記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
に近付けたことを特徴とする。
ＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして
前記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
に近付けたことを特徴とする。
【００２１】請求項１４に記載したように、入出力回路
が前記第１のＭＯＳ ＦＥＴによって構成され、内部回
路が前記第２のＭＯＳ ＦＥＴによって構成されること
を特徴とする。
が前記第１のＭＯＳ ＦＥＴによって構成され、内部回
路が前記第２のＭＯＳ ＦＥＴによって構成されること
を特徴とする。
【００２２】請求項１５に記載したように、電源電圧降
下回路を更に備え、前記第１の駆動電圧は外部から供給
される電源電圧であり、前記第２の駆動電圧は前記第１
の駆動電圧を前記電源電圧降下回路によって降下させた
電圧であることを特徴とする。
下回路を更に備え、前記第１の駆動電圧は外部から供給
される電源電圧であり、前記第２の駆動電圧は前記第１
の駆動電圧を前記電源電圧降下回路によって降下させた
電圧であることを特徴とする。
【００２３】請求項１６に記載したように、前記第１及
び第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
は、信頼性の保証される５ＭＶ／ｃｍ以下の電界である
ことを特徴とする。
び第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
は、信頼性の保証される５ＭＶ／ｃｍ以下の電界である
ことを特徴とする。
【００２４】この発明の請求項１７に記載した半導体装
置は、ゲートに第１の駆動電圧が印加される第１のＭＯ
Ｓ ＦＥＴと、ゲートに前記第１の駆動電圧よりも低い
第２の駆動電圧が印加される第２のＭＯＳ ＦＥＴとを
備え、前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁
膜はＳｉＯ2 によって形成され、前記第１のＭＯＳＦＥ
Ｔのゲート絶縁膜は、前記第２のＭＯＳ ＦＥＴのゲー
ト絶縁膜よりも厚く、且つ前記第１の駆動電圧によって
絶縁破壊が生じない耐圧に設定され、前記第２のＭＯＳ
ＦＥＴのゲート絶縁膜は、前記第２の駆動電圧によっ
て絶縁破壊が生じない耐圧に設定され、前記第１及び第
２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界が信頼
性の保証される５ＭＶ／ｃｍ以下であることを特徴とし
ている。
置は、ゲートに第１の駆動電圧が印加される第１のＭＯ
Ｓ ＦＥＴと、ゲートに前記第１の駆動電圧よりも低い
第２の駆動電圧が印加される第２のＭＯＳ ＦＥＴとを
備え、前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁
膜はＳｉＯ2 によって形成され、前記第１のＭＯＳＦＥ
Ｔのゲート絶縁膜は、前記第２のＭＯＳ ＦＥＴのゲー
ト絶縁膜よりも厚く、且つ前記第１の駆動電圧によって
絶縁破壊が生じない耐圧に設定され、前記第２のＭＯＳ
ＦＥＴのゲート絶縁膜は、前記第２の駆動電圧によっ
て絶縁破壊が生じない耐圧に設定され、前記第１及び第
２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界が信頼
性の保証される５ＭＶ／ｃｍ以下であることを特徴とし
ている。
【００２５】請求項１８に記載したように、前記第１の
ＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして
前記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
に近付けたことを特徴とする。
ＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして
前記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
に近付けたことを特徴とする。
【００２６】請求項１９に記載したように、入出力回路
が前記第１のＭＯＳ ＦＥＴによって構成され、内部回
路が前記第２のＭＯＳ ＦＥＴによって構成されること
を特徴とする。
が前記第１のＭＯＳ ＦＥＴによって構成され、内部回
路が前記第２のＭＯＳ ＦＥＴによって構成されること
を特徴とする。
【００２７】請求項２０に記載したように、電源電圧降
下回路を更に備え、前記第１の駆動電圧は外部から供給
される電源電圧であり、前記第２の駆動電圧は前記第１
の駆動電圧を前記電源電圧降下回路によって降下させた
電圧であることを特徴とする。
下回路を更に備え、前記第１の駆動電圧は外部から供給
される電源電圧であり、前記第２の駆動電圧は前記第１
の駆動電圧を前記電源電圧降下回路によって降下させた
電圧であることを特徴とする。
【００２８】この発明の請求項２１に記載した半導体装
置は、ゲートに第１の駆動電圧が印加される第１のＭＯ
Ｓ ＦＥＴと、ゲートに前記第１の駆動電圧よりも低い
第２の駆動電圧が印加される第２のＭＯＳ ＦＥＴとを
備え、前記第１のＭＯＳ ＦＥＴのゲート絶縁膜は、前
記第１の駆動電圧によって絶縁破壊が生じない耐圧に設
定され、前記第２のＭＯＳ ＦＥＴのゲート絶縁膜は、
前記第２の駆動電圧によって絶縁破壊が生じない耐圧に
設定され、且つ前記第１のＭＯＳ ＦＥＴのゲート絶縁
膜よりも耐圧が低いことを特徴としている。
置は、ゲートに第１の駆動電圧が印加される第１のＭＯ
Ｓ ＦＥＴと、ゲートに前記第１の駆動電圧よりも低い
第２の駆動電圧が印加される第２のＭＯＳ ＦＥＴとを
備え、前記第１のＭＯＳ ＦＥＴのゲート絶縁膜は、前
記第１の駆動電圧によって絶縁破壊が生じない耐圧に設
定され、前記第２のＭＯＳ ＦＥＴのゲート絶縁膜は、
前記第２の駆動電圧によって絶縁破壊が生じない耐圧に
設定され、且つ前記第１のＭＯＳ ＦＥＴのゲート絶縁
膜よりも耐圧が低いことを特徴としている。
【００２９】請求項２２に記載したように、前記第１の
ＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして
前記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
に近付けたことを特徴とする。
ＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界を低くして
前記第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
に近付けたことを特徴とする。
【００３０】請求項２３に記載したように、入出力回路
が前記第１のＭＯＳ ＦＥＴによって構成され、内部回
路が前記第２のＭＯＳ ＦＥＴによって構成されること
を特徴とする。
が前記第１のＭＯＳ ＦＥＴによって構成され、内部回
路が前記第２のＭＯＳ ＦＥＴによって構成されること
を特徴とする。
【００３１】請求項２４に記載したように、電源電圧降
下回路を更に備え、前記第１の駆動電圧は外部から供給
される電源電圧であり、前記第２の駆動電圧は前記第１
の駆動電圧を前記電源電圧降下回路によって降下させた
電圧であることを特徴とする。
下回路を更に備え、前記第１の駆動電圧は外部から供給
される電源電圧であり、前記第２の駆動電圧は前記第１
の駆動電圧を前記電源電圧降下回路によって降下させた
電圧であることを特徴とする。
【００３２】請求項２５に記載したように、前記第１及
び第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
は、信頼性の保証される５ＭＶ／ｃｍ以下の電界である
ことを特徴とする。
び第２のＭＯＳ ＦＥＴのゲート絶縁膜にかかる電界
は、信頼性の保証される５ＭＶ／ｃｍ以下の電界である
ことを特徴とする。
【００３３】請求項２６に記載したように、前記第１及
び第２のＭＯＳ ＦＥＴのゲート絶縁膜は、ＳｉＯ2 に
よって形成されることを特徴とする。
び第２のＭＯＳ ＦＥＴのゲート絶縁膜は、ＳｉＯ2 に
よって形成されることを特徴とする。
【００３４】上記のような構成によれば、入出力回路部
における第１のＭＯＳ ＦＥＴのゲート絶縁膜は厚いの
でホットキャリア効果やゲート酸化膜の耐圧の劣化を防
止でき、且つ電源電圧降下回路で内部回路に供給する電
圧を降下しているのでこの内部回路を構成する第２のＭ
ＯＳ ＦＥＴのゲート酸化膜厚は薄くても良く、高集積
化の妨げや性能低下はない。
における第１のＭＯＳ ＦＥＴのゲート絶縁膜は厚いの
でホットキャリア効果やゲート酸化膜の耐圧の劣化を防
止でき、且つ電源電圧降下回路で内部回路に供給する電
圧を降下しているのでこの内部回路を構成する第２のＭ
ＯＳ ＦＥＴのゲート酸化膜厚は薄くても良く、高集積
化の妨げや性能低下はない。
【００３５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図２は、電源電圧降下回
路を有する半導体装置の回路構成例を示している。図２
において、11はＬＳＩチップで、このチップ11内には５
Ｖの電源電圧で動作し外部とデータの授受を行なう入出
力回路部12、この入出力回路部12を介して供給される５
Ｖの電源電圧を例えば３．３Ｖに降下させる電源電圧降
下回路13、及びこの電源電圧降下回路13によって降下さ
れた電圧が供給されて作動されるセル及び周辺回路14の
３つの回路ブロックが内蔵されている。
いて図面を参照して説明する。図２は、電源電圧降下回
路を有する半導体装置の回路構成例を示している。図２
において、11はＬＳＩチップで、このチップ11内には５
Ｖの電源電圧で動作し外部とデータの授受を行なう入出
力回路部12、この入出力回路部12を介して供給される５
Ｖの電源電圧を例えば３．３Ｖに降下させる電源電圧降
下回路13、及びこの電源電圧降下回路13によって降下さ
れた電圧が供給されて作動されるセル及び周辺回路14の
３つの回路ブロックが内蔵されている。
【００３６】図１は上記図２の回路における入出力回路
部12とセル及び周辺回路14を構成するＭＯＳ ＦＥＴの
断面構成を示している。図１において、15はＰ型のシリ
コン基板、16は３．３Ｖの電圧が印加されるＮ型のウェ
ル領域、17は５Ｖの電圧が印加されるＮ型のウェル領
域、18は膜厚が１２ｎｍのゲート酸化膜、19は膜厚が２
０ｎｍのゲート酸化膜、20，20´はソース領域、21，21
´はドレイン領域、22はゲート電極、23は素子分離用酸
化膜で、図示する如く入出力回路部12を構成するＭＯＳ
ＦＥＴのゲート酸化膜19は、セル及び周辺回路14を構
成するＭＯＳ ＦＥＴのゲート酸化膜18より厚く形成さ
れている。
部12とセル及び周辺回路14を構成するＭＯＳ ＦＥＴの
断面構成を示している。図１において、15はＰ型のシリ
コン基板、16は３．３Ｖの電圧が印加されるＮ型のウェ
ル領域、17は５Ｖの電圧が印加されるＮ型のウェル領
域、18は膜厚が１２ｎｍのゲート酸化膜、19は膜厚が２
０ｎｍのゲート酸化膜、20，20´はソース領域、21，21
´はドレイン領域、22はゲート電極、23は素子分離用酸
化膜で、図示する如く入出力回路部12を構成するＭＯＳ
ＦＥＴのゲート酸化膜19は、セル及び周辺回路14を構
成するＭＯＳ ＦＥＴのゲート酸化膜18より厚く形成さ
れている。
【００３７】次に、上述した構成の半導体装置の製造方
法について図３（ａ）〜（ｄ）を参照して説明する。ま
ず、（ａ）図に示すように、通常のＣＭＯＳプロセスを
用いてＰ型のシリコン基板15にＮ型のウェル領域16，17
を形成する。次に素子分離用の酸化膜23を選択的に形成
した後、この素子分離用酸化膜23で分離された素子領域
上のシリコン基板15上にゲート酸化膜24を１２ｎｍ程度
の厚さに形成する。
法について図３（ａ）〜（ｄ）を参照して説明する。ま
ず、（ａ）図に示すように、通常のＣＭＯＳプロセスを
用いてＰ型のシリコン基板15にＮ型のウェル領域16，17
を形成する。次に素子分離用の酸化膜23を選択的に形成
した後、この素子分離用酸化膜23で分離された素子領域
上のシリコン基板15上にゲート酸化膜24を１２ｎｍ程度
の厚さに形成する。
【００３８】次に、セル及び周辺回路14を構成するＭＯ
Ｓ ＦＥＴのゲート絶縁膜24を選択的にエッチングして
除去し、シリコン基板15を露出させると（ｂ）図に示す
ようになる。
Ｓ ＦＥＴのゲート絶縁膜24を選択的にエッチングして
除去し、シリコン基板15を露出させると（ｂ）図に示す
ようになる。
【００３９】その後、再び熱酸化を行なってセル及び周
辺回路14の上記露出されたシリコン基板15上に膜厚が約
１２ｎｍのゲート酸化膜18を形成する。この際、入出力
回路部12のゲート酸化膜24は約２０ｎｍの膜厚のゲート
酸化膜19に成長し、（ｃ）図に示すようになる。
辺回路14の上記露出されたシリコン基板15上に膜厚が約
１２ｎｍのゲート酸化膜18を形成する。この際、入出力
回路部12のゲート酸化膜24は約２０ｎｍの膜厚のゲート
酸化膜19に成長し、（ｃ）図に示すようになる。
【００４０】以降は、通常のＣＭＯＳプロセスと同様で
あり、ポリシリコンゲート22を形成した後、このポリシ
リコンゲート22をマスクとしてＮ型及びＰ型を形成する
不純物のイオン注入をそれぞれ選択的に行ない、Ｎチャ
ネル型ＭＯＳ ＦＥＴのソース領域20´，ドレイン領域
21´、及びＰチャネル型ＭＯＳ ＦＥＴのソース領域2
0，ドレイン領域21をそれぞれ形成する（（ｄ）図図
示）。
あり、ポリシリコンゲート22を形成した後、このポリシ
リコンゲート22をマスクとしてＮ型及びＰ型を形成する
不純物のイオン注入をそれぞれ選択的に行ない、Ｎチャ
ネル型ＭＯＳ ＦＥＴのソース領域20´，ドレイン領域
21´、及びＰチャネル型ＭＯＳ ＦＥＴのソース領域2
0，ドレイン領域21をそれぞれ形成する（（ｄ）図図
示）。
【００４１】このような製造方法によれば、５Ｖで動作
する入出力回路部12のＭＯＳ ＦＥＴのゲート酸化膜19
を、電源電圧降下回路13で降下させた電圧で作動される
ＭＯＳ ＦＥＴのゲート酸化膜18よりも厚くできる。こ
のような構成では、入出力回路部12を構成するＭＯＳ
ＦＥＴはゲート酸化膜厚が厚いことによりホットキャリ
ア効果やゲート酸化膜の耐圧劣化を防止でき、セル及び
周辺回路14は電源電圧を低下させたことによりホットキ
ャリア効果やゲート酸化膜の耐圧劣化を防止でき、ＬＳ
Ｉチップ11を構成する回路全体のＭＯＳ ＦＥＴの信頼
性を大幅に向上できる。例えば上述した実施の形態のよ
うに、入出力回路部12を構成するＭＯＳＦＥＴのゲート
酸化膜19が２０ｎｍで５Ｖの電圧が印加される場合に
は、このＭＯＳ ＦＥＴのゲート酸化膜にかかる電界は
２．５ＭＶ／ｃｍ、セル及び周辺回路14を構成するＭＯ
Ｓ ＦＥＴのゲート酸化膜18が１２ｎｍで３．３Ｖの電
圧が印加される場合の電界は２．７５ＭＶ／ｃｍであ
り、どちらも一般に信頼性を保証できると言われている
３〜５ＭＶ／ｃｍ以下の電界であり、充分高い信頼性が
得られる。
する入出力回路部12のＭＯＳ ＦＥＴのゲート酸化膜19
を、電源電圧降下回路13で降下させた電圧で作動される
ＭＯＳ ＦＥＴのゲート酸化膜18よりも厚くできる。こ
のような構成では、入出力回路部12を構成するＭＯＳ
ＦＥＴはゲート酸化膜厚が厚いことによりホットキャリ
ア効果やゲート酸化膜の耐圧劣化を防止でき、セル及び
周辺回路14は電源電圧を低下させたことによりホットキ
ャリア効果やゲート酸化膜の耐圧劣化を防止でき、ＬＳ
Ｉチップ11を構成する回路全体のＭＯＳ ＦＥＴの信頼
性を大幅に向上できる。例えば上述した実施の形態のよ
うに、入出力回路部12を構成するＭＯＳＦＥＴのゲート
酸化膜19が２０ｎｍで５Ｖの電圧が印加される場合に
は、このＭＯＳ ＦＥＴのゲート酸化膜にかかる電界は
２．５ＭＶ／ｃｍ、セル及び周辺回路14を構成するＭＯ
Ｓ ＦＥＴのゲート酸化膜18が１２ｎｍで３．３Ｖの電
圧が印加される場合の電界は２．７５ＭＶ／ｃｍであ
り、どちらも一般に信頼性を保証できると言われている
３〜５ＭＶ／ｃｍ以下の電界であり、充分高い信頼性が
得られる。
【００４２】更に、この発明の構成では、ＬＳＩのイン
ターフェイスとして５Ｖを使用できるので、今までのＴ
ＴＬコンパチブルを崩さずに使用できるという効果も得
られる。
ターフェイスとして５Ｖを使用できるので、今までのＴ
ＴＬコンパチブルを崩さずに使用できるという効果も得
られる。
【００４３】
【発明の効果】以上説明したようにこの発明によれば、
高集積化によって微細化されてもホットキャリア効果や
ゲート酸化膜の耐圧劣化を確実に低減でき、信頼性を向
上できる半導体装置が得られる。
高集積化によって微細化されてもホットキャリア効果や
ゲート酸化膜の耐圧劣化を確実に低減でき、信頼性を向
上できる半導体装置が得られる。
【図１】この発明の実施の形態に係わる半導体装置の断
面構成を示す図。
面構成を示す図。
【図２】上記図１の装置の回路構成を示すブロック図。
【図３】上記図１に示した半導体装置の製造方法を説明
するための図。
するための図。
11…ＬＳＩチップ、12…入出力回路部、13…電源電圧降
下回路、14…セル及び周辺回路、18…セル及び周辺回路
を構成するＭＯＳ ＦＥＴのゲート酸化膜、19…入出力
回路部を構成するＭＯＳ ＦＥＴのゲート酸化膜。
下回路、14…セル及び周辺回路、18…セル及び周辺回路
を構成するＭＯＳ ＦＥＴのゲート酸化膜、19…入出力
回路部を構成するＭＯＳ ＦＥＴのゲート酸化膜。
Claims (26)
- 【請求項１】 ゲートに第１の駆動電圧が印加される第
１のＭＯＳ ＦＥＴと、 ゲートに前記第１の駆動電圧よりも低い第２の駆動電圧
が印加される第２のＭＯＳ ＦＥＴとを備え、 前記第１のＭＯＳ ＦＥＴのゲート絶縁膜は、前記第２
のＭＯＳ ＦＥＴのゲート絶縁膜よりも厚いことを特徴
とする半導体装置。 - 【請求項２】 前記第１のＭＯＳ ＦＥＴのゲート絶縁
膜にかかる電界を低くして前記第２のＭＯＳ ＦＥＴの
ゲート絶縁膜にかかる電界に近付けたことを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 入出力回路が前記第１のＭＯＳ ＦＥＴ
によって構成され、内部回路が前記第２のＭＯＳ ＦＥ
Ｔによって構成されることを特徴とする請求項１または
２に記載の半導体装置。 - 【請求項４】 電源電圧降下回路を更に備え、 前記第１の駆動電圧は外部から供給される電源電圧であ
り、前記第２の駆動電圧は前記第１の駆動電圧を前記電
源電圧降下回路によって降下させた電圧であることを特
徴とする請求項１ないし３いずれか１つの項に記載の半
導体装置。 - 【請求項５】 前記第１及び第２のＭＯＳ ＦＥＴのゲ
ート絶縁膜にかかる電界は、信頼性の保証される５ＭＶ
／ｃｍ以下の電界であることを特徴とする請求項１ない
し４いずれか１つの項に記載の半導体装置。 - 【請求項６】 前記第１及び第２のＭＯＳ ＦＥＴのゲ
ート絶縁膜は、ＳｉＯ2 によって形成されることを特徴
とする請求項１ないし５いずれか１つの項に記載の半導
体装置。 - 【請求項７】 ゲートに第１の駆動電圧が印加される第
１のＭＯＳ ＦＥＴと、 ゲートに前記第１の駆動電圧よりも低い第２の駆動電圧
が印加される第２のＭＯＳ ＦＥＴとを備え、 前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁膜はＳ
ｉＯ2 によって形成され、前記第１のＭＯＳ ＦＥＴの
ゲート絶縁膜は、前記第２のゲート絶縁膜よりも厚いこ
とを特徴とする半導体装置。 - 【請求項８】 前記第１のＭＯＳ ＦＥＴのゲート絶縁
膜にかかる電界を低くして前記第２のＭＯＳ ＦＥＴの
ゲート絶縁膜にかかる電界に近付けたことを特徴とする
請求項７に記載の半導体装置。 - 【請求項９】 入出力回路が前記第１のＭＯＳ ＦＥＴ
によって構成され、内部回路が前記第２のＭＯＳ ＦＥ
Ｔによって構成されることを特徴とする請求項７または
８に記載の半導体装置。 - 【請求項１０】 電源電圧降下回路を更に備え、 前記第１の駆動電圧は外部から供給される電源電圧であ
り、前記第２の駆動電圧は前記第１の駆動電圧を前記電
源電圧降下回路によって降下させた電圧であることを特
徴とする請求項７ないし９いずれか１つの項に記載の半
導体装置。 - 【請求項１１】 前記第１及び第２のＭＯＳ ＦＥＴの
ゲート絶縁膜にかかる電界は、信頼性の保証される５Ｍ
Ｖ／ｃｍ以下の電界であることを特徴とする請求項７な
いし１０いずれか１つの項に記載の半導体装置。 - 【請求項１２】 ゲートに第１の駆動電圧が印加される
第１のＭＯＳ ＦＥＴと、 ゲートに前記第１の駆動電圧よりも低い第２の駆動電圧
が印加される第２のＭＯＳ ＦＥＴとを備え、 前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁膜はＳ
ｉＯ2 によって形成され、 前記第１のＭＯＳ ＦＥＴのゲート絶縁膜は、前記第２
のＭＯＳ ＦＥＴのゲート絶縁膜よりも厚く、且つ前記
第１の駆動電圧によって絶縁破壊が生じない耐圧に設定
され、 前記第２のＭＯＳ ＦＥＴのゲート絶縁膜は、前記第２
の駆動電圧によって絶縁破壊が生じない耐圧に設定され
ることを特徴とする半導体装置。 - 【請求項１３】 前記第１のＭＯＳ ＦＥＴのゲート絶
縁膜にかかる電界を低くして前記第２のＭＯＳ ＦＥＴ
のゲート絶縁膜にかかる電界に近付けたことを特徴とす
る請求項１２に記載の半導体装置。 - 【請求項１４】 入出力回路が前記第１のＭＯＳ ＦＥ
Ｔによって構成され、内部回路が前記第２のＭＯＳ Ｆ
ＥＴによって構成されることを特徴とする請求項１２ま
たは１３に記載の半導体装置。 - 【請求項１５】 電源電圧降下回路を更に備え、 前記第１の駆動電圧は外部から供給される電源電圧であ
り、前記第２の駆動電圧は前記第１の駆動電圧を前記電
源電圧降下回路によって降下させた電圧であることを特
徴とする請求項１２ないし１４いずれか１つの項に記載
の半導体装置。 - 【請求項１６】 前記第１及び第２のＭＯＳ ＦＥＴの
ゲート絶縁膜にかかる電界は、信頼性の保証される５Ｍ
Ｖ／ｃｍ以下の電界であることを特徴とする請求項１２
ないし１５いずれか１つの項に記載の半導体装置。 - 【請求項１７】 ゲートに第１の駆動電圧が印加される
第１のＭＯＳ ＦＥＴと、 ゲートに前記第１の駆動電圧よりも低い第２の駆動電圧
が印加される第２のＭＯＳ ＦＥＴとを備え、 前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁膜はＳ
ｉＯ2 によって形成され、 前記第１のＭＯＳ ＦＥＴのゲート絶縁膜は、前記第２
のＭＯＳ ＦＥＴのゲート絶縁膜よりも厚く、且つ前記
第１の駆動電圧によって絶縁破壊が生じない耐圧に設定
され、 前記第２のＭＯＳ ＦＥＴのゲート絶縁膜は、前記第２
の駆動電圧によって絶縁破壊が生じない耐圧に設定さ
れ、 前記第１及び第２のＭＯＳ ＦＥＴのゲート絶縁膜にか
かる電界が信頼性の保証される５ＭＶ／ｃｍ以下である
ことを特徴とする半導体装置。 - 【請求項１８】 前記第１のＭＯＳ ＦＥＴのゲート絶
縁膜にかかる電界を低くして前記第２のＭＯＳ ＦＥＴ
のゲート絶縁膜にかかる電界に近付けたことを特徴とす
る請求項１７に記載の半導体装置。 - 【請求項１９】 入出力回路が前記第１のＭＯＳ ＦＥ
Ｔによって構成され、内部回路が前記第２のＭＯＳ Ｆ
ＥＴによって構成されることを特徴とする請求項１７ま
たは１８に記載の半導体装置。 - 【請求項２０】 電源電圧降下回路を更に備え、 前記第１の駆動電圧は外部から供給される電源電圧であ
り、前記第２の駆動電圧は前記第１の駆動電圧を前記電
源電圧降下回路によって降下させた電圧であることを特
徴とする請求項１７ないし１９いずれか１つの項に記載
の半導体装置。 - 【請求項２１】 ゲートに第１の駆動電圧が印加される
第１のＭＯＳ ＦＥＴと、 ゲートに前記第１の駆動電圧よりも低い第２の駆動電圧
が印加される第２のＭＯＳ ＦＥＴとを備え、 前記第１のＭＯＳ ＦＥＴのゲート絶縁膜は、前記第１
の駆動電圧によって絶縁破壊が生じない耐圧に設定さ
れ、 前記第２のＭＯＳ ＦＥＴのゲート絶縁膜は、前記第２
の駆動電圧によって絶縁破壊が生じない耐圧に設定さ
れ、且つ前記第１のＭＯＳ ＦＥＴのゲート絶縁膜より
も耐圧が低いことを特徴とする半導体装置。 - 【請求項２２】 前記第１のＭＯＳ ＦＥＴのゲート絶
縁膜にかかる電界を低くして前記第２のＭＯＳ ＦＥＴ
のゲート絶縁膜にかかる電界に近付けたことを特徴とす
る請求項２１に記載の半導体装置。 - 【請求項２３】 入出力回路が前記第１のＭＯＳ ＦＥ
Ｔによって構成され、内部回路が前記第２のＭＯＳ Ｆ
ＥＴによって構成されることを特徴とする請求項２１ま
たは２２に記載の半導体装置。 - 【請求項２４】 電源電圧降下回路を更に備え、 前記第１の駆動電圧は外部から供給される電源電圧であ
り、前記第２の駆動電圧は前記第１の駆動電圧を前記電
源電圧降下回路によって降下させた電圧であることを特
徴とする請求項２１ないし２３いずれか１つの項に記載
の半導体装置。 - 【請求項２５】 前記第１及び第２のＭＯＳ ＦＥＴの
ゲート絶縁膜にかかる電界は、信頼性の保証される５Ｍ
Ｖ／ｃｍ以下の電界であることを特徴とする請求項２１
ないし２４いずれか１つの項に記載の半導体装置。 - 【請求項２６】 前記第１及び第２のＭＯＳ ＦＥＴの
ゲート絶縁膜は、ＳｉＯ2 によって形成されることを特
徴とする請求項１１ないし２５いずれか１つの項に記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008647A JPH09186244A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9008647A JPH09186244A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62069117A Division JP2635577B2 (ja) | 1987-03-25 | 1987-03-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186244A true JPH09186244A (ja) | 1997-07-15 |
Family
ID=11698745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9008647A Pending JPH09186244A (ja) | 1997-01-21 | 1997-01-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09186244A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000038236A1 (en) * | 1998-12-18 | 2000-06-29 | Koninklijke Philips Electronics N.V. | Cmos high-to-low voltage buffer |
| US6531363B2 (en) | 1998-03-05 | 2003-03-11 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| JP2003115540A (ja) * | 2001-10-04 | 2003-04-18 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61160968A (ja) * | 1985-01-10 | 1986-07-21 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
| JPS61168954A (ja) * | 1985-01-22 | 1986-07-30 | Sumitomo Electric Ind Ltd | 半導体集積回路 |
-
1997
- 1997-01-21 JP JP9008647A patent/JPH09186244A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61160968A (ja) * | 1985-01-10 | 1986-07-21 | Sumitomo Electric Ind Ltd | 半導体装置及びその製造方法 |
| JPS61168954A (ja) * | 1985-01-22 | 1986-07-30 | Sumitomo Electric Ind Ltd | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531363B2 (en) | 1998-03-05 | 2003-03-11 | Nec Corporation | Method for manufacturing a semiconductor integrated circuit of triple well structure |
| WO2000038236A1 (en) * | 1998-12-18 | 2000-06-29 | Koninklijke Philips Electronics N.V. | Cmos high-to-low voltage buffer |
| JP2003115540A (ja) * | 2001-10-04 | 2003-04-18 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の製造方法 |
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