KR100512837B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

외부 기기와의 인터페이스용과 내부 회로용으로 2종류 이상의 전원을 필요로 하는 LSI에 있어서, MOSFET의 구동 능력의 저하를 필요 최소한으로 억제하는 것을 목적으로 하고 있다.
높은 전원 전압에서 동작하고 외부 기기와의 인터페이스를 행하는 회로를 구성하는 MOSFET Q4의 두꺼운 게이트 절연막(27)에는 순수한 SiO2막을 이용하고, 낮은 전원 전압에서 동작하고 내부 회로를 구성하는 MOSFET Q3의 얇은 게이트 절연막(25)에는 옥시나이트라이드막을 이용하는 것을 특징으로 한다. 외부 전압이 직접 인가되는 MOSFET의 게이트 절연막에는 순수한 SiO2막을 이용하기 때문에, 질소의 첨가에 따른 구동 능력의 저하의 문제가 발생하지 않고, 또한 내부 전원 전압이 인가되는 MOSFET의 게이트 절연막에는 옥시나이트라이드막을 이용하므로, 얇은 막 게이트 구조에서도 게이트 전극으로부터의 붕소가 빠져나가는 현상을 억제할 수 있다.

Description

반도체 장치의 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MAKING THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 1개의 칩에서 2종류의 전원 전압을 이용하는 반도체 장치에 있어서의 MOSFET의 게이트 절연막의 구조에 관한 것이다.
집적 회로의 고속화에의 요구에 수반하여 MOSFET의 게이트 전극 길이는 미세화가 급속하게 진행되고 있고, 서기 2000년경의 디바이스에서는 0.15㎛ 내지 0.1㎛ 정도의 게이트 전극 길이를 갖는 MOSFET를 이용한 집적 회로의 등장이 예상되고 있다. 이와 같이 미세한 MOSFET에 있어서는, 최적의 성능을 인출하기 위한 전원 전압이, 외부의 다른 디바이스와의 인터페이스로 결정되는 전원 전압과는 다르게 되는 경우가 많아질 것이 예상된다. 예를 들면, 외부의 디바이스와의 인터페이스로서는 2.5V가 바람직한 것에 대해, 해당하는 집적 회로를 고속으로 동작시키기 위해서는 1.8V 정도의 전원 전압을 이용하는 것이 바람직한 경우가 이에 상당한다.
MOSFET의 미세화에 관한 또 하나의 문제점으로서, 게이트 절연막의 박막화에 기인하여 발생하는 문제를 예로 들 수 있다. 즉, 게이트 전극 길이의 미세화에 대응하여, 그 게이트 절연막도 박막화해야만 되지만, 이 때, 박막 게이트 절연막에 인가되는 전계가 5MV/㎝ 이상이 되면 절연막이 파괴되기 쉬워져 신뢰성이 저하된다.
이들 이유로부터, 고속화가 요구되는 반도체 장치에 있어서는, 하나의 칩 내에 게이트 절연막 두께가 다른 MOSFET를 형성하고, 각각의 전원 전압에 대응한 게이트 절연막 두께의 MOSFET를 선택적으로 이용하는 구조가 채용되어 있다.
또한, 상기 게이트 절연막의 박막화에 대한 다른 문제로서, 미세한 게이트 길이 p채널형 MOSFET의 게이트 전극으로서, p형의 다결정 Si을 이용한 경우에, 이 다결정 Si 중에 포함되는 붕소 등의 p형 불순물이 제조 공정 중에 실시되는 여러가지 열 처리에 의해, 박막화된 게이트 절연막을 관통하여 기판 중에 확산되고, 임계치 전압의 제어성을 열화시킨다고 하는 문제가 있었다. 이 문제에 대처하기 위해서는, 게이트 절연막 중에 미량의 질소를 포함한 재료를 이용하는 것이 유효한 것이 알려져 있고, 예를 들면 막 두께가 6㎚ 이하인 게이트 절연막에는 옥시나이트라이드(oxynitride)를 이용하는 것이 바람직하다고 되어 있다.
다음에, 도 8 내지 도 12를 이용하여 종래의 반도체 장치와 그 제조 방법에 대해 설명한다. 도 8에 도시한 바와 같이, Si 기판(11)의 주면에는 소자 분리 영역(12)이 형성되어 있고, 이 소자 분리 영역(12)에 의해 전기적으로 분리된 소자 영역 중에 소스/드레인 영역으로서 기능하는 확산층(13, 14)이 형성되어 있다. 상기 소스/드레인 영역(13) 사이의 Si 기판(11) 상에는, 게이트 절연막(15)을 통해 게이트 전극(16)이 형성되고, MOSFET Q1이 형성된다. 상기 소스/드레인 영역(14) 사이의 Si 기판(11) 상에는, 게이트 절연막(17)을 통해 게이트 전극(18)이 형성되고, MOSFET Q2가 형성되어 있다.
상기 MOSFET Q1은 내부 회로를 구성하는 것으로, 이 MOSFET Q1이 형성되어 있는 영역 A의 p 채널형 MOSFET는, 게이트 전극(16)으로서 p형의 재료, 예를 들면 붕소를 도핑한 다결정 Si을 이용하고 있다. 이에 대해, 영역 B에 형성되어 있는 MOSFET Q2는 외부 기기와 신호나 데이터의 수신을 행하는 회로를 구성하는 것이다. 영역 A에 형성되어 있는 MOSFET Q1은, 영역 B에 형성되어 있는 MOSFET Q2에 비해 낮은 1.8V 정도의 전원 전압으로 동작하고, 예를 들면 게이트 전극의 치수는 180㎚이다. 이러한 치수의 MOSFET Q1에 있어서는, 최적 성능을 얻기 위해 게이트 절연막(15)에는 4㎚ 정도의 막 두께가 필요하게 된다. 이에 대해, 영역 B에 형성되어 있는 MOSFET Q2에는 2.5V의 외부 전원 전압이 인가되기 때문에, 게이트 절연막(17)에는 6㎚ 정도의 막 두께가 필요하다. 상기 게이트 절연막(15, 17)으로서는, 옥시나이트라이드막이 이용되고 있다.
상기 도 8에 도시한 반도체 장치는, 도 9 내지 도 12에 도시한 바와 같은 공정으로 형성된다. 우선, 도 9에 도시한 바와 같이, Si 기판(11)에 소자 분리 영역(12)을 형성하고, MOSFET의 임계치 제어용의 불순물 도입 등을 행한 후, 도 10에 도시한 바와 같이, Si 기판(11)의 주면 상에 게이트 절연막(17)이 되는 옥시나이트라이드를 퇴적한다. 이 옥시나이트라이드의 막 두께는, 예를 들면 5㎚ 정도이다. 계속해서, 예를 들면 사진 식각법 등을 이용하여, 영역 B의 옥시나이트라이드막(17) 상에 레지스트 패턴(19)을 마스크로서 형성한다.
다음에, 영역 A 상의 옥시나이트라이드막(17)을 제거한 후, 게이트 절연막(15)으로서 새롭게 옥시나이트라이드를 예를 들면 4㎚ 정도의 막 두께로 형성한다. 이 때, 영역 B 상의 옥시나이트라이드막(17)에 추가 산화가 행해져서 6㎚ 정도의 막 두께의 게이트 절연막(17)이 형성된다.(도 11 참조).
그러한 후, 도 12에 도시한 바와 같이, 상기 게이트 절연막(15, 17) 상에 다결정 SiO2를 예를 들면 200㎚ 정도 퇴적하고, 사진 식각법에 의해 패터닝하여 게이트 전극(16, 18)을 형성한다.
그 후, Si 기판(11) 중에 불순물을 이온 주입하고, 1000℃ 정도의 열처리(RTA)에 의해 활성화함으로써, 각각의 MOSFET Q1, Q2의 소스/드레인 전극(13, 14)이 되는 확산층을 형성한다. 이에 따라, 도 8에 도시한 바와 같은 반도체 장치가 형성된다.
이러한 방식으로 형성된 반도체 장치에 있어서는, 4㎚ 정도의 얇은 게이트 절연막(15)을 이용하는 내부 회로용의 MOSFET Q1에 옥시나이트라이드막을 이용하므로, 게이트 전극(16)으로부터 Si 기판(11)에의 p형 불순물의 확산을 방지할 수 있다. 그러나, 제조 공정 상 6㎚ 정도의 두꺼운 게이트 절연막(17)을 이용하는 외부 기기와의 인터페이스용의 MOSFET Q2에 있어서도 옥시나이트라이드막을 이용하는 구조로 된다. 6㎚ 정도의 게이트 전극막 두께에서는, 1000℃ 정도의 열처리로부터 생각하면, 게이트 전극(18)으로부터 Si 기판(11)에의 p형 불순물의 확산이라는 관점으로부터는 반드시 옥시나이트라이드는 필요하지 않고, 반대로 옥시나이트라이드를 이용함으로써, 계면 준위의 생성에 기인한 MOSFET Q2의 구동 능력의 저하라는 문제만을 일으키게 된다. 이 때문에, 반도체 장치의 고속화의 관점에서는 문제가 된다.
상기와 같이 종래의 반도체 장치 및 그 제조 방법은, 2 종류 이상의 전원을 필요로 하는 LSI에 있어서, 게이트 절연막으로서 전부 옥시나이트라이드막을 이용하면, MOSFET의 구동 능력이 저하하고, 동작 속도가 저하한다고 하는 문제가 있었다.
본 발명은 상기한 바와 같은 사정에 감안하여 이루어진 것으로, 그 목적으로 하는 것은, 2종류 이상의 전원을 필요로 하는 LSI에 있어서, MOSFET의 구동 능력의 저하를 최소 필요한으로 억제할 수 있고, 동작 속도의 고속화를 도모하는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 청구항 1에 기재된 반도체 장치는, 제1 전압에서 동작하는 제1 회로와, 상기 제1 전압보다도 낮은 제2 전압에서 동작하는 제2 회로를 단일 칩내에 구비하고, 상기 제2 회로를 구성하는 p채널형 트랜지스터의 게이트 전극에, p형 도전형의 재료를 이용하는 반도체 장치에 있어서, 상기 제1 회로를 구성하는 트랜지스터의 게이트 절연막을 SiO2로 구성하고, 상기 제2 회로를 구성하는 트랜지스터의 게이트 절연막은 SiO2에 질소를 첨가한 옥시나이트라이드막으로 구성한 것을 특징으로 한다.
청구항 2에 기재한 바와 같이, 상기 제1 회로를 구성하는 트랜지스터에 이용되는 게이트 절연막의 막 두께는 5㎚ 이상이고, 상기 제2 회로를 구성하는 트랜지스터의 게이트 절연막의 막 두께는 5㎚ 미만인 것을 특징으로 한다.
또한, 본 발명의 청구항 3에 기재한 반도체 장치의 제조 방법은, 제1 전압에서 동작하는 제1 회로와, 상기 제1 전압보다도 낮은 제2 전압에서 동작하는 제2 회로를 단일 칩내에 형성하고, 상기 제2 회로를 구성하는 p 채널형 트랜지스터의 게이트 전극에, p형 도전형의 재료를 이용하는 반도체 장치의 제조 방법에 있어서, 상기 제2 회로를 구성하는 트랜지스터의 게이트 절연막으로서 SiO2에 질소를 첨가한 옥시나이트라이드막을 형성하는 공정과, 상기 옥시나이트라이드막 상에 상기 제2 회로를 구성하는 트랜지스터의 게이트 전극 재료층을 형성하는 공정과, 상기 제1 회로를 구성하는 트랜지스터의 게이트 절연막으로서 SiO2막을 형성하는 공정과, 상기 게이트 절연막 상에 상기 절연막 상의(1)의 회로를 구성하는 트랜지스터의 게이트 전극 재료층을 형성하는 공정을 구비하고, 상기 제1 회로를 구성하는 트랜지스터의 게이트 절연막 및 게이트 전극 재료층과, 상기 제2 회로를 구성하는 트랜지스터의 게이트 절연막 및 게이트 전극 재료층을 다른 공정으로 형성하는 것을 특징으로 한다.
청구항 4에 기재한 바와 같이, 상기 제1 회로를 구성하는 트랜지스터의 게이트 절연막의 막 두께는 5㎚ 이상이고, 제2 회로를 구성하는 트랜지스터의 게이트 절연막의 막 두께는 5㎚ 미만인 것을 특징으로 한다.
또한, 청구항 5에 기재한 바와 같이, 상기 제1 회로를 구성하는 트랜지스터의 게이트 전극 재료층과 상기 제2 회로를 구성하는 트랜지스터의 게이트 전극 재료층을 단일 마스크를 이용하여 패터닝하는 공정을 더욱 구비하고, 상기 제1 회로를 구성하는 트랜지스터의 게이트 전극과 상기 제2 회로를 구성하는 트랜지스터의 게이트 전극을 동시에 가공하는 것을 특징으로 한다.
청구항 1과 같은 구성에 따르면, 높은 전압에서 동작하고 두꺼운 게이트 절연막이 필요한 MOSFET에는 순수한 산화막(SiO2)을 이용하고, 낮은 동작에서 동작하고 얇은 게이트 절연막이 필요한 MOSFET에는 옥시나이트라이드막을 이용하므로, 예를 들면 외부 전원 전압이 직접 인가되는 제1 회로를 구성하는 MOSFET에서는 질소의 영향에 의한 특성 열화가 생기지 않고, 또한 예를 들면 내부 전원 전압이 인가되는 제2 회로를 구성하는 MOSFET에서의 붕소가 빠져나가는 문제를 억제할 수 있다. 이에 따라, 2종류 이상의 전원을 필요로 하는 LSI에 있어서, MOSFET의 구동 능력의 저하를 필요 최소한으로 제어할 수 있어, 동작 속도의 고속화를 도모한다.
청구항 2에 기재한 바와 같이, 제1 회로를 구성하는 MOSFET에 이용되는 게이트 절연막의 막 두께가 5㎚보다 두껍고, 제2 회로를 작성하는 MOSFET의 게이트 절연막의 막 두께가 5㎚보다 얇은 경우에, 질소의 영향에 따른 특성 열화와 붕소가 빠져나가는 양쪽의 문제를 보다 효과적으로 억제할 수 있다.
또한, 청구항 3과 같은 제조 방법에 의하면, 제1 회로를 구성하는 MOSFET의 게이트 절연막 및 게이트 전극 재료층과, 제2 회로를 구성하는 MOSFET의 게이트 절연막 및 게이트 전극 재료층을 각각의 공정에서 형성하고, 또한 제1 회로를 구성하는 MOSFET의 게이트 절연막을 순수한 산화막(SiO2)으로 형성하고, 제2 회로를 구성하는 MOSFET의 게이트 절연막을 옥시나이트라이드막으로 형성하므로, 제2 회로를 구성하는 MOSFET에 있어서의 붕소가 빠져나가는 문제를 회피하면서, 제1 회로를 구성하는 MOSFET의 계면 준위의 생성에 기인한 구동 능력의 저하를 방지할 수 있어, 고속인 반도체 장치를 형성할 수 있다.
청구항 4에 기재한 바와 같이, 제1 회로를 구성하는 MOSFET의 게이트 절연막의 막 두께를 5㎚보다 두껍고, 제2 회로를 구성하는 MOSFET의 게이트 절연막의 막 두께를 5㎚보다 얇게 형성하면, 질소의 영향에 의한 특성 열화와 붕소가 빠져나가는 양쪽의 문제를 보다 효과적으로 억제할 수 있다.
또한 청구항 5에 기재한 바와 같이, 제1 회로를 구성하는 MOSFET의 게이트 전극 재료층과 제1 회로를 구성하는 MOSFET의 게이트 전극 재료층을 단일 마스크를 이용하여 패터닝하면, 제1 회로를 구성하는 MOSFET의 게이트 전극과 제2 회로를 구성하는 MOSFET의 게이트 전극을 동시에 가공할 수 있으므로, 제조 공정의 복잡화를 최소한으로 할 수 있다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.
도 1은, 본 발명의 실시 형태에 따른 반도체 장치의 개략 구성을 나타낸 단면도이다. 도 1에 도시한 바와 같이, Si 기판(21)의 주면에는 소자 분리 영역(22)이 형성되어 있고, 이 소자 분리 영역(22)에 의해 전기적으로 분리된 소자 영역 중에 소스/드레인 영역(23, 24)으로서 기능하는 확산층이 형성되어 있다. 상기 소스/드레인 영역(23) 사이의 Si 기판(21) 상에는, 게이트 절연막(25)을 통해 게이트 절연막(26)이 형성되고, 내부 회로를 구성하는 MOSFET Q3이 형성된다. 상기 소스/드레인 영역(24) 사이의 Si 기판(21) 상에는, 게이트 절연막(27)을 통해 게이트 전극(28)이 형성되고, 외부 기기와의 신호나 데이터의 수수를 행하는 인터페이스 회로를 구성하는 MOSFET Q4가 형성되어 있다.
상기 MOSFET Q3이 형성되어 있는 영역 A의 MOSFET Q3은, 게이트 절연막으로서 4㎚ 정도의 두께의 옥시나이트라이드막을 이용하고, 게이트 전극으로서 p채널형 MOSFET에는 p형의 재료, n 채널형 MOSFET에는 n형의 재료, 예를 들면 각각 도전형의 불순물을 도핑한 다결정 Si을 이용하고 있다. 이에 대해, 영역 B에 형성되어 있는 MOSFET Q4는 게이트 절연막으로서 두께가 6㎚ 정도의 실질적으로 질소를 함유하지 않는 순수한 SiO2를 이용하고, 게이트 전극에는 p형 불순물 혹은 n형 불순물을 도핑한 다결정 Si을 이용하고 있다. 그리고, 영역 A에 형성되어 있는 MOSFET Q3은, 영역 B에 형성되어 있는 MOSFET Q4에 비해 낮은 1.8V 정도의 전원 전압에서 동작하고, 예를 들면 게이트 전극의 치수(게이트 길이)는 180㎚이다. 이러한 치수의 MOSFET에 있어서는, 최적 성능을 얻기 위해 4㎚ 정도의 게이트 절연막이 필요하고, 그 후의 공정에서 실시되는 1000℃ 정도의 열처리(RTA)를 고려하면, p채널형 MOSFET에 있어서 p형 게이트 전극 중으로부터의 붕소의 확산을 억제하는 관점으로부터 볼 때, 순수한 SiO2으로 실현하는 것은 매우 곤란하며, 옥시나이트라이드막의 적용이 필수가 된다.
이에 대해, 도면 중의 영역 B에서 도시되는 MOSFET Q4에 있어서는, 반도체 장치 외부와의 교환을 행하는 회로의 구성 요소이며, 영역 A에 있어서의 MOSFET에 비해 높은 전원 전압을 이용한다. 예를 들면 그 게이트 전극 치수는 250㎚이고, 게이트 절연막은 6㎚ 정도로 설정하지만, 이 부분의 게이트 절연막 재료는 옥시나이트라이드가 아니라 순수한 SiO2에 의해 구성된다. 1000℃ 정도의 RTA 열처리를 고려한 경우에는, 5㎚ 정도 이상의 막 두께에서는 반드시 옥시나이트라이드막은 필요하지 않고, 만일 붕소를 도핑한 다결정 Si으로 이루어지는 p형 게이트 전극을 p채널형 MOSFET에 이용한 경우에서도 순수한 SiO2를 이용하는 것이 가능하다. 게다가, 상기 영역 B의 MOSFET에 있어서, 옥시나이트라이드를 사용할 필요가 없기 때문에, 옥시나이트라이드막에 기인하여 발생하는 계면 준위에 따른 구동력의 저하의 문제를 해결할 수 있다.
상기한 바와 같이 본 발명은, 외부 전원 전압에 비교하여 낮은 내부 전원 전압을 이용하고, 외부 전원 전압을 이용하는 MOSFET Q4에 비교하여 얇은 게이트 절연막을 이용하는 MOSFET Q3에 관해, 선택적으로 옥시나이트라이드막을 게이트 절연막으로서 이용하고 있다. 이와 같은 구성에 의하면, 외부 전원 전압과 내부 전원 전압의 적어도 2종류의 전원 전압을 이용하는 LSI에 있어서, 순수한 산화막을 게이트 산화막으로서 이용한 MOSFET Q4의 구동 능력의 저하를 필요 최소한으로 억제할 수 있다.
즉, 높은 전원 전압에서 동작하고 외부와의 인터페이스를 행하는 회로를 구성하는 MOSFET Q4에는 게이트 절연막(17)으로서 막 두께가 두꺼운 SiO2막을 이용하되, 상기 게이트 절연막의 두께는 게이트 전극으로부터의 불순물의 확산에 영향을 미치지 않을 정도의 두께로 형성되며, 낮은 전원 전압에서 동작하고 내부 회로를 구성하는 MOSFET Q3에는 게이트 절연막(15)으로서 막 두께가 얇은 옥시나이트라이드막을 이용하므로, MOSFET Q4에서는 게이트 절연막 중의 질소의 영향에 따른 특성 열화가 생기지 않고, MOSFET Q3에서는 붕소가 빠져나가는 문제도 억제할 수 있다. 이에 따라, 2종류 이상의 전원을 필요로 하는 반도체 장치에서 구동 능력의 저하를 필요 최소한으로 억제할 수 있으며 동작 속도의 고속화를 도모할 수 있다.
상기한 바와 같이, 본 발명의 구조에 따르면 보다 얇은 막의 게이트 절연막을 이용하는 내부 전원 전압에 적합한 MOSFET에서는 옥시나이트라이드막을 이용함으로써 p 채널형 MOSFET에서는 p형 게이트 전극으로부터의 p형 불순물의 게이트 절연막을 관통할 수 있는 확산을 억제하면서, 내부 전원 전압에 비하여 높은 전원 전압을 이용하고 내부 전원 전압용 MOSFET에 비하여 두꺼운 게이트 절연막을 이용하되, 상기 게이트 절연막의 두께는 게이트 전극으로부터의 불순물의 확산에 영향을 미치지 않을 정도의 두께로 형성되는 외부 전원 전압에 적합한 MOSFET에서는 그 게이트 절연막 재료로서 옥시나이트라이드가 아닌 순수한 SiO2를 이용하기 때문에 옥시나이트라이드막에 기인한 계면 준위의 생성에 따른 구동 능력의 저하에 따르지 않고 고속 동작에 적합한 구조를 얻을 수 있다.
다음으로, 상기와 같은 구성의 반도체 장치의 제조 방법에 대하여 도 2 내지 도 6을 이용하여 제조 공정을 순차 설명한다.
우선, 도 2에 도시한 바와 같이 Si 기판(21) 상의 소정 영역에 소자 분리 영역(22)을 형성하고 그 후 소정의 임계치 전압 제어용 불순물 도입 등을 행한 후, 도 3에 도시한 바와 같이 예를 들면 N2O 분위기 중에서 질화 산화를 행하고 내부 회로를 구성하는 MOSFET Q3의 게이트 절연막(25)으로서 막 두께가 4㎚ 정도인 옥시나이트라이드막을 형성한다. 그 후, 상기 옥시나이트라이드막 상에 MOSFET Q3의 게이트 전극(26)을 형성하기 위한 다결정 Si를 예로 들면 200㎚ 정도의 막 두께로 퇴적시킨다.
다음에 도 4에 도시한 바와 같이, 예를 들면 사진 식각법을 이용하여 내부 회로를 구성하는 MOSFET Q3의 형성 예정 영역(도 1의 영역 A)에만 상기 옥시나이트라이드막과 다결정 Si를 남겨두고 외부 기기와의 신호나 데이터의 수수를 행하는 인터페이스 회로를 구성하는 MOSFET Q4의 형성 예정 영역(도 1의 영역 B)의 상기 다결정 Si와 상기 옥시나이트라이드막을 순차 제거하여 Si 기판(21)의 표면을 노출시킨다.
그 후, 도 5에 도시한 바와 같이 노출되어 있는 Si 기판(21)의 표면을 예로 들면 열산화함으로써, 막 두께가 6㎚ 정도의 순수한 SiO2막을 게이트 절연막(27)으로서 형성한다. 즉, 게이트 절연막(27)은 옥시나이트라이드가 아닌 순수한 SiO2이다. 또한 그 후, 상기 게이트 절연막(27) 상에 게이트 전극(28)이 되는 다결정 Si를 예를 들면 200㎚ 정도 퇴적하고, 도 6에 도시한 바와 같이 사진 식각법을 이용하여 레지스트 패턴(29)을 형성하고 MOSFET Q3의 형성 예정 영역 상의 상기 다결정 Si와 상기 SiO2막을 순차 제거한다.
다음에, 사진 식각법과 이방성 에칭을 조합하여 다결정 Si을 패터닝하고, 게이트 전극(26, 28)을 각각 단일 마스크를 이용하여 동시에 소정의 형상으로 가공한 후, Si 기판(21) 중에 불순물을 이온 주입하고, 1000℃ 정도의 열처리(RTA) 등에 의해서 활성화하여 각각의 MOSFET Q3, Q4의 소스/드레인 영역(23, 24)이 되는 확산층을 형성한다.
상기한 바와 같은 제조 방법에 따르면, 외부 기기와의 신호의 수수를 행하는 인터페이스 회로를 구성하는 MOSFET Q4의 게이트 절연막(27) 및 게이트 전극 재료층(28)과, 내부 회로를 구성하는 MOSFET Q3의 게이트 절연막(25) 및 게이트 전극 재료층(26)을 별도의 공정으로 형성하고, 또한 게이트 절연막(27)을 순수한 산화막(SiO2)으로 형성하고, 게이트 절연막(25)은 옥시나이트라이드막으로 형성하므로, MOSFET Q3에서의 게이트 전극으로부터의 붕소가 빠져나가는 문제를 회피하면서, MOSFET Q4의 계면 준위의 생성에 기인한 구동 능력의 저하를 방지할 수 있어 고속인 반도체 장치를 형성할 수 있다.
또, 상기 실시 형태에서는 내부 회로로서 작동하는 회로를 구성하는 p 채널형 MOSFET의 게이트 전극에 포함되는 p형 불순물이 붕소인 경우를 예로 들어 설명하였지만, 다른 p형 불순물, 예를 들면 BF2를 이용한 경우에도 마찬가지의 작용 효과를 얻을 수 있다. BF2를 이용한 경우의 게이트 절연막(27)의 막 두께는 예를 들면 6㎚ 이상으로 하는 것이 바람직하다.
도 7은 최적화된 질소 농도와 게이트 산화막 두께의 관계를 나타내고 있다. 도 7에서는 횡축으로 게이트 산화막 두께 T0X(㎚)를, 종축으로 깊이 방향인 질소 농도 프로파일에서의 최대의 질소 농도 NPEAK(atm%)를 각각 취하여 나타내고 있으며 사선을 그은 범위 내가 p형 불순물로서 각각 붕소 및 BF2을 이용한 경우에서의 적용 가능한 게이트 산화막 두께와 질소 농도이다. 이 도면에서부터, 붕소를 이용한 경우 4㎚ 이하의 게이트 산화막(25)에 대하여 특히 옥시나이트라이드막으로 형성하는 것이 바람직한 것을 알 수 있다. 또한, 옥시나이트라이드막에서의 바람직한 질소 농도 NPEAK는 붕소로 1.3atm% 이하, BF2로 1.2atm% 이하이다. 또, 여기에서의 질소 농도 NPEAK는 SIMS 분석 등에 의해 용이하게 측정하는 것이 가능하며, 통상은 기판과의 계면 부근에 최대의 질소 농도 NPEAK가 검출된다.
또한, 상기 실시 형태에서는 MOSFET Q3의 게이트 절연막이 되는 옥시나이트라이드막과 게이트 전극이 되는 다결정 Si를 형성한 후, MOSFET Q4의 게이트 절연막이 되는 SiO2막과 게이트 전극이 되는 다결정 Si을 형성하는 경우를 예로 들어 설명하였지만, MOSFET Q4의 게이트 절연막이 되는 SiO2막과 게이트 전극이 되는 다결정 Si를 형성한 후, MOSFET Q3의 게이트막이 되는 옥시나이트라이드막과 게이트 전극이 되는 다결정 Si을 형성하여도 좋은 것은 물론이다. 또한, 다결정 Si(26, 28)를 단일 마스크를 이용하여 MOSFET Q3, Q4의 게이트 전극에 동시에 가공하는 경우를 예로 들어 설명하였지만 별도의 공정에서 패터닝하여도 좋다.
또한, MOSFET Q3, Q4의 게이트 전극 재료로서 다결정 Si를 이용하는 경우를 예로 들어 설명하였지만, 다결정 Si와 Mo 실리사이드, Ti 실리사이드, W 실리사이드 및 Co 실리사이드 등의 실리사이드 중 적어도 어느 하나와의 적층 구조를 이용하여도 좋다. 또한, 다결정 Si과 W, Ti, Mo 등의 금속 및 TiN 중 적어도 어느 하나와의 적층 구조를 이용할 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 2종류 이상의 전원을 필요로 하는 LSI에 있어서, MOSFET의 구동 능력의 저하를 필요 최소한으로 억제할 수 있어, 동작 속도의 고속화를 도모하는 반도체 장치 및 그 제조 방법을 얻을 수 있다.
도 1은 본 발명의 실시 형태에 따른 반도체 장치의 개략 구성을 나타낸 단면도.
도 2는 본 발명의 실시의 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제1 공정을 나타낸 단면도.
도 3은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제2 공정을 나타낸 도면.
도 4는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제3 공정을 나타낸 단면도.
도 5는 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제4 공정을 나타낸 단면도.
도 6은 본 발명의 실시 형태에 따른 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제5 공정을 나타낸 단면도.
도 7은 최적화된 질소 농도와 게이트 산화막 두께의 관계를 나타낸 특성도.
도 8은 종래의 반도체 장치의 개략 구성을 나타낸 단면도.
도 9는 종래의 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제1 공정을 나타낸 단면도.
도 10은 종래의 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제2 공정을 나타낸 단면도.
도 11은 종래의 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제3 공정을 나타낸 단면도.
도 12는 종래의 반도체 장치의 제조 방법에 대해 설명하기 위한 것으로, 제4공정을 나타낸 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
21 : Si 기판
22 : 소자 분리 영역
23, 24 : 소스/드레인 영역
25 : 얇은 게이트 절연막(옥시나이트라이드막)
26 : 게이트 전극
27 : 두꺼운 게이트 절연막(SiO2)
28 : 게이트 전극
Q3 : 외부 기기와의 인터페이스를 행하는 회로를 구성하는 MOSFET
Q4 : 내부 회로로서 작동하는 회로를 구성하는 MOSFET

Claims (16)

  1. 삭제
  2. 삭제
  3. 제1 전압에서 동작하는 제1 회로와, 상기 제1 전압보다 낮은 제2 전압에서 동작하는 제2 회로를 단일 칩 내에 형성하고, 상기 제2 회로를 구성하는 p채널형 트랜지스터의 게이트 전극에 p형 도전형의 재료를 이용하는 반도체 장치의 제조 방법에 있어서,
    상기 제2 회로를 구성하는 트랜지스터의 게이트 절연막으로서 SiO2에 질소를 첨가한 옥시나이트라이드막을 형성하는 공정과,
    상기 옥시나이트라이드막 상에 상기 제2 회로를 구성하는 트랜지스터의 게이트 전극 재료층을 형성하는 공정과,
    상기 제1 회로를 구성하는 트랜지스터의 게이트 절연막으로서 SiO2막을 형성하는 공정과,
    상기 게이트 절연막 상에 상기 제1 회로를 구성하는 트랜지스터의 게이트 전극 재료층을 형성하는 공정을 포함하고,
    상기 제1 회로를 구성하는 트랜지스터의 게이트 절연막 및 게이트 전극 재료층과, 상기 제2 회로를 구성하는 트랜지스터의 게이트 절연막 및 게이트 전극 재료층을 각각의 공정으로 형성하며,
    상기 제2 회로의 게이트 절연막의 두께는 상기 제1 회로의 게이트 절연막에 비하여 얇게 형성되며, 상기 제1 회로의 게이트 절연막의 두께는 상기 게이트 전극으로부터의 불순물의 확산에 영향을 미치지 않을 정도의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서, 상기 제1 회로를 구성하는 트랜지스터의 게이트 절연막의 막 두께는 5㎚ 이상이고, 상기 제2 회로를 구성하는 트랜지스터의 게이트 절연막의 막 두께는 5㎚ 미만인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항에 있어서, 상기 제1 회로를 구성하는 트랜지스터의 게이트 전극 재료층과 상기 제2 회로를 구성하는 트랜지스터의 게이트 전극 재료층을 단일 마스크를 이용하여 패터닝하는 공정을 더 포함하고, 상기 제1 회로를 구성하는 트랜지스터의 게이트 전극과 상기 제2 회로를 구성하는 트랜지스터의 게이트 전극을 동시에 가공하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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  13. 제1 전원 전압에서 동작하며 외부 장치와 신호 및 데이터를 교환하는 인터페이스 회로와, 상기 제1 전원 전압보다 낮은 제2 전원 전압에서 동작하는 내부 회로를 갖는 반도체 장치를 제조하는 방법에 있어서,
    반도체 기판의 주면 상에 상기 내부 회로를 구성하는 트랜지스터의 게이트 절연막으로서 질소가 첨가된 SiO2의 옥시나이트라이드막을 형성하는 단계와,
    상기 옥시나이트라이드막 상에 상기 내부 회로를 구성하는 트랜지스터의 제1 게이트 전극 재료층을 형성하는 단계와,
    상기 내부 회로가 형성될 영역에 마스크를 형성하고, 상기 인터페이스 회로가 형성될 영역 내에서 상기 옥시나이트라이드막과 상기 제1 게이트 전극 재료층을 제거하여 상기 반도체 기판의 상기 주면을 노출시키는 단계와,
    상기 노출된 반도체 기판의 주면 상에 상기 인터페이스 회로를 구성하는 트랜지스터의 게이트 절연막으로서 SiO2막을 형성하는 단계와,
    상기 게이트 절연막 상에 상기 인터페이스 회로를 구성하는 트랜지스터의 제2 게이트 전극 재료층을 형성하는 단계와,
    단일 마스크를 이용하여 상기 제1 및 제2 게이트 전극 재료층을 패터닝하고, 상기 내부 회로를 구성하는 트랜지스터 및 상기 인터페이스 회로를 구성하는 트랜지스터의 게이트 전극을 형성하는 단계를 포함하고,
    상기 내부 회로의 게이트 절연막의 두께는 상기 인터페이스 회로의 게이트 절연막에 비하여 얇게 형성되며, 상기 인터페이스 회로의 게이트 절연막의 두께는 상기 게이트 전극으로부터의 불순물의 확산에 영향을 미치지 않을 정도의 두께로 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 인터페이스 회로를 구성하는 트랜지스터의 게이트 절연막은 5㎚ 이상의 막 두께를 갖고, 상기 내부 회로를 구성하는 트랜지스터의 게이트 절연막은 5㎚ 미만의 막 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 옥시나이트라이드막을 형성하는 단계 전에, 상기 반도체 기판의 상기 주면에 소자 분리 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 내부 회로를 구성하는 트랜지스터와 상기 인터페이스 회로를 구성하는 트랜지스터의 게이트 전극을 형성하는 단계 후에, 상기 반도체 기판에 불순물을 도입하여 소스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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