KR100697290B1 - 이미지 센서의 형성 방법 - Google Patents
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Abstract
이미지 센서의 형성 방법을 제공한다. 이 방법에서, 고전압 영역에서 두꺼운 게이트 절연막이 먼저 형성되고, 상기 두꺼운 게이트 절연막이 게이트 전극막으로 덮인 상태에서 저전압 영역에서 질소를 포함하는 분위기하에서 얇은 게이트 절연막이 형성되므로, 질소가 확산하여 상기 두꺼운 게이트 절연막 내부로 침투되는 것을 방지할 수 있다. 이로써, 계면 트랩의 증가 및 이에 따른 플리커 노이즈등의 문제를 방지할 수 있다.
이미지 센서
Description
도 1 내지 10은 본 발명의 일 실시예에 따른 이미지 센서의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 11 및 12는 본 발명의 다른 실시예에 따른 이미지 센서의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
본 발명은 이미지 센서의 형성 방법에 관한 것이다.
이미지 센서(image sensor)는 광학적 이미지를 전기적 신호로 변형시키는 소자이다. 상기 이미지 센서는 크게 씨모스(CMOS, Complementary Metal-Oxide-Silicon)이미지 센서와 씨씨디(CCD, Charge Coupled Device) 이미지 센서로 구분될 수 있다. 이미지 센서의 화소(pixel)는 빛을 받아들이는 포토 다이오드들과 상기 포토 다이오드들로부터 입력된 영상신호들을 제어하는 트랜지스터들을 구비한다. 상기 포토 다이오드들에서는 칼라필터를 통해 입사되는 적색(Red)광, 녹색(Green)광 및 청색(Blue)광의 파장과 세기에 따라 전자(electron)-정공(hole) 쌍(pair)이 발생되고, 상기 발생된 전자들의 양에 따라 출력신호가 변화된다. 이로 써 이미지를 감지할 수 있다.
이미지 센서는 포토 다이오드들이 위치하는 화소 영역과, 상기 화소 영역들에 위치하는 트랜지스터들을 구동시키기 위한 주변회로 영역을 구비한다. 상기 주변회로 영역에 위치하는 트랜지스터들은 높거나 낮은 다양한 전압에서 동작된다. 상기 주변회로 영역 중에 예를 들면 아날로그(analog) 영역에 위치하는 트랜지스터는 주로 높은 전압에서 동작되며, 높은 문턱 전압을 위하여 두꺼운 게이트 절연막을 사용한다. 상기 주변회로 영역 중에 예를 들면 디지털(digital) 영역에 위치하는 트랜지스터들은 주로 낮은 전압에서 동작되며, 빠른 응답 속도 및 낮은 문턱 전압을 위해 얇은 게이트 절연막을 사용한다. 이와 같이 동작되는 전압에 따라 트랜지스터는 다른 두께의 게이트 절연막을 필요로 한다.
한편, 이미지 센서에서 두꺼운 게이트 절연막으로 순수한 실리콘산화막이 사용되어지는 반면, 얇은 게이트 절연막으로 소자의 신뢰성 및 붕소 확산 방지등의 이유로 실리콘산화질화막이 사용된다. 이처럼 종래의 이미지 센서에서 서로 다른 두께를 갖는 게이트 절연막을 형성할 때, 얇은 게이트 절연막을 형성하는 과정에서 질소가 확산되어 상기 두꺼운 게이트 절연막 내부로 침투될 수 있다. 이렇게 상기 두꺼운 게이트 절연막 내부에 질소가 침투되어 기판인 실리콘과 두꺼운 게이트 절연막인 실리콘산화막 사이의 계면에 질화물이 형성되면, 실리콘의 댕글링 본드(dangling bond)가 다량 발생하여 계면 트랩(interface trap)이 증가한다. 이미지 센서에서 이러한 계면 트랩은 플리커 노이즈(flicker noise)와 같은 문제를 야기하여 화질을 심하게 열화시킨다.
따라서, 본 발명의 기술적 과제는 반도체 기판과 두꺼운 게이트 절연막 사이에 질화물이 형성되어 계면트랩이 증가하는 것을 방지할 수 있는 이미지 센서의 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 이미지 센서의 형성 방법은 두꺼운 게이트 절연막이 게이트전극막으로 덮여있는 상태에서 질소 분위기에서 얇은 게이트 절연막을 형성하는 것을 특징으로 한다. 이로써, 질소가 상기 두꺼운 게이트 절연막 내부로 침투되지 못하여 종래의 문제점들이 발생하지 않는다.
좀 더 상세하게, 본 발명에 따른 이미지 센서의 형성 방법은, 제 1 영역과 제 2 영역을 구비하는 반도체 기판을 준비하는 단계; 상기 반도체 기판 상의 상기 제 1 영역에서 제 1 게이트 절연막 및 제 1 게이트 전극막을 형성하고, 상기 반도체 기판 상에 제 2 게이트 절연막 및 제 2 게이트 전극막을 형성하는 단계; 및 상기 제 1 영역에서 상기 제 1 게이트 전극막 및 상기 제 1 게이트 절연막을 패터닝하여 제 1 게이트 패턴을 형성하고, 상기 제 2 영역에서 상기 제 2 게이트 전극막 및 상기 제 2 게이트 절연막을 패터닝하여 제 2 게이트 패턴을 형성하는 단계를 구비한다. 이때, 상기 제 1 게이트 절연막이 상기 제 1 게이트 전극막에 의해 덮인 상태에서, 질소(N)를 포함하는 대기 하에서 상기 제 2 게이트 절연막이 형성된다.
상기 제 1 게이트 절연막은 실리콘산화막(SiO2)으로 형성되며, 상기 제 2 게 이트 절연막은 실리콘산화질화막(SiON) 또는 실리콘산화막과 실리콘질화막의 이중막으로 형성될 수 있다.
상기 제 2 절연막을 형성하는 단계는, 반도체 기판 상에 산화막을 형성하는 단계; 및 질소를 포함하는 분위기 하에서 상기 산화막에 대해 열처리 공정을 진행하는 단계를 포함할 수 있다.
상기 질소를 포함하는 분위기는 일산화일질소(NO) 및 일산화이질소(N2O)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.
본 발명의 일 예에 있어서, 상기 제 1 영역에서 상기 반도체 기판 상에 제 1 게이트 절연막 및 제 1 게이트 전극막을 형성하고, 상기 제 2 영역에서 상기 반도체 기판 상에 제 2 게이트 절연막 및 제 2 게이트 전극막을 형성하는 단계는, 상기 반도체 기판의 전면 상에 제 1 게이트 절연막 및 제 1 게이트 전극막을 차례로 형성하는 단계; 상기 제 2 영역에서 상기 제 1 게이트 전극막과 상기 제 1 게이트 절연막을 제거하여 상기 반도체 기판을 노출시키는 단계; 상기 반도체 기판의 전면 상에 제 2 게이트 절연막과 제 2 게이트 전극막을 형성하는 단계; 및 상기 제 1 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하는 단계를 포함할 수 있다. 상기 제 2 영역에서 상기 제 1 게이트 전극막과 상기 제 1 게이트 절연막을 제거하여 상기 반도체 기판을 노출시키기 전에, 상기 제 1 게이트 전극막 상에 평탄화 저지막을 형성하는 단계를 더 구비할 수 있다. 상기 제 1 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하는 단계는 화학기계적 연마 공정으로 진행되며, 상기 평탄화 저지막을 노출시킬 수 있다.
상기 제 1 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하기 전에, 상기 제 2 게이트 전극막 상에 희생막을 형성하는 단계를 더 구비할 수 있으며, 상기 제 1 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거할 때, 상기 희생막도 제거될 수 있다.
상기 연마 공정은, 상기 제 2 게이트 전극막 상의 상기 희생막을 제거하여 상기 제 2 게이트 전극막을 노출시키는 제 1 연마 공정; 및 상기 평탄화 저지막 상의 상기 제 2 게이트 절연막, 상기 제 2 게이트전극 및 상기 희생막을 제거하여 상기 평탄화 저지막을 노출시키는 제 2 연마 공정을 포함할 수 있다.
상기 제 1 영역은 고전압 영역이고, 상기 제 2 영역은 저전압 영역일 수 있다. 상기 제 1 영역은 화소 영역을 더 포함할 수 있다. 상기 화소 영역에서 상기 제 1 게이트 패턴에 인접하는 상기 반도체 기판에 광전변환부를 형성하는 단계를 더 구비할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다. 본 실시예에서 포토다이오드는 입사되는 광에 의해 전하가 형성되는 광전변환부를 의미한다. 본 발명의 실시예들은 씨모스 이미지 센서나 씨씨디 이미지 센서등 다양한 이미지 센서들에 모두 적용될 수 있다.
도 1 내지 10은 본 발명의 일 실시예에 따른 이미지 센서의 형성 방법을 순차적으로 나타내는 공정 단면도들이다.
도 1을 참조하면, 화소 영역, 저전압 영역 및 고전압 영역을 구비하는 반도체 기판(1) 상에 소자분리막(3)을 형성하여 활성 영역을 정의한다. 상기 저전압 영역은 예를 들면, 디지털 영역이고, 상기 고전압 영역은 예를 들면 아날로그 영역이다. 상기 소자분리막(3)은 일반적인 얕은 트렌치 격리(Shallow Trench isolation) 방법으로 형성될 수 있다. 상기 반도체 기판(1) 상에 포토레지스트 패턴들(미도시)을 이온주입 마스크들로 이용하여 이온주입 공정들을 진행하여 상기 반도체 기판(1)에 웰 영역들(5a, 5b, 5c)을 형성한다. 상기 웰 영역들(5a, 5b, 5c)은 서로 동일하거나 다른 타입의 불순물로 도핑될 수 있다. 상기 웰 영역들(5a, 5b, 5c)은 P타입 또는/그리고 N타입일 수 있다. 도시하지는 않았지만, 상기 웰 영역들(5a, 5b, 5c)을 형성한 후에, 채널 영역들을 위한 이온주입 공정들이 진행될 수 있다.
도 2를 참조하면, 상기 반도체 기판(1)의 전면 상에 제 1 게이트 절연막(7)을 형성한다. 상기 제 1 게이트 절연막(7)은 예를 들면 열산화 공정에 의한 실리콘 산화막(SiO2)으로 형성된다. 상기 제 1 게이트 절연막(7)은 예를 들면 약 60Å의 두께를 갖도록 형성될 수 있다.
도 3을 참조하면, 상기 제 1 게이트 절연막(7) 상에 제 1 게이트 전극막(9) 및 평탄화 저지막(11)을 차례로 형성한다. 상기 제 1 게이트 전극막(9)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막, 텅스텐실리사이드, 텅스텐질화막 또는/그리고 텅스텐막으로 예를 들면, 원자박막증착(ALD), 화학기상증착(CVD) 또는 스퍼터링 방법으로 형성될 수 있다. 상기 평탄화 저지막(11)은 바람직하게는 후속의 제 2 게이트 전극막 및 희생막과 식각 선택비를 갖는 막으로 형성되며, 예를 들면, MTO(Medium Temperature oxide), 실리콘산화질화막 또는/그리고 실리콘질화막으로 형성될 수 있다. 상기 평탄화 저지막(11)은 CMP 저지막의 역할을 수행할 수 있는 충분한 두께를 갖도록 형성된다.
도 4를 참조하면, 상기 저전압 영역을 노출시키되 상기 화소 영역과 상기 고전압 영역을 덮는 포토레지스트 패턴(13)을 상기 평탄화 저지막(11) 상에 형성한다. 상기 포토레지스트 패턴(13)을 식각 마스크로 이용하여 상기 저전압 영역의 상기 평탄화 저지막(11), 상기 제 1 게이트 전극막(9) 및 상기 제 1 게이트 절연막(7)을 차례로 식각하여 상기 반도체 기판(1)을 노출시킨다.
도 5를 참조하면, 상기 포토레지스트 패턴(13)을 애싱/스트립 공정등으로 제거하여 상기 평탄화 저지막(11)을 노출시킨다. 그리고 상기 반도체 기판(1)에 대해 세정 공정을 진행하여 상기 식각 공정동안 발생할 수 있는 상기 반도체 기판(1) 상 의 부산물들을 제거한다. 그리고 상기 반도체 기판(1)의 전면 상에 질소 분위기에서 제 2 게이트 절연막(15)을 형성한다. 상기 제 2 게이트 절연막(15)은 예를 들면, 실리콘산화질화막의 단일막으로 형성될 수 있으며 예를 들면 약 17Å의 두께를 가질 수 있다. 상기 제 2 게이트 절연막(15)은, 상기 저전압 영역의 상기 반도체 기판(1)이 노출되고 상기 화소 영역과 상기 고전압 영역에서 상기 평탄화 저지막(11)이 노출된 상태에서, 열산화 공정으로 실리콘산화막을 전면적으로 형성한 후에, 일산화일질소(NO) 또는/그리고 일산화이질소(N2O) 분위기에서 열처리 공정을 진행하여 형성될 수 있다. 이때, 상기 화소 영역과 상기 고전압 영역의 상기 제 1 게이트 절연막(7)은 상기 제 1 게이트 전극막(9)과 상기 평탄화 저지막(11)에 의해 덮여 있으므로, 일산화일질소(NO) 또는/그리고 일산화이질소(N2O)가 상기 제 1 게이트 절연막(7) 내부로 침투될 수 없다. 따라서, 상기 제 1 게이트 절연막(7)은 순수한 실리콘 산화막 상태로 남을 수 있다. 상기 제 2 게이트 절연막(15)은 실리콘산화막과 실리콘질화막의 이중막으로도 형성될 수 있다.
도 6을 참조하면, 제 2 게이트 절연막(15)이 형성된 상기 반도체 기판(1)의 전면 상에 제 2 게이트 전극막(17)을 형성한다. 상기 제 2 게이트 전극막(17)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘막, 텅스텐실리사이드, 텅스텐질화막 또는/그리고 텅스텐막으로 예를 들면 화학기상증착(CVD) 방법으로 형성될 수 있다.
도 7을 참조하면, 화학기계적 연마(Chemical mechanical polishing) 공정을 진행하여 상기 제 2 게이트 전극막(17)에 대해 평탄화 공정을 진행한다. 이로써, 상기 평탄화 저지막(11) 상의 상기 제 2 게이트 전극막(17)을 제거하고, 상기 평탄화 저지막(11)이 노출된다.
도 8을 참조하면, 상기 평탄화 저지막(11)을 습식 식각 등으로 제거하여 상기 제 1 게이트 전극막(9)을 노출시킨다. 그리고 상기 화소 영역, 상기 저전압 영역 및 상기 고전압 영역에서 각각 게이트 전극들을 정의하는 마스크 패턴들(19a, 19b, 19c)을 상기 제 1 및 제 2 게이트 전극막(9, 17) 상에 형성한다. 상기 마스크 패턴들(19a, 19b, 19c)을 형성하기 전에, 포토레지스트 패턴들(미도시)을 이용하여 상기 제 1 및 제 2 게이트 전극막들(9, 17)들에 N 타입 또는/그리고 P 타입의 불순물들을 도핑할 수 있다. 마스크 패턴들(19a, 19b, 19c)은 식각마스크, 반사방지와 캐핑막의 기능을 할 수 있으며, 예를 들면 실리콘질화막 또는 실리콘산화질화막으로 형성될 수 있다. 상기 마스크 패턴들(19a, 19b, 19c)은 제 1 마스크 패턴(19a), 제 2 마스크 패턴(19b) 및 제 3 마스크 패턴(19c)을 구비한다. 상기 마스크 패턴들(19a, 19b, 19c)은 마스크막(미도시)을 전면에 형성하고 포토레지스트 패턴들(미도시)을 식각 마스크로 이용하여 형성될 수 있다.
도 9를 참조하면, 상기 마스크 패턴들(19a, 19b, 19c)을 식각 마스크로 이용하여 상기 제 1 게이트 전극막(9) 및 상기 제 1 게이트 절연막(7)을 차례로 식각함과 동시에 상기 제 2 게이트 전극막(17) 및 상기 제 2 게이트 절연막(15)을 차례로 식각한다. 이로써, 상기 화소 영역에는 제 1 게이트 절연막 패턴(7a), 제 1 게이트 전극(9a) 및 제 1 마스크 패턴(19a)를 구비하는 제 1 게이트 패턴(20a)이 형성된다. 상기 저전압 영역에는 제 2 게이트 절연막 패턴(15a), 제 2 게이트 전극(17a) 및 상기 제 2 마스크 패턴(19b)을 구비하는 제 2 게이트 패턴(20b)이 형성되며, 상기 고전압 영역에는 제 3 게이트 절연막 패턴(7b), 제 3 게이트 전극(9c) 및 제 3 마스크 패턴(19c)을 구비하는 제 3 게이트 패턴(20c)이 형성된다. 상기 제 1 게이트 패턴(20a)은 예를 들면 트랜스퍼(transfer) 트랜지스터, 리셋(reset) 트랜지스터, 선택(select) 트랜지스터 또는 소오스 팔로어(source follwer) 트랜지스터의 게이트일 수 있다. 상기 제 2 게이트 패턴(20b)은 저전압에서 동작되는 트랜지스터의 게이트이고 상기 제 3 게이트 패턴(20c)은 고전압에서 동작되는 트랜지스터의 게이트이다. 상기 화소 영역의 상기 제 1 게이트 패턴(20a)이 상기 저전압 영역의 상기 제 2 게이트 패턴(20b)의 상기 제 2 게이트 절연막 패턴(15a) 보다 두껍고 상기 고전압 영역의 상기 제 3 게이트 패턴(20c)에 구비된 상기 제 3 게이트 절연막패턴(7b)과 동일한 막질인 상기 제 1 게이트 절연막 패턴(7a)을 구비하므로, 상기 화소 영역의 트랜지스터들은 상기 고전압 영역의 트랜지스터들에 인가되는 전압과 유사한 높은 전압에서 동작된다.
도 10을 참조하면, 상기 화소 영역에서 상기 제 1 게이트 패턴(20a)에 인접하는 상기 반도체 기판(1)에 광전변환부(또는 포토다이오드 영역, 24)을 형성한다. 상기 광전변환부(24)는, 상기 반도체 기판(1)의 표면에 인접하도록 제 1 광전변환부(23)를 형성하고, 상기 제 1 광전변환부(23) 보다 깊은 영역에 제 2 광전 변환부(21)를 형성함으로써 완성될 수 있다. 상기 제 1 광전 변환부(23)는 예를 들면 N타입일 수 있으며, 인이나 비소를 주입함으로써 형성될 수 있다. 상기 제 2 광전변환부(21)는 예를 들면 P 타입일 수 있으며, 붕소나 불화붕소를 주입함으로써 형성될 수 있다. 도시하지는 않았지만, 상기 게이트 패턴들(20a, 20b, 20c)의 측벽의 식각 손상을 치유하기 위한 게이트 재산화 공정을 더 진행할 수 있다. 그리고 상기 게이트 패턴들(20a, 20b, 20c) 및 포토레지스트 패턴(미도시)을 이온주입 마스크로 이용하여 상기 게이트 패턴들(20a, 20b, 20c)에 인접하는 상기 반도체 기판(1)에 소오스/드레인 영역(25)을 형성한다. 도시하지는 않았지만, 상기 게이트 패턴들(20a, 20b, 20c)의 측벽에 스페이서를 형성할 수 있다. 이와 같이, 플리커 노이즈와 같은 화면 불량을 갖지 않는 이미지 센서를 형성할 수 있다.
한편, 도 6 및 7을 참조하여, 상기 제 2 게이트 전극막(17)에 대해 화학기계적 연마 공정을 진행할 때, 단차에 의해 디슁(dishing) 현상이 발생할 수 있다. 이를 방지할 수 있는 이미지 센서의 형성 방법을 도 11 및 12를 참조하여 설명하기로 한다.
도 11을 참조하면, 도 6의 상태에서, 상기 제 2 게이트 전극막(17) 상에 희생막(18)을 형성한다. 상기 희생막(18)은 실리콘산화막 계열로 예를 들면, SOG(Spin On Glass) 방법에 의한 HSQ(hydro silsesquioxane)으로 형성될 수 있으며, 평탄한 상부면을 가질 수 있다.
도 12를 참조하면, 상기 희생막(18)에 대해 제 1 연마 공정을 진행하여 상기 화소 영역과 상기 고전압 영역에서 상기 제 2 게이트 전극막(17) 상의 상기 희생막(18)을 제거하여 상기 제 2 게이트 전극막(17)의 상부면이 노출된다. 이때 상기 저전압 영역에서는 단차에 의해 상기 제 2 게이트 전극막(17) 상에는 희생막(18)이 남는다. 그리고 상기 제 2 게이트 전극막(17)에 대해 제 2 연마 공정을 진행하여 상기 화소 영역과 상기 고전압 영역에서 상기 평탄화 저지막(15) 상의 상기 제 2 게이트 전극막(17)을 제거하고 상기 평탄화 저지막(15)의 상부면을 노출시킨다. 이때, 상기 저전압 영역에 잔여 희생막(18a)이 잔존할 수 있다.
후속으로, 상기 평탄화 저지막(11)과 상기 잔여 희생막(18a)을 각각 습식 식각으로 제거하여 상기 제 1 및 제 2 게이트 절연막(9, 17)의 상부면을 노출시킨다. 그리고 도 8 내지 10과 동일하게 게이트 패턴들(20a, 20b, 20c), 광전변환부(24) 및 소오스/드레인 영역(25)을 형성한다.
따라서, 본 발명에 의하면, 고전압 영역에서 두꺼운 게이트 절연막이 먼저 형성되고, 상기 두꺼운 게이트 절연막이 게이트 전극막으로 덮인 상태에서 저전압 영역에서 질소를 포함하는 분위기하에서 얇은 게이트 절연막이 형성되므로, 질소가 확산하여 상기 두꺼운 게이트 절연막 내부로 침투되는 것을 방지할 수 있다. 이로써, 계면 트랩의 증가 및 이에 따른 플리커 노이즈등의 문제를 방지할 수 있다.
Claims (22)
- 제 1 영역과 제 2 영역을 구비하는 반도체 기판을 준비하는 단계;상기 반도체 기판 상의 상기 제 1 영역에서 제 1 게이트 절연막 및 제 1 게이트 전극막을 형성하고, 상기 반도체 기판 상의 상기 제 2 영역에서 제 2 게이트 절연막 및 제 2 게이트 전극막을 형성하는 단계; 및상기 제 1 영역에서 상기 제 1 게이트 전극막 및 상기 제 1 게이트 절연막을 패터닝하여 제 1 게이트 패턴을 형성하고, 상기 제 2 영역에서 상기 제 2 게이트 전극막 및 상기 제 2 게이트 절연막을 패터닝하여 제 2 게이트 패턴을 형성하는 단계를 구비하되,상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막이 상기 제 1 게이트 전극막에 의해 덮인 상태에서, 질소(N)를 포함하는 대기 하에서 형성되는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 제 1 게이트 절연막은 실리콘산화막(SiO2)으로 형성되며, 상기 제 2 게이트 절연막은 실리콘산화질화막(SiON) 또는 실리콘산화막과 실리콘질화막의 이중막으로 형성되는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막을 형성하는 단계는,반도체 기판 상에 산화막을 형성하는 단계; 및질소를 포함하는 분위기 하에서 상기 산화막에 대해 열처리 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 1 또는 3항에 있어서,상기 질소를 포함하는 분위기는 일산화일질소(NO) 및 일산화이질소(N2O)를 포함하는 그룹에서 선택되는 적어도 하나의 가스로 만들어지는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 제 1 영역에서 상기 반도체 기판 상에 제 1 게이트 절연막 및 제 1 게이트 전극막을 형성하고, 상기 제 2 영역에서 상기 반도체 기판 상에 제 2 게이트 절연막 및 제 2 게이트 전극막을 형성하는 단계는,상기 반도체 기판의 전면 상에 제 1 게이트 절연막 및 제 1 게이트 전극막을 차례로 형성하는 단계;상기 제 2 영역에서 상기 제 1 게이트 전극막과 상기 제 1 게이트 절연막을 제거하여 상기 반도체 기판을 노출시키는 단계;상기 반도체 기판의 전면 상에 제 2 게이트 절연막과 제 2 게이트 전극막을 형성하는 단계; 및상기 제 1 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 5 항에 있어서,상기 제 1 게이트 전극막 상에 평탄화 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 6 항에 있어서,상기 제 1 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하는 단계는 상기 평탄화 저지막을 노출시키는 화학기계적 연마 공정으로 진행되는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 7 항에 있어서,상기 제 1 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하기 전에, 상기 제 2 게이트 전극막 상에 희생막을 형성하는 단계를 더 포함하되,상기 제 1 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거할 때, 상기 희생막도 제거되는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 8 항에 있어서,상기 연마 공정은,상기 제 2 게이트 전극막 상의 상기 희생막을 제거하여 상기 제 2 게이트 전극막을 노출시키는 제 1 연마 공정; 및상기 평탄화 저지막 상의 상기 제 2 게이트 절연막, 상기 제 2 게이트전극 및 상기 희생막을 제거하여 상기 평탄화 저지막을 노출시키는 제 2 연마 공정을 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 제 1 영역은 고전압 영역이고, 상기 제 2 영역은 저전압 영역인 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 10 항에 있어서,상기 제 1 영역은 화소 영역을 더 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 11 항에 있어서,상기 화소 영역에서 상기 제 1 게이트 패턴에 인접하는 상기 반도체 기판에 광전변환부를 형성하는 단계를 더 구비하는 것을 특징으로 하는 이미지 센서의 형 성 방법.
- 화소 영역, 고전압 영역 및 저전압 영역을 구비하는 반도체 기판을 준비하는 단계;상기 반도체 기판 상의 상기 화소 영역 및 상기 고전압 영역에서 제 1 게이트 절연막 및 제 1 게이트 전극막을 형성하고, 상기 반도체 기판 상의 상기 저전압 영역에서 제 2 게이트 절연막 및 제 2 게이트 전극막을 형성하는 단계; 및상기 화소 영역과 상기 고전압 영역에서 상기 제 1 게이트 전극막 및 상기 제 1 게이트 절연막을 패터닝하여 제 1 게이트 패턴을 형성하고, 상기 저전압 영역에서 상기 제 2 게이트 전극막 및 상기 제 2 게이트 절연막을 패터닝하여 제 2 게이트 패턴을 형성하는 단계를 구비하되,상기 제 2 게이트 절연막은 상기 제 1 게이트 절연막이 상기 제 1 게이트 전극막에 의해 덮인 상태에서, 질소를 포함하는 분위기 하에서 형성되는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 13 항에 있어서,상기 제 1 게이트 절연막은 실리콘산화막(SiO2)으로 형성되며, 상기 제 2 게이트 절연막은 실리콘산화질화막(SiON) 또는 실리콘산화막과 실리콘질화막의 이중막으로 형성되는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 13 항에 있어서,상기 제 2 절연막을 형성하는 단계는,반도체 기판 상에 산화막을 형성하는 단계; 및질소를 포함하는 분위기 하에서 상기 산화막에 대해 열처리 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 13 또는 15항에 있어서,상기 질소를 포함하는 분위기는 일산화일질소(NO) 및 일산화이질소(N2O)를 포함하는 그룹에서 선택되는 적어도 하나의 가스로 이루어지는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 13 항에 있어서,상기 화소 영역과 상기 고전압 영역에서 상기 반도체 기판 상에 제 1 게이트 절연막 및 제 1 게이트 전극막을 형성하고, 상기 저전압 영역에서 상기 반도체 기판 상에 제 2 게이트 절연막 및 제 2 게이트 전극막을 형성하는 단계는,상기 반도체 기판의 전면 상에 제 1 게이트 절연막 및 제 1 게이트 전극막을 차례로 형성하는 단계;상기 저전압 영역에서 상기 제 1 게이트 전극막과 상기 제 1 게이트 절연막 을 제거하여 상기 반도체 기판을 노출시키는 단계;상기 반도체 기판의 전면 상에 제 2 게이트 절연막과 제 2 게이트 전극막을 형성하는 단계; 및상기 화소 영역과 상기 고전압 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 17 항에 있어서,상기 제 1 게이트 전극막 상에 평탄화 저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 18 항에 있어서,상기 화소 영역과 상기 고전압 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하는 단계는 상기 평탄화 저지막을 노출시키는 화학기계적 연마 공정으로 수행되는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 19 항에 있어서,상기 화소 영역과 상기 고전압 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거하기 전에, 상기 제 2 게이트 전극막 상에 희생막을 형성하는 단계를 더 포함하되,상기 화소 영역과 상기 고전압 영역에서 상기 제 2 게이트 전극막과 상기 제 2 게이트 절연막을 제거할 때, 상기 희생막도 제거되는 것을 특징으로 하는 이미지 센서의 형성 방법.
- 제 20 항에 있어서,상기 연마 공정은,상기 제 2 게이트 전극막 상의 상기 희생막을 제거하여 상기 제 2 게이트 전극막을 노출시키는 제 1 연마 공정; 및상기 평탄화 저지막 상의 상기 제 2 게이트 절연막, 상기 제 2 게이트전극 및 상기 희생막을 제거하여 상기 평탄화 저지막을 노출시키는 제 2 연마 공정을 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법
- 제 13 항에 있어서,상기 화소 영역에서 상기 제 1 게이트 패턴에 인접하는 상기 반도체 기판에 광전변환부를 형성하는 단계를 더 구비하는 것을 특징으로 하는 이미지 센서의 형성 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20140228 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |