KR20070069594A - 이미지 센서의 형성 방법 - Google Patents
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Abstract
본 발명은 이미지 센서의 형성 방법에 관한 것이다. 본 발명의 일 실시예에 따른 이미지 센서의 형성 방법은 금속 실리사이드를 형성하기 전에 반사 방지막과 층간 절연막을 형성하는 것을 포함한다. 본 발명에 의하면, 수광 소자 상에 반사 방지막과 층간 절연막이 형성되어 수광 소자가 보호된다.
씨모스 이미지 센서, 수광 소자, 실리사이드
Description
도 1 내지 도 6은 본 발명의 일 실시예에 따른 이미지 센서의 형성 방법을 설명하기 위한 단면도들이다.
♧ 도면의 주요부분에 대한 참조번호의 설명 ♧
100 : 반도체 기판 102 : 소자 분리막
104 : 수광 소자 106 : 저농도의 불순물 영역
107 : 고농도의 불순물 영역 114 : 게이트 전극
130 : 반사 방지막 123 : 게이트 스페이서
152 : 금속 실리사이드 160 : 식각 정지막
본 발명은 반도체 장치에 관한 것으로, 더욱 상세하게는 이미지 센서의 형성 방법에 관한 것이다.
통상의 이미지 센서는 픽셀 어레이(pixel array), 즉, 이차원의 매트릭스 형태로 배열된 복수 개의 픽셀들로 이루어지며, 각 픽셀은 입사되는 빛(photon)에 의해 신호 전하를 발생하는 수광 소자와 상기 수광 소자에서 발생한 신호 전하를 이 송 및 출력하기 위한 소자를 포함한다. 신호 전하의 이송 및 출력 방식에 따라 이미지 센서는 크게 전하결합소자(CCD:Charge Coupled Device)형 이미지 센서 (이하 '씨씨디 이미지 센서'라 칭함)와 상보성 금속산화물반도체(CMOS: Complementary Metal Oxide Semiconductor)형 이미지 센서 (이하 '씨모스 이미지 센서'라 칭함)의 두 종류로 나뉜다.
상기 씨모스 이미지 센서는 픽셀 수만큼 수광 소자와 스위칭 소자가 구비되고 이것을 이용하여 광학적 영상을 전기 신호로 출력하는 방식을 적용한 것이다. 이는 씨씨디 이미지 센서에 비하여 구동 방식이 간편하고, 신호처리 회로를 단일칩에 집적할 수 있어 소형화가 가능하며, 또한 전력 소모가 적어 배터리를 오래 사용할 수 있는 장점이 있다. 특히 1990년대 후반에 들어서 씨모스 공정 기술의 발달과 신호처리 알고리즘 등의 개선으로 기존 제품에 내재되었던 단점들이 극복되었고, 최근에는 모바일 폰이나 카메라 등 다양한 제품에 널리 사용되면서 그 수요가 크게 증가하고 있다.
통상의 씨모스 이미지 센서는 빛을 감지하여 신호를 발생하는 화소부와 상기 화소부의 신호를 처리하는 주변회로부를 포함한다. 상기 화소부 및 주변회로부에는 모스 트랜지스터와 같은 반도체 소자가 사용되는데, 고집적화 및 고속화를 위해서는 반도체 소자의 특정 영역 상부에 금속 실리사이드를 형성하여 해당 영역의 저항을 낮추는 것이 필요하다. 예컨대 모스 트랜지스터의 소오스 영역이나 드레인 영역 또는 게이트 전극의 상부에 금속 실리사이드가 형성될 수 있다.
씨모스 이미지 센서의 화소부에는 빛에 반응하여 전자-홀 쌍을 생성하는 수 광 소자가 구비된다. 그런데, 상기 수광 소자 상에는 금속 실리사이드가 형성되지 않는 것이 좋다. 그 이유는 금속 실리사이드는 청색과 같이 파장이 짧은 빛의 투과를 막아 빛에 대한 감도를 떨어뜨리고, 빛을 감지하지 않은 상태에서도 전류(dark current)를 생성하는 소오스로서 작용하는 등 수광 소자의 광특성을 저하시키기 때문이다. 위와 같은 점을 고려하여, 주변회로부의 소정 영역에 금속 실리사이드를 형성하기 전에 화소부에 실리사이드 방지층을 형성한다.
그러나, 상기 실리사이드 방지층은 최적화된 반사 방지막을 형성하는 것을 어렵게 하고, 각 영역에서 막질의 차이로 과잉 식각을 유발하는 등 여러 가지 문제점을 유발시킨다. 또한, 종래의 씨모스 이미지 센서를 형성하는 공정 중에서 게이트 스페이서를 형성하기 위한 식각 공정에서는 수광 소자가 식각 손상을 받아 제품의 신뢰성이 저하되는 문제가 있다.
본 발명은 이상에서 언급한 상황을 고려하여 제안된 것으로, 본 발명이 이루고자 하는 기술적 과제는 신뢰성이 향상된 이미지 센서의 형성 방법을 제공하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 이미지 센서의 형성 방법은 금속 실리사이드를 형성하기 전에 반사 방지막과 층간 절연막을 형성하는 것을 포함한다.
본 발명의 일 실시예에 따른 이미지 센서의 형성 방법은 기판에 활성 영역을 한정하는 소자 분리막을 형성하고, 상기 활성 영역에 수광 소자를 형성하고, 상기 활성 영역 상에 게이트 전극들을 형성하고, 상기 기판 상에 반사 방지막과 층간 절연막을 형성하고, 식각 공정을 진행하여, 상기 게이트 전극들의 상부면과 그 양측 또는 일측의 기판을 선택적으로 노출시키고, 상기 노출된 게이트 전극 상부면 및 기판에 금속 실리사이드를 형성하는 것을 포함한다.
이 실시예에서, 상기 식각 공정에 의해 패터닝된 반사 방지막과 층간 절연막은 상기 수광소자의 전면을 덮을 수 있다. 또한, 상기 게이트 전극들은 전송 게이트 전극을 포함하며, 상기 패터닝된 반사 방지막과 층간 절연막은 상기 전송 게이트 전극 상부면의 일부를 덮을 수 있다.
이 실시예에서, 상기 게이트 전극들을 형성한 후 상기 게이트 전극들 양측 또는 일측에 저농도의 불순물 영역을 형성하고, 상기 식각 공정을 진행한 후 노출된 기판에 고농도의 불순물 영역을 형성하는 것을 더 포함할 수 있다.
이 실시예에서, 상기 반사 방지막은 실리콘산화막 및 실리콘질화막 또는 실리콘산화막 및 실리콘산화질화막의 이층막 구조로 형성되거나, 실리콘산화막, 실리콘질화막 및 실리콘산화질화막의 삼층막 구조로 형성될 수 있다.
이 실시예에서, 상기 반사 방지막 및 층간 절연막의 일부를 식각할 때 상기 게이트 전극의 양측벽을 덮는 게이트 스페이서가 형성될 수 있다. 상기 게이트 스페이서는 상기 반사 방지막이 식각되어 형성될 수 있다.
이 실시예에서, 상기 금속 실리사이드를 형성하기 전에, 상기 금속 실리사이드가 형성되는 곳만 선택적으로 노출시키는 실리사이드 방지층을 형성하는 것을 더 포함할 수 있다. 또한, 상기 금속 실리사이드를 형성한 후에 기판 전면에 식각 정지막을 형성하는 것을 더 포함할 수 있다.
본 발명에 의하면, 수광 소자가 손상 또는 오염되지 않고 이미지 센서가 형성될 수 있다.
이하에서는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되게 표현될 수 있다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 이미지 센서의 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 화소부(A)와 주변회로부(B)를 포함하는 반도체 기판(100)에 활성영역을 한정하는 소자분리막(102)이 형성된다. 소자분리막(102)은 기판(100)을 식각하여 트렌치를 형성한 후 이를 절연 물질로 매립하는 통상의 트렌치 격리 공정에 의해 형성될 수 있다.
화소부(A)와 주변회로부(B)의 활성 영역에는 각각 하나 이상의 게이트 전극(114a,114b,114b')이 형성된다. 게이트 전극(114a,114b,114b')과 기판(100) 사이에 게이트 절연막(112)이 배치된다. 게이트 절연막(112)은 열산화 공정을 통해 실리콘산화막으로 형성될 수 있다. 게이트 전극(114a,114b,114b')은 도전 물질, 예컨대 도핑된 폴리실리콘, 폴리사이드, 또는 금속 물질 등으로 형성될 수 있다. 화소부(A)의 게이트 전극(114a)은 전송 게이트 전극일 수 있다. 도면에 도시되지 않았지만, 리셋 게이트 전극, 구동 게이트 전극, 또는 선택 게이트 전극 등이 더 형성될 수 있다. 게이트 절연막(112)을 형성하기 전에 p형 웰을 형성하기 위한 이온주입 공정과 게이트 전극(114a,114b,114b')의 문턱 전압을 조절하기 위한 이온주입 공정이 진행될 수 있다.
화소부(A)에는 수광 소자(104)가 형성된다. 수광 소자(104)는 소자 분리막(102)에 의해 서로 전기적으로 격리되고, 기판(100)에 이차원적으로 배열된다. 수광 소자(104)는 빛을 감지하여 이를 전기적 신호로 변환할 수 있는 소자를 말하며, 예컨대 포토다이오드(photodiode)가 있다. 이하에서는 수광 소자(104)로서 포토다이오드를 사용할 경우를 간략히 설명한다. 포토다이오드 형성을 위해서 p형 기판에 p형 에피탁시얼(epitaxial) 실리콘층을 형성하고, p형 에피탁시얼층에 n형 불순 물 이온을 주입하여 포토다이오드의 n형 영역을 형성한다. 이어서, n형 영역의 표면에 p형 불순물 이온을 주입하여 p형 영역을 형성한다. 이때, 포토다이오드의 p형 영역과 p형 에피탁시얼층은 서로 전기적으로 접속될 수 있다. 이에 의해, pn접합 포토다이오드가 형성된다. 광전자에 의한 신호 전하는 포토다이오드의 n형 영역에서 형성된다. p형 에피탁시얼층은 포토다이오드의 n형 영역에 형성된 신호 전하가 p형 기판으로 누설되는 것을 방지할 수 있다.
수광 소자(104)에 대향된 게이트 전극(114a) 일측과 게이트 전극(114b,114b') 양측의 활성 영역에 불순물 이온을 주입하여 저농도의 불순물 영역(106a,106b,106b')이 형성된다. 도시되지 않은 리셋 게이트 전극, 구동 게이트 전극, 및 선택 게이트 전극은 양측에 저농도의 불순물 영역이 형성될 수 있고, 서로 인접하는 게이트 전극들은 그 사이에 형성되는 저농도의 불순물 영역을 서로 공유한다.
게이트 전극(114a,114b,114b')이 형성된 기판(100) 상에 버퍼 산화막(120)이 형성된다. 버퍼 산화막(120)은 재생산화(Gate Poly Oxidation) 공정, 열산화 공정, 화학기상증착 공정 등을 통하여 실리콘산화막으로 형성될 수 있다.
버퍼 산화막(120) 상에 반사 방지막(130)과 층간 절연막(140)이 차례로 형성된다. 반사 방지막(130)은 화학기상증착 공정을 통해 실리콘산화막 및 실리콘질화막 또는 실리콘산화막 및 실리콘산화질화막의 이층막 구조로 형성되거나, 실리콘산화막, 실리콘질화막 및 실리콘산화질화막의 삼층막 구조로 형성될 수 있다. 층간 절연막(140)은 화학기상증착 공정을 통해 실리콘산화막으로 형성될 수 있다. 층간 절연막(140)의 상부면은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 통해 평탄하게 될 수 있다. 층간 절연막(140)의 형성 전후에 진행되는 열처리 공정에서 충분한 열을 가해도, 반사 방지막(130)이 수광 소자(104)를 덮고 있기 때문에, 수광 소자(104)는 열 손상(heat defect)을 받지 않는다.
도 2를 참조하면, 층간 절연막(140) 상에 감광막 패턴(150)이 형성된다. 감광막 패턴(150)은 적어도 수광 소자(104)를 완전히 덮을 수 있다. 감광막 패턴(150)을 식각 마스크로 하여 식각 공정이 진행된다. 이때, 이방성 건식 식각이 사용될 수 있다. 이에 의해, 감광막 패턴(150) 아래에 버퍼 산화막 패턴(120p), 반사 방지막 패턴(130p), 및 층간 절연막 패턴(140p)이 형성된다. 화소부(A)에서는 게이트 전극(114a)의 상부면의 일부가 노출되고, 그 일측에 게이트 스페이서(123a)가 형성된다. 게이트 스페이서(123a)는 "L"형의 버퍼 산화막 패턴(121a)과 반사 방지막 패턴(122a)을 포함한다. 도시되지 않았지만, 리셋 게이트 전극, 구동 게이트 전극, 및 선택 게이트 전극은 그 상부면이 모두 노출될 수 있으며, 그 양측에 게이트 스페이서(123a)가 형성될 수 있다. 주변회로부(B)에서는 게이트 전극(114b,114b')의 상부면이 모두 노출되고, 그 양측에 게이트 스페이서(123b,123b')가 형성된다. 게이트 스페이서(123b,123b')는 "L"형의 버퍼 산화막 패턴(121b,121b')과 반사 방지막 패턴(122b,122b')을 포함한다.
도 3을 참조하면, 감광막 패턴(150)이 제거되고, 감광막 패턴(155)이 형성된다. 감광막 패턴(155)을 이온주입 마스크로 사용하여 불순물 이온을 주입하여 고농도의 불순물 영역(107a,107b)이 형성된다. 이때, 주입되는 불순물 이온은 n형일 수 있으며, 이에 의해 주변회로부(B)에는 엔모스(NMOS) 트랜지스터가 형성될 수 있다.
화소부(A)의 게이트 전극(114a)을 사이에 두고 수광 소자(104)와 대향하는 불순물 영역(108a)이 플로팅 확산 영역이 된다. 이에 의해, 게이트 전극(114a), 수광 소자(104)의 n형 영역, 및 불순물 영역(108a)으로 이루어지는 전송 트랜지터가 완성된다. 도시되지 않았지만, 리셋 트랜지스터, 구동 트랜지스터, 및 선택 트랜지스터도 함께 완성될 수 있다.
도 4를 참조하면, 감광막 패턴(155)이 제거되고, 감광막 패턴(157)이 형성된다. 감광막 패턴(157)을 이온주입 마스크로 사용하여 불순물 이온을 주입하여 고농도의 불순물 영역(107b')이 형성된다. 이때, 주입되는 불순물 이온은 p형일 수 있으며, 이에 의해 주변회로부(B)에는 피모스(PMOS) 트랜지스터가 형성될 수 있다. 이와 같이, 이온주입 공정을 2번 반복 진행함으로써 주변회로부(B)에 엔모스 트랜지스터와 피모스 트랜지스터가 모두 형성될 수 있다.
또한, 불순물 영역(108a,108b,108b')은 게이트 스페이서(123a,123b,123b') 아래에 형성된 저농도의 불순물 영역(106a,106b,106b')과 고농도의 불순물 영역(107a,107b,107b')으로 이루어진다. 본 발명의 실시예에서 불순물 영역(108a, 108b,108b')은 엘디디(LDD:Lightly Doped Drain) 구조로 형성된다. 그러나, 이에 한정되지 않고 저농도의 불순물 영역이 고농도의 불순물 영역을 둘러싸는 디디디(DDD:Double Doped Drain) 구조로 형성될 수 있다.
도 5를 참조하면, 감광막 패턴(157)을 제거한 후 기판(100) 전면에 금속막 (160)이 형성된다. 금속막(160)은 예컨대, 스퍼터링법을 사용하여 코발트(Co), 티타늄(Ti), 니켈(Ni), 또는 텅스텐(W)과 같은 금속 물질로 형성될 수 있다. 금속막(160)이 형성된 후에는 급속 열처리(Rapid Thermal Process)를 통하여 기판(100) 또는 게이트 전극(114a,114b,114b')의 실리콘과 금속막(160)이 반응하여 금속 실리사이드(162)가 형성된다.
금속막(160)을 형성하기 전에 실리사이드 방지층(미도시)이 더 형성될 수 있다. 실리사이드 방지층은 금속과 실리콘이 접하여 실리사이드 반응이 일어나는 것을 방지한다. 실리사이드 방지층은 널리 알려진 박막 형성 공정을 통해 실리콘질화막으로 형성될 수 있다. 또한 실리콘질화막에 의한 스트레스를 완화시키기 위해 산화막이 추가될 수 있다. 산화막은 열산화 공정을 통해 중온산화막(Middle Temperature Oxide)으로 형성될 수 있다. 실리사이드 방지층은 화소부(A)외에 주변회로부(B)까지 형성된다.
본 발명의 실시예에서 실리사이드 방지층이 생략될 수 있다. 수광 소자(104) 상에 반사 방지막 패턴(130p)과 층간 절연막 패턴(140p)이 두껍게 형성되어 있기 때문에 실리사이드 방지층을 형성하지 않아도 금속막(160)을 구성하는 금속 물질이 수광 소자(104)에 침투되는 것이 방지될 수 있다.
도 6을 참조하면, 금속막(160)을 제거한 후 기판 전면에 식각 정지막(170)이 형성된다. 식각 정지막(170)은 널리 알려진 박막 형성 방법을 사용하여 실리콘질화막 또는 실리콘산화질화막으로 형성될 수 있다. 이어서, 기판 전면에 절연막을 형성한 후 식각 정지막이 노출될 때까지 평탄화 공정을 진행하여 층간절연막(180) 이 형성된다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로, 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 본 발명에 의하면, 수광 소자가 손상 또는 오염되지 않고 이미지 센서가 형성될 수 있다. 또한, 이미지 센서의 동작 특성이 개선되어 제품의 신뢰성이 향상될 수 있다.
Claims (11)
- 기판에 활성 영역을 한정하는 소자 분리막을 형성하고;상기 활성 영역에 수광 소자를 형성하고;상기 활성 영역 상에 게이트 전극들을 형성하고;상기 기판 상에 반사 방지막과 층간 절연막을 형성하고;식각 공정을 진행하여, 상기 게이트 전극들의 상부면과 그 양측 또는 일측의 기판을 선택적으로 노출시키고;상기 노출된 게이트 전극 상부면 및 기판에 금속 실리사이드를 형성하는 것을 포함하는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 식각 공정에 의해 패터닝된 반사 방지막과 층간 절연막은 상기 수광소자의 전면을 덮는 이미지 센서의 형성 방법.
- 제 2 항에 있어서,상기 게이트 전극들은 전송 게이트 전극을 포함하며,상기 패터닝된 반사 방지막과 층간 절연막은 상기 전송 게이트 전극 상부면의 일부를 덮는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 게이트 전극들을 형성한 후 상기 게이트 전극들 양측 또는 일측에 저농도의 불순물 영역을 형성하고,상기 식각 공정을 진행한 후 노출된 기판에 고농도의 불순물 영역을 형성하는 것을 더 포함하는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 반사 방지막은 실리콘산화막 및 실리콘질화막 또는 실리콘산화막 및 실리콘산화질화막의 이층막 구조로 형성되거나, 실리콘산화막, 실리콘질화막 및 실리콘산화질화막의 삼층막 구조로 형성되는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 반사 방지막 및 층간 절연막의 일부를 식각할 때 상기 게이트 전극의 양측벽을 덮는 게이트 스페이서가 형성되는 이미지 센서의 형성 방법.
- 제 6 항에 있어서,상기 게이트 스페이서는 상기 반사 방지막이 식각되어 형성되는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 금속 실리사이드를 형성하기 전에, 상기 금속 실리사이드가 형성되는 곳만 선택적으로 노출시키는 실리사이드 방지층을 형성하는 것을 더 포함하는 이미지 센서의 형성 방법.
- 제 1 항에 있어서,상기 금속 실리사이드를 형성한 후에 기판 전면에 식각 정지막을 형성하는 것을 더 포함하는 이미지 센서의 형성 방법.
- 화소부와 주변회로부를 포함하는 기판에 활성 영역을 한정하는 소자 분리막을 형성하고;상기 화소부에 수광 소자를 형성하고;상기 화소부와 상기 주변회로부에 각각 적어도 하나의 게이트 전극을 형성하고;상기 게이트 전극의 양측 또는 일측에 저농도의 불순물 영역을 형성하고;상기 기판 상에 반사 방지막과 층간 절연막을 형성하고;식각 공정을 진행하여, 상기 게이트 전극의 상부면과 상기 저농도의 불순물 영역을 선택적으로 노출시키고;상기 노출된 저농도의 불순물 영역에 불순물 이온을 주입하여 고농도의 불순물 영역을 형성하고;상기 노출된 게이트 전극 상부면과 상기 고농도의 불순물 영역 상부면에 금 속 실리사이드를 형성하는 것을 포함하는 이미지 센서의 형성 방법.
- 제 10 항에 있어서,상기 식각 공정에 의해 패터닝된 반사 방지막 및 층간 절연막은 상기 수광 소자의 전면 및 상기 전송 게이트 전극 상부면의 일부를 덮는 이미지 센서의 형성 방법.
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