KR100938732B1 - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

게이트 절연막의 일부를 고유전체막으로 구성한 경우에 적합한 2종 게이트 프로세스를 제공한다. 기판(1) 상에 질화실리콘막보다 비유전률이 큰 고유전체막, 예를 들면 산화티탄막(6)(내부 회로의 게이트 절연막)을 퇴적한 후, 산화티탄막(6)의 상부에 질화실리콘막(7)을 퇴적한다. 질화실리콘막(7)은, 다음 공정에서 기판(1)의 표면을 열산화할 때에 산화티탄막(6)이 산화되는 것을 방지하는 산화 방지막으로서 기능한다. 다음으로, 내부 회로 영역에 질화실리콘막(7)과 산화티탄막(6)을 남기고, I/O 회로 영역의 질화실리콘막(7)과 산화티탄막(6)을 제거한 후, 기판(1)을 열산화함으로써, I/O 회로 영역의 기판(1)의 표면에 산화실리콘막(8)(I/O 회로의 게이트 절연막)을 형성한다.
Figure R1020020070314
게이트 절연막, 질화실리콘막, 산화실리콘막, 비유전율, 환산 막 두께

Description

반도체 집적 회로 장치 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 2는 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 3은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 4는 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 5는 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 6은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 7은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 8은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판 의 주요부 단면도.
도 9는 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 10은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 11은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 12는 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 13은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 14는 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 15는 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 16은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 17은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 18은 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판 의 주요부 단면도.
도 19는 본 발명의 일 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 20은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 21은 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
도 22는 본 발명의 다른 실시예인 MISFET의 제조 방법을 도시하는 반도체 기판의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 소자 분리홈
3 : 산화실리콘막
4 : p형 웰
5 : n형 웰
6 : 산화티탄막(제1 절연막)
7 : 질화실리콘막(산화 방지막)
8 : 산화실리콘막(제2 절연막)
9a : n형 다결정 실리콘막
9b : p형 다결정 실리콘막
9A, 9B : 게이트 전극
10 : 질화실리콘막
11 : n-형 반도체 영역
12 : p-형 반도체 영역
13 : 측벽 스페이서
14 : n+형 반도체 영역(소스, 드레인)
15 : p+형 반도체 영역(소스, 드레인)
16 : 질화실리콘막
17 : 코발트 실리사이드층
17a : 코발트막
18 : 질화실리콘막
19 : 산화실리콘막
20 : 컨택트홀
21∼27 : 텅스텐 배선
40, 41, 42 : 포토레지스트막
Qn1, Qn2 : n채널형 MISFET
Qp1, Qp2 : p채널형 MISFET
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히, 동일한 반도체 기판 상에 게이트 절연막의 막 두께가 다른 2종 이상의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)를 형성하는 반도체 집적 회로 장치에 적용하기에 유효한 기술에 관한 것이다.
최근의 반도체 디바이스는, 동일한 반도체 칩 내에서의 다전원화가 진행되고 있기 때문에, 얇은 막 두께의 게이트 절연막과 두꺼운 막 두께의 게이트 절연막을 동일한 반도체 칩 내에 나누어 제작하는 프로세스, 소위 2종 게이트 프로세스가 실용화되고 있다.
예를 들면 특개2000-188338호 공보는, 반도체 기판의 제1 영역과 제2 영역에 산화실리콘으로 이루어지는 게이트 절연막과 질화실리콘으로 이루어지는 게이트 절연막을 나누어 제작하는 2종 게이트 프로세스를 개시하고 있다.
상기 공보에 기재된 2종 게이트 프로세스에서는, 우선 제1 및 제2 영역의 반도체 기판 상에 제1 산화실리콘막을 형성한 후, 제1 영역의 제1 산화실리콘막을 에칭으로 선택적으로 제거하여, 제1 영역의 반도체 기판 표면을 노출시킨다.
다음으로, 제1 영역의 반도체 기판 상과 제2 영역의 제1 산화실리콘막 상에 질화실리콘막을 형성한 후, 제2 질화실리콘막과 제1 산화실리콘막을 에칭으로 선택적으로 제거하여, 제2 영역의 반도체 기판 표면을 노출시킨다.
다음으로, 반도체 기판을 열산화하고, 제2 영역의 반도체 기판 표면에 제2 산화실리콘막을 형성함으로써, 제1 영역의 반도체 기판 표면에는 질화실리콘으로 이루어지는 제1 게이트 절연막이 형성되고, 제2 영역의 반도체 기판 표면에는, 제2 산화실리콘으로 이루어지는 제2 게이트 절연막이 형성된다.
MISFET의 저전압 동작을 실현하기 위해서는, MISFET의 미세화에 비례하여 게이트 절연막을 박막화할 필요가 있고, 예를 들면 게이트 길이가 0.2㎛ 이하인 MISFET에서는, 산화실리콘막의 막 두께로 환산할 때 3㎚ 정도의 얇은 막 두께의 게이트 절연막이 요구된다.
그러나, 산화실리콘막을 사용한 게이트 절연막의 막 두께가 3㎚보다 얇아지면, 게이트 절연막을 관통하여 흐르는 직접 터널 전류가 증가되어, 저소비 전력화의 관점에서 무시할 수 없을 정도의 게이트 누설 전류가 발생한다. 그 대책으로서는, 비유전률이 산화실리콘보다 큰 산화티탄(TiO2)이나 산화탄탈(Ta2O5)막 등의 고유전체막을 사용함으로써, 게이트 절연막의 물리적인 막 두께를 크게 하는 선택지(肢)가 생각된다.
따라서, 상술한 2종 게이트 프로세스에서는, 게이트 절연막의 일부를 고유전체막으로 형성하고, 다른 일부를 산화실리콘막으로 형성하는 프로세스의 채용이 불가결하다.
또한, 게이트 절연막을 산화실리콘막으로 형성한 종래의 게이트 가공 프로세스에서는, 포토레지스트막을 마스크로 한 드라이 에칭으로 게이트 전극을 형성했을 때, 게이트 전극의 측벽 단부의 게이트 산화막이 등방적으로 에칭되어 언더컷트가 발생하는 것에 기인하는 게이트 전극의 내압 저하를 개선하기 위해, 게이트 전극을 형성한 직후에 반도체 기판을 열산화하는 처리, 소위 라이트 산화 처리가 행해지고 있다(예를 들면 특개평7-94716호 공보 등).
그러나, 게이트 절연막을 고유전체막으로 형성한 경우에는, 게이트 전극의 형성 후에 라이트 산화 처리를 행하면, 고유전체막과 반도체 기판과의 계면이 산화되어 산화실리콘막이 형성되기 때문에, 게이트 절연막의 유전율이 저하된다고 하는 문제가 발생한다. 따라서, 이 경우에는, 라이트 산화 처리에 의해 게이트 전극 측벽 단부의 프로파일을 개선할 수 없게 된다.
본 발명의 목적은, 게이트 절연막의 일부를 고유전체막으로 구성한 2종 게이트 프로세스를 제공하는 것에 있다.
본 발명의 다른 목적은, 게이트 절연막을 고유전체로 구성한 MISFET의 신뢰성을 확보할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면에서 명백해질 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 집적 회로 장치는,
반도체 기판의 주면의 제1 영역에 제1 MISFET가 형성되고, 상기 반도체 기판 의 주면의 제2 영역에 제2 MISFET가 형성된 반도체 집적 회로 장치에 있어서,
상기 제1 MISFET의 게이트 절연막은, 질화실리콘보다 비유전률이 높은 제1 절연막으로 구성되며,
상기 제2 MISFET의 게이트 절연막은, 산화실리콘으로 이루어지는 제2 절연막으로 구성되며,
상기 제1 절연막의 산화실리콘막 환산 막 두께는, 상기 제2 절연막의 산화실리콘막 환산 막 두께보다 얇은 것을 특징으로 한다.
본 발명의 반도체 집적 회로 장치의 제조 방법은,
(a) 반도체 기판의 주면 상에, 질화실리콘보다 비유전률이 높은 제1 절연막을 형성한 후, 상기 제1 절연막 상에 산화 방지막을 형성하는 공정과,
(b) 상기 반도체 기판의 제1 영역의 상기 산화 방지막을 에칭 마스크로 피복하고, 상기 반도체 기판의 제2 영역의 상기 산화 방지막과 상기 제1 절연막을 에칭함으로써, 상기 제2 영역의 반도체 기판 표면을 노출시키는 공정과,
(c) 상기 (b) 공정 후, 상기 반도체 기판을 열산화함으로써, 상기 제2 영역의 반도체 기판 표면에 산화실리콘으로 이루어지는 제2 절연막을 형성하는 공정과,
(d) 상기 제1 영역의 상기 산화 방지막을 제거한 후, 상기 제1 영역의 상기 제1 절연막 상에 제1 MISFET의 게이트 전극을 형성하고, 상기 제2 영역의 상기 제2 절연막 상에 제2 MISFET의 게이트 전극을 형성하는 공정
을 포함한다.
본 발명의 반도체 집적 회로 장치의 제조 방법은, 상기 (d) 공정 후,
(e) 상기 제1 및 제2 MISFET의 각각의 게이트 전극을 세선화함으로써, 상기 게이트 전극의 폭을 그 하부의 게이트 절연막의 폭보다 좁게 하는 공정을 더 포함하고 있다.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또한, 실시예를 설명하기 위한 모든 도면에서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 이하의 실시예에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙으로 하여 반복하지 않는다.
(실시예 1)
본 실시예의 CMOS-LSI는, 회로의 소비 전력을 저감하는 관점에서, 내부 회로를 구성하는 MISFET를 저전압으로 동작시킨다. 이 때문에, 내부 회로를 구성하는 MISFET의 게이트 절연막을, 산화실리콘막의 막 두께로 환산할 때의 막 두께가 3㎚ 미만인 얇은 절연막으로 구성한다. 한편, 외부의 고전압이 인가되는 입출력(I/O) 회로의 MISFET는, 게이트 내압을 확보할 필요가 있으므로, 산화실리콘막의 막 두께로 환산할 때의 막 두께가 3㎚ 이상인 두꺼운 절연막으로 게이트 절연막을 형성한다.
이 경우, 내부 회로를 구성하는 MISFET의 게이트 절연막을 산화실리콘막으로 형성하면, 얇은 게이트 절연막을 관통하여 흐르는 직접 터널 전류가 증가되어, 저소비 전력화의 관점에서 무시할 수 없을 정도의 게이트 누설 전류가 발생한다. 따라서, 본 실시예에서는, 내부 회로를 구성하는 MISFET의 게이트 절연막을, 산화실리콘막의 막 두께로 환산할 때의 막 두께가 3㎚ 미만이어도 물리적인 막 두께가 3 ㎚보다 두꺼운 고유전율막, 구체적으로는 질화실리콘막(비유전률=7∼8)보다 큰 비유전률을 가진 절연막으로 형성한다. 한편, I/O 회로를 구성하는 MISFET는, 고전압 동작 시의 신뢰성을 확보하기 위해, 게이트 절연막을 산화실리콘막으로 형성한다.
본 실시예의 CMOS-LSI의 제조 방법을 도 1∼도 19를 이용하여 공정순으로 설명한다. 또한, 도 1∼도 19에서, 반도체 기판의 좌측 영역은 내부 회로 영역을 나타내고, 우측 영역은 I/O 회로 영역을 나타내고 있다.
우선, 도 1에 도시한 바와 같이, 예를 들면 1∼10Ω㎝ 정도의 비저항을 갖는 p형의 단결정 실리콘으로 이루어지는 반도체 기판(이하, 기판이라고 함)(1)에 소자 분리홈(2)을 형성한다. 소자 분리홈(2)을 형성하기 위해서는, 소자 분리 영역의 기판(1)을 에칭하여 홈을 형성한 후, 홈의 내부를 포함하는 기판(1) 상에 CVD법으로 산화실리콘막(3)을 퇴적하고, 계속해서 홈의 외부의 산화실리콘막(3)을 화학 기계적으로 연마함으로써 제거한다. 다음으로, 기판(1)의 일부에 붕소를 이온 주입하여 p형 웰(4)을 형성하고, 다른 일부에 인을 이온 주입하여 n형 웰(5)을 형성한다.
다음으로, 기판(1)의 표면을 불산으로 세정하여 자연 산화막을 제거한 후, 도 2에 도시한 바와 같이, 기판(1) 상에 질화실리콘막보다 비유전률이 큰 고유전체막, 예를 들면 산화티탄(TiO2)막(6)을 퇴적한다. 산화티탄막(6)은, 산화실리콘막의 막 두께로 환산할 때의 막 두께가 3㎚ 미만으로 되는 막 두께로 퇴적한다.
질화실리콘막보다 비유전률이 큰 고유전체막으로서는, 상기 산화티탄막(6) 외에, 산화지르코늄(ZrO2)막, 산화하프늄(HfO2)막 등의 4A족 원소의 산화물이나, 산화탄탈(Ta2O5)막 등을 이용할 수 있다. 또한, 이들 금속 산화물막은, 성막 시에 기판(1)에 미치는 손상을 저감하는 관점에서, 유기 금속 소스 가스를 이용한 CVD법에 의해 퇴적하는 것이 바람직하다.
다음으로, 도 3에 도시한 바와 같이, 산화티탄막(6)의 상부에 CVD법으로 질화실리콘막(7)을 퇴적한다. 이 질화실리콘막(7)은, 다음 공정에서 I/O 회로 영역의 기판(1)의 표면을 열산화할 때에 내부 회로 영역의 기판(1)이 산화되는 것을 방지하는 산화 방지막으로서 기능한다.
다음으로, 도 4에 도시한 바와 같이, 내부 회로 영역의 질화실리콘막(7)을 포토레지스트막(40)으로 피복하고, 이 포토레지스트막(40)을 마스크로 한 드라이 에칭으로 I/O 회로 영역의 질화실리콘막(7) 및 산화티탄막(6)을 제거하고, I/O 회로 영역의 기판(1)(p형 웰(4), n형 웰(5))의 표면을 노출시킨다. 내부 회로 영역의 기판(1)의 표면에 남은 산화티탄막(6)은, 내부 회로를 구성하는 MISFET의 게이트 절연막으로서 사용된다.
다음으로, 포토레지스트막(40)을 애싱에 의해 제거하고, 계속해서 기판(1)의 표면을 불산으로 세정한 후, 도 5에 도시한 바와 같이, 기판(1)을 열산화함으로써 I/O 회로 영역의 기판(1)(p형 웰(4), n형 웰(5))의 표면에 산화실리콘막(8)을 형성한다. 산화실리콘막(8)은 I/O 회로를 구성하는 MISFET의 게이트 절연막으로서 사 용된다. 또한, 산화실리콘막(8)은, I/O 회로를 구성하는 MISFET의 신뢰성을 확보하기 위해, 3㎚ 이상의 두꺼운 막 두께로 형성한다. 한편, 표면이 질화실리콘막(7)으로 피복된 내부 회로 영역의 기판(1)은, 상기 열산화 공정에서 산화되지 않기 때문에, 내부 회로 영역에 형성되는 게이트 절연막의 산화실리콘막의 막 두께로 환산할 때의 막 두께가 3㎚를 초과하지 않는다.
다음으로, 도 6에 도시한 바와 같이, 내부 회로 영역의 산화티탄막(6)을 피복하는 질화실리콘막(7)을 열 인산에 의해 제거한다. 여기까지의 공정에 의해, 내부 회로 영역의 기판(1)(p형 웰(4), n형 웰(5))의 표면에 산화티탄막(6)으로 이루어지는 제1 게이트 절연막(산화실리콘막의 막 두께로 환산할 때의 막 두께=3㎚ 미만)이 형성되고, I/O 회로 영역의 기판(1)(p형 웰(4), n형 웰(5))의 표면에 산화실리콘막(8)으로 이루어지는 제2 게이트 절연막(산화실리콘막의 막 두께로 환산할 때의 막 두께=3㎚ 이상)이 형성된다.
다음으로, 도 7에 도시한 바와 같이, p형 웰(4)의 상부에 n형 다결정 실리콘막(9a)을 형성하고, n형 웰(5)의 상부에 p형 다결정 실리콘막(9b)을 형성한다. 이들 다결정 실리콘막(9a, 9b)을 형성하기 위해서는, 기판(1) 상에 CVD법으로 비도핑된 다결정 실리콘막을 형성하고, 계속해서 포토레지스트막을 마스크로 한 이온 주입법에 의해, p형 웰(4)의 상부의 다결정 실리콘막에 인을 도핑하며, n형 웰(5)의 상부의 다결정 실리콘막에 붕소를 도핑한다.
다음으로, 도 8에 도시한 바와 같이, 포토레지스트막(41)을 마스크로 하여 n형 다결정 실리콘막(9a) 및 p형 다결정 실리콘막(9b)을 드라이 에칭함으로써, p형 웰(4)의 상부에 n형 다결정 실리콘막(9a)으로 이루어지는 게이트 전극(9A)을 형성하고, n형 웰(5)의 상부에 p형 다결정 실리콘막(9b)으로 이루어지는 게이트 전극(9B)을 형성한다.
상기한 다결정 실리콘막(9a, 9b)의 드라이 에칭을 행하면, 게이트 전극(9A, 9B)의 하부 이외의 영역에 형성된 게이트 절연막(산화티탄막(6), 산화실리콘막(8))도 부분적 또는 전면적으로 에칭되어, 기판(1)(p형 웰(4), n형 웰(5))의 표면이 노출된다. 따라서, 포토레지스트막(41)을 애싱에 의해 제거하고, 계속해서 기판(1)의 표면을 불산으로 세정한 후, 도 9에 도시한 바와 같이, 기판(1) 상에 CVD법으로 질화실리콘막(10)을 퇴적한다. 이 질화실리콘막(10)은, 다음 공정에서 기판(1)에 불순물을 이온 주입할 때에, 기판(1)의 표면이 오염되는 것을 방지하기 위해 형성한다. 기판(1)의 오염을 방지하는 막으로서는, 상기 질화실리콘막(10) 외에, 산화실리콘막 혹은 상술한 고유전체막을 사용할 수도 있다. 또한, 게이트 절연막(산화티탄막(6), 산화실리콘막(8))의 제거가 적은 경우에는, 상기 오염 방지막을 생략할 수도 있다.
다음으로, 도 10에 도시한 바와 같이, 게이트 전극(9A)의 양측의 p형 웰(4)에 인 또는 비소를 이온 주입하여, 저불순물 농도의 n-형 반도체 영역(11)을 형성하고, 게이트 전극(9B)의 양측의 n형 웰(5)에 붕소를 이온 주입하여, 저불순물 농도의 p-형 반도체 영역(12)을 형성한다. n-형 반도체 영역(11)은, n채널형 MISFET를 LDD(lightly doped drain) 구조로 하기 위해 형성하고, p-형 반도체 영역(12)은, p 채널형 MISFET를 LDD 구조로 하기 위해 형성한다.
다음으로, 도 11에 도시한 바와 같이, 게이트 전극(9A, 9B)의 측벽에 측벽 스페이서(13)를 형성한다. 측벽 스페이서(13)를 형성하기 위해서는, 기판(1) 상에 CVD법으로 질화실리콘막을 퇴적하고, 계속해서 이 질화실리콘막을 이방적으로 에칭하여 게이트 전극(9A, 9B)의 측벽에 남긴다. 또한, 후술하는 컨택트홀을 게이트 전극(9A, 9B)에 대하여 자기 정합으로 형성하지 않은 경우에는, 측벽 스페이서(13)를 산화실리콘막으로 형성해도 된다.
다음으로, 도 12에 도시한 바와 같이, 게이트 전극(9A)의 양측의 p형 웰(4)에 인 또는 비소를 이온 주입하고, 게이트 전극(9B)의 양측의 n형 웰(5)에 붕소를 이온 주입한 후, 기판(1)을 열처리하여 이들 불순물을 확산시킴으로써, p형 웰(4)에 고불순물 농도의 n+형 반도체 영역(소스, 드레인)(14)을 형성하고, n형 웰(5)에 고불순물 농도의 p+형 반도체 영역(소스, 드레인)(15)을 형성한다.
게이트 전극(9A, 9B)의 각각의 양측은, 오염을 방지하기 위한 질화실리콘(10) 및 질화실리콘으로 이루어지는 측벽 스페이서(13)로 피복되어 있기 때문에, 상기한 불순물을 확산시키기 위한 열처리를 행할 때, 내부 회로 영역의 기판(1)이 산화되지 않는다.
또한, 게이트 전극(9A, 9B)의 측벽에 측벽 스페이서(13)를 형성하기 위한 이방성 에칭을 행하면, 소스, 드레인(n+형 반도체 영역(14), p+형 반도체 영역(15))의 표면을 피복하고 있는 질화실리콘막(10)도 부분적 또는 전면적으로 에칭되어, 기판(1)(p형 웰(4), n형 웰(5))의 표면이 노출되는 경우가 있다.
이 경우에는, 게이트 전극(9A, 9B)의 측벽에 측벽 스페이서(13)를 형성한 후, 도 13에 도시한 바와 같이, 기판(1) 상에 CVD법으로 질화실리콘막(16)을 퇴적하고, 그 후, 상기한 소스, 드레인(n+형 반도체 영역(14), p+형 반도체 영역(15))을 형성하기 위한 이온 주입을 행함으로써, 이온 주입 공정에서 기판(1)의 표면이 오염되는 것을 방지할 수 있다.
다음으로, 도 14에 도시한 바와 같이, 기판(1)의 상면과 게이트 전극(9A, 9B)의 상면을 피복하고 있는 질화실리콘막(10)을 열 인산으로 제거하고, 기판(1)(n+형 반도체 영역(14), p+형 반도체 영역(15))의 표면과 게이트 전극(9A, 9B)의 표면을 노출시킨 후, 도 15에 도시한 바와 같이, 기판(1) 상에 스퍼터링법으로 코발트(Co)막(17a)를 퇴적한다. 또는, 코발트막(17a) 대신에 Ti(티탄)막을 퇴적해도 된다.
계속해서, 기판(1)을 열처리함으로써, 코발트막(17a)과 실리콘(기판(1) 및 게이트 전극(9A, 9B))을 반응시킨 후, 미반응의 코발트막(17a)을 웨트 에칭으로 제거한다. 이에 의해, 도 16에 도시한 바와 같이, n+형 반도체 영역(소스, 드레인)(14), p+형 반도체 영역(소스, 드레인)(15) 및 게이트 전극(9A, 9B)의 각각의 표면에 코발트 실리사이드층(17)을 형성한다. 게이트 전극(9A, 9B)의 표면에 코발트 실리사이드층(17)을 형성함으로써, 게이트 전극(9A, 9B)은, 다결정 실리콘 막(9a 또는 9b)과 코발트 실리사이드층(17)의 적층막(폴리사이드막)으로 된다.
여기까지의 공정에 의해, 내부 회로를 구성하는 n채널형 MISFET(Qn1) 및 p채널형 MISFET(Qp1)와, I/O 회로를 구성하는 n채널형 MISFET(Qn2) 및 p채널형 MISFET(Qp2)가 각각 완성된다.
다음으로, 도 17에 도시한 바와 같이, 기판(1) 상에 CVD법으로 질화실리콘막(18)을 퇴적한 후, 질화실리콘막(18)의 상부에 CVD법으로 산화실리콘막(19)을 퇴적한다. 산화실리콘막(19)은, 예를 들면 테트라에톡시실란과 산소를 소스 가스로 이용한 플라즈마 CVD법(성막 온도=약 400℃)으로 퇴적한다. 산화실리콘막(19)의 하층의 질화실리콘막(18)은, 산소를 포함한 소스 가스를 이용하여 산화실리콘막(19)을 퇴적할 때의 열에 의해, 내부 회로 영역의 게이트 절연막(산화티탄막(6))이 산화되는 것을 방지하는 배리어층으로서 기능한다. 또한, 이 질화실리콘막(18)은, 다음의 컨택트홀 형성 공정에서, 소자 분리홈(2) 내의 산화실리콘막(3)이 깊게 에칭되는 것을 방지하는 에칭 스토퍼막으로서도 기능한다.
다음으로, 도 18에 도시한 바와 같이, 산화실리콘막(19)의 상부에 형성한 포토레지스트막(42)을 마스크로 하여 산화실리콘막(19)과 그 하층의 질화실리콘막(18)을 드라이 에칭함으로써, n+형 반도체 영역(소스, 드레인)(14)의 상부 및 p+형 반도체 영역(소스, 드레인)(15)의 상부에 각각 컨택트홀(20)을 형성한다.
산화실리콘막(19)의 드라이 에칭은, 그 하층의 질화실리콘막(18)(및 측벽 스페이서(13))에 대한 에칭 선택비가 커지는 조건으로 행하고, 질화실리콘막(18)의 에칭은, 소자 분리홈(2) 내의 산화실리콘막(3)에 대한 에칭 선택비가 커지는 조건으로 행한다. 이에 의해, 컨택트홀(20)이 게이트 전극(9A(9B)) 및 산화실리콘막(3)에 대하여 각각 자기 정합으로 형성되기 때문에, 컨택트홀(20)과 게이트 전극(9A(9B))과의 오정렬이나, 컨택트홀(20)과 소자 분리홈(2)과의 오정렬이 발생한 경우에도, 게이트 전극(9A(9B)) 및 산화실리콘막(3)의 제거를 방지할 수 있다.
다음으로, 포토레지스트막(42)을 애싱에 의해 제거한 후, 도 19에 도시한 바와 같이, 컨택트홀(20)의 내부를 포함하는 산화실리콘막(19) 상에 CVD법 또는 스퍼터링법으로 텅스텐(W)막을 퇴적하고, 계속해서 포토레지스트막을 마스크로 하여 이 텅스텐막을 드라이 에칭함으로써, 산화실리콘막(19)의 상부에 텅스텐 배선(21∼27)을 형성한다.
그 후, 텅스텐 배선(21∼27)의 상부에 층간 절연막을 통해 복수층의 배선을 형성하지만, 이들의 도시는 생략한다.
이와 같이, 본 실시예에 따르면, 내부 회로를 구성하는 MISFET의 게이트 절연막을 고유전체막으로 형성함으로써, 터널 전류의 억제와 MISFET의 구동 능력의 확보를 양립시킬 수 있다. 또한, I/O 회로를 구성하는 MISFET의 게이트 절연막을 산화실리콘막으로 형성함으로써, MISFET의 신뢰성을 확보할 수 있다.
(실시예 2)
우선, 도 20에 도시한 바와 같이, 상기 실시예 1과 동일한 방법으로 산화티탄막(6)으로 이루어지는 게이트 절연막 상에 게이트 전극(9A, 9B)을 형성하고, 산화실리콘막(8)으로 이루어지는 게이트 절연막 상에 게이트 전극(9A, 9B)을 형성한다. 여기까지의 공정은, 상기 실시예 1의 도 1∼도 8에 도시하는 공정과 동일하다.
게이트 전극 재료를 에칭하여 게이트 전극(9A, 9B)을 형성하면, 게이트 전극(9A, 9B)의 하부 이외의 영역의 게이트 절연막(산화티탄막(6), 산화실리콘막(8))도 어느 정도 제거됨과 함께, 게이트 전극(9A, 9B)의 측벽 단부의 게이트 절연막(산화티탄막(6), 산화실리콘막(8))에 에칭의 손상이 발생하기 때문에, 그 상태 그대로에서는 게이트 절연막(산화티탄막(6), 산화실리콘막(8))의 내압이 저하되거나, 게이트 절연막(산화티탄막(6), 산화실리콘막(8))의 누설 전류가 증가되는 경우가 있다.
따라서, 이러한 경우에는, 게이트 전극(9A, 9B)을 형성한 후, 도 21에 도시한 바와 같이, 게이트 전극(9A, 9B)의 폭을 좁게 함으로써(세선화함으로써), 그 게이트 길이를 하층의 게이트 절연막(산화티탄막(6), 산화실리콘막(8))의 폭보다 좁게 한다. 게이트 전극(9A, 9B)을 세선화하기 위해서는, 예를 들면 질산(HNO3)과 불화 수소(HF)의 혼합 수용액을 이용하여 기판(1)의 표면을 웨트 에칭하면 된다.
이에 의해, 게이트 절연막(산화티탄막(6), 산화실리콘막(8)) 중, 상기한 에칭으로 손상을 받은 부분(세선화 전의 게이트 전극(9A, 9B)의 측벽 단부)은, 게이 트 전극(9A, 9B)보다 외측으로 돌출되어, 실질적으로 게이트 절연막으로서 기능하지 않게 된다. 즉, 게이트 전극(9A, 9B)을 형성할 때의 에칭으로 손상을 받지 않은 부분만이 실질적으로 게이트 절연막으로서 기능하기 때문에, 종래의 게이트 가공 프로세스에서 행해지던 라이트 산화 처리를 행하지 않아도, 게이트 전극(9A, 9B)의 내압 저하나, 게이트 절연막(산화티탄막(6), 산화실리콘막(8))의 누설 전류의 증가를 억제하는 것이 가능해진다. 또한, 라이트 산화 처리를 행하지 않기 때문에, 산화티탄막(6)으로 이루어지는 게이트 절연막과 기판(1)과의 계면에 산화실리콘막이 생성되어, 유전율이 저하된다고 하는 문제점도 발생하지 않는다.
다음으로, 도 22에 도시한 바와 같이, 기판(1) 상에 CVD법으로 질화실리콘막(10)을 퇴적한 후, 게이트 전극(9A)의 양측의 p형 웰(4)에 인 또는 비소를 이온 주입하여, 저불순물 농도의 n-형 반도체 영역(11)을 형성하고, 게이트 전극(9B)의 양측의 n형 웰(5)에 붕소를 이온 주입하여, 저불순물 농도의 p-형 반도체 영역(12)을 형성한다. 그 후의 공정은 상기 실시예 1과 동일하다.
이상, 본 발명자에 의해 이루어진 발명을 그 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
상기 실시예에서는, 내부 회로를 구성하는 MISFET의 게이트 절연막을 고유전율막으로 형성하고, I/O 회로를 구성하는 MISFET의 게이트 절연막을 산화실리콘막으로 형성하는 경우에 대해 설명하였지만, 본 발명은, 이에 한정되는 것이 아니며, 일부의 MISFET의 게이트 절연막을 고유전율막으로 형성하는 2종 게이트 프로세스에 널리 적용할 수 있다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
MISFET의 게이트 절연막의 일부를 고유전체막으로 형성함으로써, 터널 전류의 억제와 MISFET의 구동 능력의 확보를 양립시킬 수 있고, 게이트 절연막의 다른 일부를 산화실리콘막으로 형성함으로써, MISFET의 신뢰성을 확보할 수 있다.
MISFET의 게이트 전극 형성 후에 라이트 산화 처리를 행하지 않아도, 게이트 전극의 내압 저하나, 게이트 절연막의 누설 전류의 증가를 억제하는 것이 가능해진다.

Claims (23)

  1. (a) 반도체 기판의 주면 상에, 질화실리콘막의 비유전률보다도 비유전률이 높은 제1 절연막을 형성한 후, 상기 제1 절연막 상에 제1 질화실리콘막을 형성하는 공정과,
    (b) 상기 반도체 기판의 제1 영역의 상기 제1 질화실리콘막을 에칭 마스크로 피복하고, 상기 반도체 기판의 제2 영역의 상기 제1 질화실리콘막과 상기 제1 절연막을 에칭함으로써, 상기 제2 영역의 반도체 기판 표면을 노출시키는 공정과,
    (c) 상기 (b) 공정 후, 상기 제1 절연막 상에 상기 제1 질화실리콘막이 형성되어 있는 상태에서, 상기 반도체 기판을 열산화함으로써, 상기 제2 영역의 반도체 기판 표면에 산화실리콘으로 이루어지는 제2 절연막을 형성하는 공정과,
    (d) 상기 제1 영역의 상기 제1 질화실리콘막을 제거한 후, 상기 제1 영역의 상기 제1 절연막 상에 제1 MISFET의 게이트 전극을 형성하고, 상기 제2 영역의 상기 제2 절연막 상에 제2 MISFET의 게이트 전극을 형성하는 공정과,
    (e) 상기 (d) 공정 후, 상기 반도체 기판 상에 제3 절연막을 형성하는 공정과,
    (f) 상기 (e) 공정 후, 상기 제3 절연막을 통해, 상기 반도체 기판에 불순물을 이온 주입하는 공정과,
    (g) 상기 (f) 공정 후, 상기 제1 및 제2 MISFET의 각각의 게이트 전극의 측벽에, 상기 제3 절연막을 통해, 측벽 스페이서를 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 절연막은, 산화티탄(TiO2)막, 산화지르코늄(ZrO2)막, 산화하프늄(HfO2)막 또는 산화탄탈(Ta2O5)막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 있어서,
    상기 (d) 공정에 있어서의 상기 제1 및 제2 MISFET의 각각의 게이트 전극은, 다결정 실리콘막을 에칭함으로써 형성되고,
    상기 (d) 공정 후,
    (h) 상기 제1 및 제2 MISFET의 각각의 게이트 전극을 세선화하는 것에 의해, 상기 게이트 전극의 폭을 그 하부의 게이트 절연막의 폭보다도 좁게 하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 (h) 공정 후,
    (i) 상기 반도체 기판 상에 제3 절연막을 형성하는 공정과,
    (j) 상기 제3 절연막을 통하여, 상기 반도체 기판에 불순물을 이온 주입하는 공정과,
    (k) 상기 (j) 공정 후, 상기 제1 및 제2 MISFET의 각각의 게이트 전극의 측벽에 측벽 스페이서를 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 제1 절연막의 산화 실리콘막 환산 막 두께를, 상기 제2 절연막의 산화 실리콘막 환산 막 두께보다도 얇게 하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 제1 절연막은, 그 산화실리콘막 환산 막 두께가 3㎚ 미만으로 되도록 형성되고,
    상기 제2 절연막은, 그 산화실리콘막 환산 막 두께가 3㎚ 이상으로 되도록 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. (a) 반도체 기판의 주면 상에, 비유전률이 8보다도 높은 제1 절연막을 형성한 후, 상기 제1 절연막 상에 산화 방지막을 형성하는 공정과,
    (b) 상기 반도체 기판의 제1 영역의 상기 산화 방지막을 에칭 마스크로 피복하고, 상기 반도체 기판의 제2 영역의 상기 산화 방지막과 상기 제1 절연막을 에칭함으로써, 상기 제2 영역의 반도체 기판 표면을 노출시키는 공정과,
    (c) 상기 (b) 공정 후, 상기 제1 절연막 상에 상기 산화 방지막이 형성되어 있는 상태에서, 상기 반도체 기판을 열산화함으로써, 상기 제2 영역의 반도체 기판 표면에 산화실리콘으로 이루어지는 제2 절연막을 형성하는 공정과,
    (d) 상기 제1 영역의 상기 산화 방지막을 제거한 후, 상기 제1 영역의 상기 제1 절연막 상에 제1 MISFET의 게이트 전극을 형성하고, 상기 제2 영역의 상기 제2 절연막 상에 제2 MISFET의 게이트 전극을 형성하는 공정과,
    (e) 상기 (d) 공정 후, 상기 제1 및 제2 MISFET의 각각의 게이트 전극을 피복하도록, 상기 반도체 기판 상에 질화 실리콘막으로 이루어지는 제3 절연막을 형성하는 공정과,
    (f) 상기 (e) 공정 후, 상기 제1 및 제2 MISFET의 각각의 게이트 전극의 측벽에, 상기 제3 절연막을 통해, 질화 실리콘막으로 이루어지는 측벽 스페이서를 형성하는 공정과,
    (g) 상기 (f) 공정 후, 상기 반도체 기판에 불순물을 이온 주입하고, 계속해서 상기 반도체 기판을 열처리하여 상기 불순물을 확산시킴으로써, 상기 제1 및 제2 MISFET의 각각의 소스, 드레인을 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서,
    상기 (g) 공정 후,
    (h) 상기 제1 및 제2 MISFET의 각각의 게이트 전극, 소스 및 드레인의 표면에 금속 실리사이드층을 형성하는 공정과,
    (i) 상기 (h) 공정 후, 상기 반도체 기판 상에 질화실리콘막을 퇴적하고, 계속해서 상기 질화실리콘막의 상부에 산화실리콘막을 형성하는 공정과,
    (j) 상기 (i) 공정 후, 상기 산화실리콘막 및 상기 질화실리콘막을 드라이 에칭함으로써, 상기 제1 및 제2 MISFET의 각각의 소스 및 드레인의 표면을 노출시키는 컨택트홀을 형성하는 공정과,
    (k) 상기 (j) 공정 후, 상기 산화실리콘막 상 및 상기 컨택트홀 내에 배선을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. (a) 반도체 기판의 주면 상에, 비유전률이 8보다도 높은 제1 절연막을 형성하는 공정과,
    (b) 상기 제1 절연막 상에, 질화실리콘막으로 이루어지는 제2 절연막을 형성하는 공정과,
    (c) 상기 반도체 기판의 제1 영역의 상기 제1 및 제2 절연막을 남기면서, 상기 반도체 기판의 제2 영역의 상기 제1 및 제2 절연막을 제거하는 공정과,
    (d) 상기 (c) 공정 후, 상기 제2 영역에, 산화실리콘막으로 이루어지는 제3 절연막을 형성하는 공정과,
    (e) 상기 (d) 공정 후, 상기 제1 영역의 상기 제2 절연막을 제거하는 공정과,
    (f) 상기 (e) 공정 후, 상기 제1 영역의 상기 제1 절연막 상에 제1 MISFET의 제1 게이트 전극을 형성하고, 상기 제2 영역의 상기 제3 절연막 상에 제2 MISFET의 제2 게이트 전극을 형성하는 공정과,
    (g) 상기 제1 게이트 전극, 상기 제1 절연막, 상기 제2 게이트 전극 및 상기 제3 절연막을 피복하도록, 상기 반도체 기판 상에, 질화실리콘막, 산화실리콘막 또는 비유전률이 8보다도 높은 막으로 이루어지는 제4 절연막을 형성하는 공정과,
    (h) 상기 (g) 공정 후, 상기 반도체 기판에 불순물을 이온 주입하는 공정과,
    (i) 상기 (h) 공정 후, 상기 반도체 기판 상에 산화실리콘막 또는 질화실리콘막으로 이루어지는 제5 절연막을 형성하고, 계속해서 상기 제5 및 제4 절연막을 이방성 에칭함으로써, 상기 제1 게이트 전극의 측벽에 상기 제5 및 제4 절연막으로 이루어지는 측벽 스페이서를 형성하는 공정과,
    (j) 상기 (i) 공정 후, 상기 반도체 기판에 불순물을 이온 주입하는 공정과,
    (k) 상기 반도체 기판을 열처리하여 상기 불순물을 확산시킴으로써, 상기 제1 및 제2 MISFET의 각각의 소스, 드레인을 형성하는 공정과,
    (l) 상기 (k) 공정 후, 상기 제1 게이트 전극 및 상기 측벽 스페이서를 피복하도록, 상기 반도체 기판 상에 질화실리콘막으로 이루어지는 제6 절연막을 형성하는 공정과,
    (m) 상기 제6 절연막 상에, 산화실리콘막으로 이루어지는 제7 절연막을 형성하는 공정
    을 포함하는 반도체 집적 회로 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 (m) 공정 후,
    (n) 상기 제7 및 제6 절연막을 드라이 에칭함으로써, 상기 제1 MISFET의 소스, 드레인의 표면을 노출하는 컨택트홀을 형성하는 공정과,
    (o) 상기 제7 절연막 상 및 상기 컨택트홀 내에, 배선을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 (k) 공정과 상기 (l) 공정 사이에, 상기 제1 MISFET의 제1 게이트 전극, 상기 제2 MISFET의 제2 게이트 전극, 상기 소스 및 드레인에 각각 실리사이드층을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 제1 절연막은, CVD법에 의해 형성된 막인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제12항에 있어서,
    상기 제1 절연막은, 4A족 원소의 산화물을 포함하는 막, 또는 산화탄탈(Ta2O5)막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제12항에 있어서,
    상기 제1 절연막은, 산화티탄(TiO2)막, 산화지르코늄(ZrO2)막, 산화하프늄 (HfO2)막 또는 산화탄탈(Ta2O5)막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 반도체 기판의 주면의 제1 영역에 제1 MISFET를 갖고,
    상기 반도체 기판의 주면의 제2 영역에 제2 MISFET를 가지는 반도체 집적 회로 장치로서,
    상기 제1 MISFET는,
    상기 제1 영역의 반도체 기판 상에 형성되고, 비유전률이 8보다도 높은 막을 포함하는 제1 게이트 절연막과,
    상기 제1 게이트 절연막 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극 및 상기 제1 게이트 절연막의 측벽에 형성된 제1 절연막과,
    상기 제1 절연막을 통해, 상기 제1 게이트 전극의 측벽에 형성된 제1 측벽 스페이서를 갖고,
    상기 제2 MISFET는,
    상기 제2 영역의 반도체 기판 상에 형성되고, 산화실리콘막을 포함하는 제2 게이트 절연막으로서, 상기 제1 게이트 절연막의 산화실리콘막 환산 막 두께보다도 두꺼운 막 두께를 가지는 제2 게이트 절연막과,
    상기 제2 게이트 절연막 상에 형성된 제2 게이트 전극
    을 가지는 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 제18항에 있어서,
    상기 제1 MISFET는 또한, 상기 제1 게이트 전극 및 제1 측벽 스페이서를 피복하도록 형성된 제2 절연막과,
    상기 제2 절연막 상에 형성되고, 산화실리콘막을 포함하는 제3 절연막을 가지는 것을 특징으로 하는 반도체 집적 회로 장치.
  20. 제18항에 있어서,
    상기 제1 절연막은 질화실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치.
  21. 제18항에 있어서,
    상기 제1 측벽 스페이서는 질화실리콘막인 것을 특징으로 하는 반도체 집적 회로 장치.
  22. 제18항에 있어서,
    상기 제1 게이트 절연막은, 4A족 원소의 산화물을 포함하는 막 또는 산화탄탈(Ta2O5)막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  23. 제18항에 있어서,
    상기 제1 게이트 절연막은, 산화티탄(TiO2)막, 산화지르코늄(ZrO2)막, 산화하프늄(HfO2)막 또는 산화탄탈(Ta2O5)막 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
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