KR20100076223A - 피모스 트랜지스터 및 이를 제조하는 방법 - Google Patents

피모스 트랜지스터 및 이를 제조하는 방법 Download PDF

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Abstract

본 발명은 피모스 트랜지스터 제조 기술에 관한 것으로, 트랜지스터가 가지는 정전 용량 특성을 낮추어 PMOS 소자의 동작 특성을 향상시키기 위한 것으로서, 터널 산화막까지 형성된 웨이퍼 상에 이온 주입된 도너 웨이퍼를 붙인 후, 패터닝을 수행하여 매우 낮은 저항의 PMOS 트랜지스터를 형성하는 것을 특징으로 한다. 본 발명에 의하면, 샐리사이드에 의한 조절만으로는 저항에 대한 조절에 어려움이 있으므로, 이온 주입된 도너 웨이퍼를 이용한 PMOS 트랜지스터 형성 방식을 통하여 매우 낮은 저항 및 전압 조절이 가능한 PMOS 트랜지스터를 형성하게 할 수 있다.
피모스(PMOS), 트랜지스터, 이온주입

Description

피모스 트랜지스터 및 이를 제조하는 방법{PMOS TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히 로직(logic) 제품의 게이트 저항이 낮은 피모스(P-channel Metal Oxide Semiconductor, 이하 PMOS라 한다) 트랜지스터가 낮은 저항을 형성하는데 적합한 피모스 트랜지스터 및 이를 제조하는 방법에 관한 것이다.
잘 알려진 바와 같이 기존 로직 제품의 N/PMOS 트랜지스터 제조방법은, 반도체 기판 상에 게이트 산화막(Gate Oxide)을 형성하고, 폴리 실리콘(Polysilicon)을 증착한 후, 다시 저항을 낮추기 위한 N/P-type 이온을 주입 시켜 형성 시킨다.
반도체 소자의 고집적화에 따라 설계 룰이 미세화되고, 동작속도가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 이전에는 문제가 없었던 저항(Sheet Resistance)과 콘택 저항의 증가가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층의 게이트 전극과 소스/드 레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소스/드레인의 콘택 저항이 현저하게 저감될 수 있었다.
초기에는 게이트 전극에 실리사이드를 형성시키는 공정과 소스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 샐리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
샐리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 샐리사이드화 반응을 일으킴으로써 샐리사이드층으로 변형되지만 절연체 상의 고융점 금속은 샐리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로 샐리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각하여 제거하게 된다.
이와 같이 트랜지스터(Transistor)가 구동할 때 금속 배선과 실리콘(Si) 기판의 인터페이스에서 매우 큰 저항이 존재하게 되므로, 금속과 실리콘 기판 사이에 저항 접합(Ohmic Contact)을 형성하기 위해 실리콘과 금속(Co, Ti, Pt, W, etc.)의 화합물을 사용하고, 높은 농도의 소스/드레인 임플란트를 수행하게 되며, 이를 통해 저항에 대한 조절을 수행하였다.
상기한 바와 같이 동작하는 종래 기술에 의한 N/PMOS 트랜지스터 제조 방식에 있어서는, 로직 제품의 N/PMOS 트랜지스터를 제조하는 경우에, NMOS 보다 PMOS의 저항 및 전압(Vt)을 제어하기가 매우 어려우며, 이온 주입에 의한 제어 또한 용이하지 않다는 문제점이 있었다.
이에 본 발명은, 저항 및 전압 조절을 용이하게 할 수 있는 피모스 트랜지스터 및 이를 제조하는 방법을 제공한다.
또한 본 발명은, 트랜지스터가 가지는 정전 용량 특성을 낮추어 PMOS 소자의 동작 특성을 향상 시킬 수 있는 피모스 트랜지스터 및 이를 제조하는 방법을 제공한다.
또한 본 발명은, 터널 산화막까지 형성된 웨이퍼 상에 이온 주입된 도너 웨이퍼를 붙인 후, 패터닝을 수행하여 매우 낮은 저항의 PMOS 트랜지스터를 형성 시킬 수 있는 피모스 트랜지스터 및 이를 제조하는 방법을 제공한다.
본 발명의 일 실시예 피모스 트랜지스터는, 붕소 이온이 주입된 도너 웨이퍼가 본딩되는 소자 분리막이 형성된 로직 웨이퍼와, 상기 본딩된 도너 웨이퍼에 열처리가 수행되고, 상기 열처리 이후, 상기 패터닝 및 반응성 이온 식각을 통하여 형성된 게이트 전극을 포함한다.
본 발명의 일 실시예 방법은, 붕소 이온이 주입된 도너 웨이퍼를 소자 분리 막이 형성된 로직 웨이퍼 상에 본딩하는 단계; 본딩된 도너 웨이퍼에 대한 열처리를 수행하는 단계; 상기 열처리 이후, 상기 본딩된 도너 웨이퍼를 패터닝 및 반응성 이온 식각을 통하여 게이트 전극을 형성하는 단계를 포함한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명은, 터널 산화막까지 형성된 웨이퍼 상에 이온 주입된 도너 웨이퍼를 붙인 후, 패터닝을 수행함으로써, 종래의 다결정으로 이루어진 폴리실리콘 게이트를 단결정 실리콘으로 이루어진 p형 게이트를 형성함으로써 게이트 저항이 매우 낮은 PMOS 트랜지스터를 형성할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명은 트랜지스터가 가지는 정전 용량 특성을 낮추어 PMOS 소자의 동작 특성을 향상 시키기 위한 것으로서, 터널 산화막까지 형성된 웨이퍼 상에 이온 주입된 도너 웨이퍼를 붙인 후, 패터닝을 수행하여 매우 낮은 저항의 PMOS 트랜지스터를 형성하는 것이다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 도너 웨이퍼의 커팅 공정을 도시한 공정 순서도이다.
도 1a를 참조하면, 일반적인 실리콘 웨이퍼를 도너(donor) 웨이퍼(100)로서 준비하고, 준비된 도너 웨이퍼(100) 내에 수소(hydrogen) 이온을 주입한다. 이때, 수소, 즉 H+ 이온의 주입 조건으로 이온주입 에너지는 13~16kev, 이온 주입량은 1~5E15 ion/cm3 범위로 수행할 수 있으며, 이를 통해 도너 웨이퍼(100) 내에는 수소 이온 주입 층(102)이 형성된다.
이후, 도 1b에 도시한 바와 같이 도너 웨이퍼(100) 내의 수소 이온 주입 층(102) 상에 붕소 이온을 주입한다. 이때, 사용되는 붕소 이온은 11B+가 될 수 있으며, 붕소 이온의 주입 조건으로 이온 주입 에너지는 3~8keV, 이온 주입량은 1~5E15 ion/cm3 범위로 수행할 수 있으며, 이를 통해 도너 웨이퍼(100) 내의 수소 이온 주입 층(102) 상에 붕소 이온 주입 층(104)이 형성된다.
그리고 도 1c에 도시한 바와 같이 열처리 공정으로서 어닐링(annealing)을 통하여 도너 웨이퍼(100)의 컷팅을 수행한다. 이때 열처리는 500℃에서 800℃사이의 온도 범위에서 수행하며, 이를 통해 도너 웨이퍼(100) 내의 붕소 이온 주입 층(104)이 커팅 된다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 PMOS 트랜지스터 제조 공정을 도시한 공정 순서도이다.
도 2a를 참조하면, 일반적인 실리콘 웨이퍼를 로직 웨이퍼(200)로서 준비하고, 로직 웨이퍼(200) 상에 기설정된 또는 일정한 간격 및 깊이를 갖는 트렌치를 형성한다. 형성된 트렌치 상에는 산화 물질을 증착시키고, 화학적 기계적 연마(CMP : Chemlcal Mechanical Polishing)를 통한 평탄화 공정을 수행하여 산화막의 불필요한 부분을 식각하여 소자 분리막(Shallow Trench Isolation, 이하 STI라 한다)(202)을 형성한다.
그리고 소자 분리막(202)이 형성된 로직 웨이퍼(200) 전면에는 게이트 절연막 으로서 질화 산화막(SiON)(204)을 형성한다.
이후, 도 1c에서 커팅된 도너 웨이퍼(104)와 로직 웨이퍼(200)의 본딩을 수행하게 된다. 이와 같이 PMOS 게이트용 질화산화막(204)은 커팅된 도너 웨이퍼(104)와 로직 웨이퍼(200)의 본딩 시 접합재료로도 동시에 사용되는 것이다.
각 웨이퍼의 본딩 이후에는 도 2b에 도시한 바와 같이 트랜지스터 내에 주입된 이온, 즉 11B+의 확산을 위한 어닐링 공정을 수행한다. 이때 열처리는 1000℃에서 1020℃사이의 온도 범위에서 수행한다.
그리고 트랜지스터 형성을 위해 본딩된 도너 웨이퍼(104) 상에 마스크를 증착하고, 이에 대한 패터닝을 수행한다. 이후, 반응성 이온 식각(RIE : Reactive Ion Etching) 공정을 수행하여 게이트 전극(206)을 형성함으로써, 이를 통해 낮은 저항을 갖는 PMOS 트랜지스터를 형성하게 된다.
이상 설명한 바와 같이, 본 발명은 트랜지스터가 가지는 정전 용량 특성을 낮추어 PMOS 소자의 동작 특성을 향상시키기 위한 것으로서, 터널 산화막까지 형성된 웨이퍼 상에 이온 주입된 도너 웨이퍼를 붙인 후, 패터닝을 수행하여 매우 낮은 저항의 게이트 전극을 가진 PMOS 트랜지스터를 형성한다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 도너 웨이퍼의 커팅 공정을 도시한 공정 순서도,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 PMOS 트랜지스터 제조 공정을 도시한 공정 순서도.
<　도면의 주요 부분에 대한 부호 설명 >
100 : 도너 웨이퍼 102 : 수소 이온 주입 층
104 : 붕소 이온 주입 층 200 : 로직 웨이퍼
202 : 소자 분리막 204 : 질화산화막
206 : 게이트 전극

Claims (8)

  1. 붕소 이온이 주입된 도너 웨이퍼가 본딩되는 소자 분리막이 형성된 로직 웨이퍼와,
    상기 본딩된 도너 웨이퍼에 열처리가 수행되고, 상기 열처리 이후, 상기 패터닝 및 반응성 이온 식각을 통하여 형성된 게이트 전극
    을 포함하는 피모스 트랜지스터.
  2. 제 1항에 있어서,
    상기 붕소 이온이 주입된 도너 웨이퍼는,
    도너 웨이퍼 상에 수소 이온이 주입되고,
    상기 수소 이온이 주입된 도너 웨이퍼 상에 붕소 이온이 주입되고,
    상기 붕소 이온이 주입된 도너 웨이퍼 상에 열처리가 수행된 후, 컷팅된 것임을 특징으로 하는 피모스 트랜지스터.
  3. 제 1항에 있어서,
    상기 소자 분리막이 형성된 로직 웨이퍼는,
    로직 웨이퍼 상에 기 설정된 간격의 트렌치가 형성되어, 형성된 트렌치 내에 산화물질이 증착되고, 평탄화가 수행되어 형성된 소자 분리막과,
    상기 소자 분리막이 형성된 로직 웨이퍼 전면에 형성된 게이트 절연막
    을 포함하는 것을 특징으로 하는 피모스 트랜지스터.
  4. 제 3항에 있어서,
    상기 게이트 절연막은,
    질화산화막(SiON)인 것을 특징으로 하는 피모스 트랜지스터.
  5. 붕소 이온이 주입된 도너 웨이퍼를 소자 분리막이 형성된 로직 웨이퍼 상에 본딩하는 단계;
    본딩된 도너 웨이퍼에 대한 열처리를 수행하는 단계;
    상기 열처리 이후, 상기 본딩된 도너 웨이퍼를 패터닝 및 반응성 이온 식각을 통하여 게이트 전극을 형성하는 단계
    를 포함하는 피모스 트랜지스터 제조 방법.
  6. 제 5항에 있어서,
    상기 붕소 이온이 주입된 도너 웨이퍼는,
    도너 웨이퍼 상에 수소 이온을 주입하는 단계;
    상기 수소 이온이 주입된 도너 웨이퍼 상에 붕소 이온을 주입하는 단계;
    상기 붕소 이온이 주입된 도너 웨이퍼 상에 열처리를 수행하는 단계
    를 통하여 컷팅된 것을 특징으로 하는 피모스 트랜지스터 제조 방법.
  7. 제 5항에 있어서,
    상기 소자 분리막이 형성된 로직 웨이퍼는,
    로직 웨이퍼 상에 기 설정된 간격의 트렌치를 형성하는 단계;
    형성된 트렌치 내에 산화물질을 증착한 후, 평탄화를 수행하여 소자 분리막을 형성하는 단계;
    상기 소자 분리막이 형성된 로직 웨이퍼 전면에 게이트 절연막을 형성하는 단계
    를 통하여 형성되는 것을 특징으로 하는 피모스 트랜지스터 제조 방법.
  8. 제 7항에 있어서,
    상기 게이트 절연막은,
    질화산화막(SiON)인 것을 특징으로 하는 피모스 트랜지스터 제조 방법.
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