KR100412147B1 - 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 산화막의 특성 저하를 방지하기 위한 반도체장치의 제조방법을 개시한다. 개시된 본 발명은 구동전압이 서로 다른 제 1영역 및 제 2영역으로 구분되는 반도체장치의 제조방법에 있어서, 상기 제 1 및 제 2영역의 반도체 기판상에 습식산화막을 형성하는 단계와, 상기 습식산화막에 NO 어닐링을 실시하여 상기 습식산화막에 질소성분이 첨가된 질화산화막을 형성하는 단계와, 상기 질화산화막에 산소 어닐링을 실시하여 상기 질소성분을 상기 질화산화막의 상부 표면으로 이동시키는 단계와, 상기 제 1영역의 질화산화막상에 폴리실리콘층을 형성하는 단계와, 상기 제 1영역의 질화산화막과 상기 폴리실리콘층을 패터닝하여 제 1게이트패턴을 형성하는 단계와, 상기 제 2영역에 열산화막과 폴리실리콘층을 형성한 후 패터닝하여 제 2게이트패턴을 형성하는 단계; 및 상기 반도체 기판의 소자활성영역에 불순물 이온을 주입하여 소스/드레인영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히, 반도체 기판표면을 습식산화로 산화시켜 산화막을 형성하고 온도를 상승시켜 NO분위기에서 제 1 어닐링하여 질화산화막을 형성한 후 다시 산소분위기에서 제 2 어닐링시켜 질화산화막의 질소를 질화산화막 중앙상부로 이동시킨 제 1 게이트절연막용을 형성하므로서 질화산화막 제거시 질소가 기판에 잔류하지 않도록 하고, 질화산화막 제거를 과도식각으로 실시하여 기판에 잔류한 질소성분을 감소시키며, 또한, 제 2 게이트절연막 형성전 기판에 제 3 어닐링을 실시하여 기판 특성을 개선하도록 한 반도체장치의 게이트산화막 특성 개선방법에 관한 것이다.
최근에 화상, 음성 및 문자 등을 동시에 표현하는 멀티미디어(multimedia) 등과 같은 시스템(system)은 다양하고 복잡하며 향상된 기능을 가지면서 소형화 및 경량화가 요구되고 있다. 이와 같이 요구를 충족시키기 위해서는 시스템을 구성하는 서로다른 기능을 갖는 반도체회로들을 통합하여 동일한 칩에 형성하는 1칩(one chip)화 하는 기술이 개발되고 있다.
1칩화된 반도체회로는 서로 다른 기능을 가지며 서로 다른 전원에서 동작하는 다수의 회로가 동일한 반도체기판에 본래의 기능과 성능이 유지되도록 형성되어야 한다. 즉, 동일한 반도체기판 상에 서로 다른 구동 전압을 갖는 트랜지스터의 구성이 필요하며, 이를 구현하기 위해서는 소자들의 문턱전압(threshold voltage)을 서로 다르도록 조절하여야 한다.
또한, 1칩에는 로직부와 메모리용 디램부가 동시에 형성될 수 있다.
디램부와 로직부가 결합된 반도체장치를 제조할 경우, 디램부에 형성된 로직부의 게이트절연막으로 사용되는 질화산화막을 제거한 후 디램소자의 게이트절연막으로 사용될 열산화막을 디램부의 기판 표면을 열산화시켜 형성하게 된다. 그러나, 이 경우 질화산화막이 제거된 디램부의 기판 표면에는 질소성분이 잔류하게 되어 후속 공정에서 형성될 열산화막의 특성을 저하시키게 된다.
즉, 디램소자와 로직소자가 결합된 반도체장치 제조시 서로 다른 게이트전극을 형성하게 되며, 이러한 게이트전극들은 일반적으로 일측의 게이트절연막 및 게이트전극을 형성한 후 타측의 게이트절연막을 산화막으로 형성하게 된다. 그러나, 붕소이온의 기판 침투를 방지하기 위하여 로직소자의 게이트절연막을 질화산화막(nitrided oxide)으로 형성할 경우, 디램부에서 질화산화막 식각 후에도 실리콘기판의 표면에는 질소성분이 잔류하게 된다.
따라서, 잔류한 질소성분은 디램부의 기판 상에 형성되는 게이트산화막의 특성을저하시킨다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 게이트산화막 형성 공정단면도이다.
도 1a를 참조하면, 소자활성영역과 소자격리영역이 필드산화막(11)에 의하여 정의되고, 로직부(LOGIC1)와 디램부(DRAM1)가 정의된 반도체 기판(10)의 상부 표면에 질화산화막(12)을 형성한다. 상기에서, 질화산화막(12)은 노출된 반도체 기판(10) 표면을 습식산화시켜 산화막을 형성한 다음 산화막을 NO분위기에서 어닐링시켜 형성한다.
그리고, 질화산화막(13)상에 로직부 게이트 형성용 제 1폴리실리콘층(13)을 화학기상증착 등으로 증착하여 형성한다.
도 1b를 참조하면, 포토리쏘그래피로 제 1폴리실리콘층(13)과 질화산화막(12)을 건식식각으로 패터닝하여 로직부(LOGIC)의 소정 부위에만 잔류한 제 1 폴리실리콘층(130)과 질화산화막(120)으로 이루어진 제 1게이트패턴을 형성한다.
그러나, 상기 제 1게이트패턴을 형성하기 위한 식각시 질화산화막(12)의 질소성분(121)이 반도체 기판(10)의 표면에 잔류하게 되고 이는 후속공정에서 디램부(DRAM1)에 형성되는 게이트절연막의 특성을 저하시키는 원인이 된다.
도 1c를 참조하면, 디램부(DRAM1)의 반도체 기판(10)상에 디램소자의 게이트절연막으로 사용될 열산화막(14)을 형성한다. 상기에서, 열산화막(14)은 로직부(LOGIC1)를 마스크층(도시안함)으로 덮고 형성할 수 있다.
도시되지는 않았지만, 디램부(DRAM1)의 열산화막(14)상에 게이트 형성용 폴리실리콘층을 형성한 후, 그 폴리실리콘층과 열산화막(14)을 포토리쏘그래피로 패터닝하여 제 2게이트패턴을 형성한다. 그 다음, 디램부와 로직부에 적절한 도전형의 불순물 이온주입으로 도핑영역을 제 1, 제 2게이트 측면 하단에 형성하여 트랜지스터 소자를 완성한다.
상술한 바와 같이 종래의 기술에서는 붕소이온의 기판 침투를 방지하기 위하여 로직소자의 게이트절연막을 질화산화막(nitrided oxide)으로 형성할 경우, 디램부에서 질화산화막 식각 후에도 실리콘기판의 표면에는 질소성분이 잔류하게 되어 잔류한 질소성분은 디램부의 기판 상에 형성되는 게이트산화막의 특성을 저하시키는 문제점이 있다.
본 발명의 목적은 반도체 기판표면을 습식산화로 산화시켜 산화막을 형성하고 온도를 상승시켜 NO분위기에서 제 1어닐링하여 질화산화막을 형성한 후 다시 산소분위기에서 제 2어닐링시켜 질화산화막의 질소를 질화산화막 중앙상부로 이동시킨 제 1게이트절연막용을 형성하므로서 질화산화막 제거시 질소가 기판에 잔류하지 않도록 하고, 질화산화막 제거를 과도식각으로 실시하여 기판에 잔류한 질소성분을 감소시키며, 또한, 제 2게이트절연막 형성전 기판에 제 3어닐링을 실시하여 기판 특성을 개선하도록 한 반도체장치의 게이트산화막 특성 개선방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 제조방법은 구동전압이 서로 다른 제 1영역 및 제 2영역으로 구분되는 반도체장치의 제조방법에 있어서, 상기 제 1 및 제 2영역의 반도체 기판상에 습식산화막을 형성하는 단계; 상기 습식산화막에 NO 어닐링을 실시하여 상기 습식산화막에 질소성분이 첨가된 질화산화막을 형성하는 단계; 상기 질화산화막에 산소 어닐링을 실시하여 상기 질소성분을 상기 질화산화막의 상부 표면으로 이동시키는 단계; 상기 제 1영역의 질화산화막상에 폴리실리콘층을 형성하는 단계; 상기 제 1영역의 질화산화막과 상기 폴리실리콘층을 패터닝하여 제 1게이트패턴을 형성하는 단계; 상기 제 2영역에 열산화막과 폴리실리콘층을 형성한 후 패터닝하여 제 2게이트패턴을 형성하는 단계; 및 상기 반도체 기판의 소자활성영역에 불순물 이온을 주입하여 소스/드레인영역을 형성하는 단계를 구비하는 것을 특징으로 한다.
바람직하게는, 상기 제 2영역의 질화산화막을 불산으로 제거하여 상기 반도체 기판의 표면을 노출시키는 단계와, 상기 노출된 반도체 기판의 표면을 소정 온도의 암모니아로 세정하는 단계와, 상기 세정된 반도체 기판을 열처리하는 단계와, 상기 열처리된 반도체 기판의 표면에 열산화막을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 게이트산화막 형성 공정단면도
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 게이트산화막 형성공정 단면도
본 발명은 서로 다른 도전형으로 도핑특성을 갖는 폴리실리콘으로 이루어진 듀얼 게이트를 갖는 소자 형성시 이에 적합한 게이트절연막으로 사용되는 질화산화막의 기판 표면에 끼치는 악영향을 배제하기 위하여 질화산화막에 열처리를 실시하여 질화산화막에 포함된 질소성분을 질화산화막 상부 표면측으로 이동시켜 질소성분 잔류방지를 일차 달성하고, 질화산화막 제거로 노출되는 기판 표면 세정공정을 고온에서 암모니아로 기판 표면을 식각하는 것으로 진행하여 질소성분 잔류방지를 이차 달성한 후, 열산화막 형성전 고온의 어닐링을 기판에 실시하여 기판 표면을 완화시킨 후 열산화막을 성장시킨다.
즉, 본 발명에서는 질화산화막을 형성하기 위하여 실리콘기판 표면을 습식산화시켜 습식산화막을 형성한 후, 반응온도를 상승시켜 소정의 온도를 유지한 다음, NO 분위기에서 어닐링을 습식산화막에 실시하여 질화산화막을 형성한 후, 다시 산소 분위기에서 약 5분 정도 어닐링을 질화산화막에 실시하여 질화산화막에 포함된 질소성분이 질화산화막 상부 표면으로 소정 거리만큼 이동시킨다. 이때, 실제로, 질화산화막에 포함된 질소성분은 약 1-3Å 정도 상측으로 이동하게 되므로, 디램부의 게이트산화막을 형성하기 위한 질화산화막 제거시 기판에 잔류하는 질소성분량을 감소시킨다. 이때, 질화산화막은 산소 투과를 억제하는 기능을 가지므로 산소 어닐링을 실시하여도 실제 질화산화막의 두께 증가량은 미미하므로 무시할 수 있다.
게다가, 본 발명에서는 기판에 잔류하는 질소성분 제거를 보장하기 위하여 불산 등으로 질화산화막의 소정 부위를 제거하여 기판 표면을 노출시킨 다음, 50-60℃ 정도의 고온에서 암모니아 세정을 실시하여 기판의 표면을 약 5Å 정도 제거한다. 따라서, 암모니아 세정에 의한 기판의 식각은 질화산화막에 의하여 실리콘 기판에 잔류한 질소성분을 완전히 제거할 수 있다. 참고로, 불산에 의한 질화산화막 제거로는 기판의 잔류 질소성분을 완전히 제거하기 곤란하다.
또한, 본 발명에서는 디램용 게이트산화막 형성전에 암모니아 세정된 실리콘기판 표면에 급속열처리(rapid thermal process)를 약 1000℃에서 10초 정도 실시하거나 질소분위기 어닐링을 약 900℃에서 20분정도 실시한다. 물론, 질소 분위기 어닐링은 게이트산화막 형성 공정과 동시에(in-situ) 진행할 수 있다. 이와 같이, 디램용 게이트산화막 형성전에 어닐링을 실시하면 실리콘기판에 잔류한 질소성분이 제거되어 발생하는 기판 표면의 불균일함을 완화시키는 효과가 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체장치의 게이트산화막 형성공정 단면도로서, 도시된 바와 같이, 반도체 기판(20)은 소자활성영역과 소자격리영역이 필드산화막(21)에 의하여 정의되고, 제 1영역에 해당하는 로직부(LOGIC2)와 제 2영역에 해당하는 (DRAM2)로 구분된다.
도 2a를 참조하면, 먼저, 반도체 기판(20)의 상부 표면에 질화산화막(22)을 형성한다. 상기에서, 질화산화막(22)은 실리콘 기판(20) 표면을 습식산화시켜 습식산화막을 형성한 후, 반응온도를 상승시켜 소정의 온도를 유지한 다음, NO 분위기에서 어닐링을 습식산화막에 실시하여 질화산화막(22)을 형성한 후, 다시 산소 분위기에서 약 5분 정도 어닐링을 질화산화막에 실시하여 질화산화막에 포함된 질소성분(N)이 질화산화막(22) 상부 표면으로 소정 거리만큼 이동시킨다. 이때, 실제로, 질화산화막(22)에 포함된 질소성분(N)은 약 1-3Å 정도 상측으로 이동하게 되므로, 디램부(DRAM2)의 게이트산화막을 형성하기 위한 질화산화막 제거시 기판에 잔류하는 질소성분량을 감소시킨다. 이때, 질화산화막(22)은 산소 투과를 억제하는 기능을 가지므로 산소 어닐링을 실시하여도 실제 질화산화막(22)의 두께 증가량은 미미하므로 무시할 수 있다.
도 2b를 참조하면, 질화산화막(22)상에 로직부(LOGIC2) 게이트 형성용 제 1폴리실리콘층(도시안함)을 화학기상증착(chemical vapor deposition) 등으로 증착하여 형성한다.
그리고, 포토리쏘그래피로 제 1폴리실리콘층과 질화산화막을 건식식각 등의 비등방성식각으로 패터닝하여 로직부(LOGIC2)의 소자활성영역을 양분하도록 소정 부위에만 잔류한 제 1폴리실리콘층(23)과 질화산화막(220)으로 이루어진 제 1게이트패턴(23,220)을 형성한다. 이때, 질화산화막(22)의 제거는 불산 등을 이용하여 제거한다. 여기서, 상기 제 1게이트패턴(23,220)의 게이트절연막으로서 잔류 질화산화막(220)을 형성하는 이유는 소스/드레인 등을 형성하기 위한 불순물 이온주입시 붕소이온 등이 기판으로 침투하는 것을 방지하기 위해서이다.
따라서, 로직부(LOGIC2)의 소자활성영역의 반도체 기판(20) 표면이 노출되는 동시에 디램부(DRAM2)의 소자활성영역의 반도체 기판(20) 표면(S)이 노출된다.
그 다음, 상기 노출된 반도체 기판 표면(S)에 대하여 세정공정을 진행한다. 이때, 세정공정은 약 50 - 60℃ 정도의 고온에서 암모니아를 이용하여 실시한다. 이러한 암모니아 세정 결과, 반도체 기판(20) 표면이 소정 두께로 식각되어지고, 그 결과 기판 표면에 잔류한 질소성분이 제거된다. 이 때, 기판의 식각량은 약 5Å 정도이다.
그 다음, 반도체 기판(20) 표면에 급속열처리(rapid thermal process)를 약 1000℃에서 10초 정도 실시하거나 질소분위기 어닐링을 약 900℃에서 20분정도 실시한다. 물론, 질소분위기 어닐링은 후속공정인 디램부(DRAM2)에 형성될 게이트산화막 형성 공정과 동시에(in-situ) 진행할 수 있다. 이와 같이, 디램용 게이트산화막 형성전에 어닐링을 실시하면 실리콘기판에 잔류한 질소성분이 제거되어 발생하는 반도체 기판(20) 표면의 불균일함을 완화시킨다.
도 2c를 참조하면, 디램부(DRAM2)의 기판(20)상에 디램용 게이트절연막으로 사용될 열산화막(24)을 형성한다. 상기에서, 열산화막(24)은 로직부(LOGIC2)를 마스크층(도시안함)으로 덮고 형성할 수 있다.
이후, 도시되지는 않았지만, 로직부(LOGIC2)를 마스크층으로 덮은 상태에서 열산화막(24)상에 디램부(DRAM2) 제 2 게이트 형성용 제 2폴리실리콘층을 형성한 후, 제 2 폴리실리콘층과 열산화막을 포토리쏘그래피로 패터닝하여 제 2게이트패턴을 형성한다. 이어 마스크층을 제거한 다음, 디램부(DRAM2)와 로직부(LOGIC2)의 소자활성영역 즉, 상기 제 1및 제 2게이트패턴의 양측 하부의 반도체 기판내에 적절한 도전형의 불순물 이온주입으로 도핑영역을 형성하여 디램부(DRAM2)와 로직부(LOGIC2)에 트랜지스터 소자를 각각 완성한다.
따라서, 본 발명은 붕소 등의 침투성이 큰 불순물 도핑에 기인한 기판 채널영역의 오염을 방지하고자 게이트절연막을 질화산화막으로 형성시 기판 표면에 질소성분이 잔류하여 타부위에 형성되는 게이트산화막의 특성열화를 방지하여 소자신뢰성을 향상시키는 장점이 있다.
Claims (11)
- 구동전압이 서로 다른 제 1영역 및 제 2영역으로 구분되는 반도체장치의 제조방법에 있어서,상기 제 1 및 제 2영역의 반도체 기판상에 습식산화막을 형성하는 단계;상기 습식산화막에 NO 어닐링을 실시하여 상기 습식산화막에 질소성분이 첨가된 질화산화막을 형성하는 단계;상기 질화산화막에 산소 어닐링을 실시하여 상기 질소성분을 상기 질화산화막의 상부 표면으로 이동시키는 단계;상기 제 1영역의 질화산화막상에 폴리실리콘층을 형성하는 단계;상기 제 1영역의 질화산화막과 상기 폴리실리콘층을 패터닝하여 제 1게이트패턴을 형성하는 단계;상기 제 2영역에 열산화막과 폴리실리콘층을 형성한 후 패터닝하여 제 2게이트패턴을 형성하는 단계; 및상기 반도체 기판의 소자활성영역에 불순물 이온을 주입하여 소스/드레인영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 질화산화막은 p형 반도체소자의 게이트절연막으로 사용하기 위하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 산소 어닐링은 약 5분 정도 실시하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1 항에 있어서,상기 제 2영역의 질화산화막을 불산으로 제거하여 상기 반도체 기판의 표면을 노출시키는 단계와,상기 노출된 반도체 기판의 표면을 소정 온도의 암모니아로 세정하는 단계와,상기 세정된 반도체 기판을 열처리하는 단계와,상기 열처리된 반도체 기판의 표면에 열산화막을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제 4 항에 있어서,상기 소정 온도는 50-60℃인 것을 특징으로 하는 반도체장치의 제조방법.
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