KR100649875B1 - 반도체 장치의 제조 방법 - Google Patents

반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치의 제조 방법은 N형 영역 및 P형 영역을 가지는 반도체 기판 위에 각각 제1 및 제2 게이트 절연막을 형성하는 단계, 제1 및 제2 게이트 절연막 위에 각각 제1 및 제2 게이트를 형성하는 단계, 기판 위에 제1 희생 산화막을 형성하는 단계, N형 영역을 노출하고 P형 영역을 보호하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 N형 영역의 기판에 도전형 불순물을 도핑하여 N형 저농도 도핑 영역을 형성하는 단계, 제1 감광막 패턴을 제거하는 단계, 열처리로 기판 위에 제2 희생막을 형성하는 단계, P형 영역을 노출하고 N형 영역을 보호하는 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 P형 영역의 기판에 도전형 불순물을 도핑하여 P형 저농도 도핑 영역을 형성하는 단계, 그리고 제2 감광막 패턴을 제거하는 단계를 포함한다.
CMOS, LDD, doping

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
도 1은 본 발명의 한 실시예에 따른 반도체 장치를 개략적으로 도시한 단면도이다.
도 2 내지 도 6 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
반도체 장치는 트랜지스터, 저항 및 캐패시터 등으로 구성되는데 점점 고속화, 소형화되고 있다.
소자의 집적도가 증가할수록 트랜지스터의 채널 길이도 감소하게 되는데 이로 인해서 핫 캐리어 효과(hot carrer effect)이 나타난다. 핫 캐리어 효과는 드레인과 소스 사이에 가해지는 전압은 일정한데 채널 길이가 짧아짐으로 인해서 형성되는 높은 전계에 영향을 받아 이동성이 커진 전자, 즉 핫 캐리어가 게이트 절연막을 뚫고 다른막으로 이동하거나, 게이트 절연막 내에 포획되어 트랜지스터의 문턱 전압을 변화시킨다.
이러한 핫 캐리어 효과는 소스와 드레인 영역 보다 적은 농도로 도핑된 저농도 도핑 영역(lightly doped drain)을 형성하여 전계를 약화시킴으로서 해결할 수 있다.
그러나 반도체 소자가 다양화 되면서 PMOS와 NMOS가 동일한 기판에 형성되어 두 번의 저농도 도핑 공정을 필요로한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 PMOS와 NMOS를 포함하는 반도체 장치의 저농도 도핑 공정을 간소화하는 것이다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 N형 영역 및 P형 영역을 가지는 반도체 기판 위에 각각 제1 및 제2 게이트 절연막을 형성하는 단계, 제1 및 제2 게이트 절연막 위에 각각 제1 및 제2 게이트를 형성하는 단계, 기판 위에 제1 희생 산화막을 형성하는 단계, N형 영역을 노출하고 P형 영역을 보호하는 제1 감광막 패턴을 형성하는 단계, 제1 감광막 패턴을 마스크로 N형 영역의 기판에 도전형 불순물을 도핑하여 N형 저농도 도핑 영역을 형성하는 단계, 제1 감광막 패턴을 제거하는 단계, 열처리로 기판 위에 제2 희생막을 형성하는 단계, P형 영역을 노출하고 N형 영역을 보호하는 제2 감광막 패턴을 형성하는 단계, 제2 감광막 패턴을 마스크로 P형 영역의 기판에 도전형 불순물을 도핑하여 P형 저농도 도핑 영역을 형성하는 단계, 그리고 제2 감광막 패턴을 제거하는 단계를 포함한다.
열처리는 800~1,050℃의 온도로 진행할 수 있다.
제2 희생 산화막은 50~200Å의 두께로 형성할 수 있다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 반도체 장치의 구조를 첨부된 도면과 함께 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 장치를 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 실리콘 등의 반도체 기판(100)에는 복수의 소자 분리 영역(102)이 형성되어 있다. 소자 분리 영역(102)은 반도체 기판(100)을 복수의 활성 영역으로 구획한다. 활성 영역은 서로 다른 불순물이 도핑된 N형 영역(N)과 P형 영역(P)으로 구분된다.
N형 영역(N) 및 P형 영역(P)의 기판(100) 위에는 각각 제1 및 제2 게이트 절연막(104a, 104b)가 형성되어 있고, 각각의 게이트 절연막(104a, 104b) 위에는 제1 및 제2 게이트(106a, 106b)가 형성되어 있다. 게이트 절연막(104a, 104b)은 산화물 질로 이루어지며, 제1 및 제2 게이트(106a, 106b)는 다결정 규소로 이루어진다.
게이트(106a, 106b)의 좌, 우에 위치하는 반도체 기판(100)에는 도전형 불순물이 도핑된 도핑 영역(110a, 110b, 116a, 116b)이 형성되어 있다. 도핑 영역(110a, 110b, 116a, 116b)은 게이트(106a, 106b)와 인접한 저농도 도핑 영역(110a, 110b)(lightly doped drain)과 저농도 도핑 영역(110a, 110b)과 인접한 저농도 도핑 영역(110a, 110b)과 연결되어 있는 소스(source) 영역 및 드레인(draine) 영역(116a, 116b)을 포함한다.
P형 도전형 불순물은 붕소(B) 등을 사용하고 N형 도전형 불순물은 인(P), 비소(As) 등을 사용한다. 소스 영역 및 드레인 영역(116a, 116b)에는 저농도 도핑 영역(110a, 110b)보다 더 많은 도전형 불순물이 도핑되어 있다.
반도체 기판(100)의 활성 영역 중 게이트(104a, 104b)의 바로 아래 영역, 즉 게이트(104a, 104b)의 좌, 우에 형성되어 있는 도핑 영역(110a, 110b, 116a, 116b) 사이 영역은 진성 반도체(intrinsic semiconductor)로 트랜지스터(transistor)의 채널(channel)이 형성된다.
게이트(104a, 104b)의 측면에는 스페이서(114)(spacer)가 형성되어 있다. 스페이서(114)는 저농도 도핑 영역(110a, 110b)과 대응한다. 게이트(104a, 104b)와 스페이서(114), 스페이서(114)와 기판(100) 사이에는 스트레스를 감소시키기 위한 완충층(108, 112)(buffer layer)이 형성되어 있다.
이상 설명한 본 발명의 실시예에 따른 반도체 소자를 제조하는 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2 내지 도 6 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
먼저 도 2에 도시한 바와 같이, 실리콘 등으로 이루어지는 반도체 기판(100)에 소자 분리 영역(102)을 형성하여 활성 영역을 한정한다. 소자 분리 영역(102)은 LOCOS(local oxidation of silicon) 방법(도시하지 않음) 또는 STI(shallow trench isolation) 방법으로 형성할 수 있다.
이후 기판(100)을 열 산화(oxidation)하여 기판(10) 바로 위에 패드 산화막을 형성한다. 패드 산화막은 수십 Å의 두께로 형성한다.
패드 산화막 위에 다결정 규소를 증착하여 다결정 규소막을 형성한다. 그리고 다결정 규소막 및 패드 산화막을 패터닝하여 게이트(106a, 106b) 및 게이트 산화막(104a, 104b)을 형성한다.
다음 도 3에 도시한 바와 같이, 기판(100)에 산화하여 기판(100) 위에 제1 희생 산화막(108)을 형성한다.
다음 도 4에 도시한 바와 같이, 기판(100) 위에 감광막 패턴(PR1)을 형성하고 불순물을 주입하여 N형 저농도 도핑 영역(110a)을 형성한다. 이때, 감광막 패턴(PR1)은 N형 영역(N)을 노출하고, P형 영역(P)은 감광막 패턴(PR1)에 의해서 보호된다.
다음 도 5에 도시한 바와 같이, 감광막 패턴(PR1)을 제거하고 산화하여 제2 희생 산화막(112)을 형성한다. 제2 희생 산화막(112)은 제1 희생 산화막(108)이 손상되거나 손실되는 것을 보상한다.
산화는 산소분위기의 로(furnace)열처리나 급속열처리(rapid thermal process)를 통해서 진행하며, 800~1,050℃의 온도로 열처리한다. 이때 N형 저농도 도핑 영역의 불순물이 활성화 된다.
제2 희생 산화막(112)은 50~200Å의 두께로 형성한다.
다음 도 6에 도시한 바와 같이, 기판(100) 위에 감광막 패턴(PR2)을 형성하고 불순물을 주입하여 P형 저농도 도핑 영역(110b)을 형성한다. 이때, 감광막 패턴(PR2)은 P형 영역(P)을 노출하고, N형 영역(N)은 감광막 패턴(PR2)에 의해서 보호된다.
다음 도 1에 도시한 바와 같이, 기판(100) 위에 화학적기상증착법 등으로 질화막을 증착한 후 마스크 없이 블랜크 에치(blank etch) 또는 에치백(etch back)하여 게이트(106a, 106b)의 측면에 스페이서(114)를 형성한다.
이후 저농도 도핑 영역과 같은 방법으로 N형 영역을 노출하는 감광막 패턴, P형 영역을 노출하는 감광막 패턴을 이용하여 각각의 영역에 N형 및 P형 불순물을 저농도 도핑 영역(110a, 110b)보다 고농도로 주입하여 소스 영역 및 드레인 영역(116a, 116b)을 형성한다.
그리고 습식 또는 건식 식각으로 스페이서(22)에 의해 보호되지 않는 희생 산화막(108, 112)을 제거하여 완충층(108, 112)을 형성한다.
이처럼 본 발명에서와 같이 N형 저농도 도핑 영역을 활성화하는 열처리시에 산소를 이용하여 P형 영역에 산화막을 형성함으로써 종래의 CVD 등의 방법으로 산 화막을 형성하는 것보다 공정이 간소화된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (3)

  1. N형 영역 및 P형 영역을 가지는 반도체 기판 위에 각각 제1 및 제2 게이트 절연막을 형성하는 단계,
    상기 제1 및 제2 게이트 절연막 위에 각각 제1 및 제2 게이트를 형성하는 단계,
    상기 기판 위에 제1 희생 산화막을 형성하는 단계,
    상기 N형 영역을 노출하고 상기 P형 영역을 보호하는 제1 감광막 패턴을 형성하는 단계,
    상기 제1 감광막 패턴을 마스크로 상기 N형 영역의 상기 기판에 도전형 불순물을 도핑하여 N형 저농도 도핑 영역을 형성하는 단계,
    상기 제1 감광막 패턴을 제거하는 단계,
    열처리로 상기 기판 위에 제2 희생막을 형성하는 단계,
    상기 P형 영역을 노출하고 상기 N형 영역을 보호하는 제2 감광막 패턴을 형성하는 단계,
    상기 제2 감광막 패턴을 마스크로 상기 P형 영역의 상기 기판에 도전형 불순물을 도핑하여 P형 저농도 도핑 영역을 형성하는 단계, 그리고
    상기 제2 감광막 패턴을 제거하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에서,
    상기 열처리는 800~1,050℃의 온도로 진행하는 반도체 장치의 제조 방법.
  3. 제1항에서,
    제2 희생 산화막은 50~200Å의 두께로 형성하는 반도체 장치의 제조 방법.
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