KR100545182B1 - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는 반도체 기판, 반도체 기판에 형성되어 있는 트렌치에 절연 물질이 매립된 형태로 이루어져 있으며 반도체 기판의 소자 영역을 정의하는 소자 분리 영역, 트렌치의 상부 모서리는 라운드 형태로 형성되어 있으며, 모서리를 따라 형성되어 있는 더미 박막을 포함한다.
모서리, 라운드, 고전압영역, 트렌치

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and manufacturing method thereof}
도 1은 본 발명의 한 실시예에 따른 반도체 소자의 구조를 개략적으로 도시한 단면도이고,
도 2내지 도 7은 본 발명의 한 실시예에 따른 반도체 장치의 제조 방법을 공정 순서대로 도시한 단면도이고,
도 8은 본 발명의 다른 실시예에 따른 반도체 소자의 구조를 개략적으로 도시한 단면도이다.
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자가 다양화되면서, 소자 특성 또한 다양화되고 있다. 예를 들어, 로직(logic), CUP(central processing unit)에 DRAM(Dynamic Random Access Memory)이나 SRAM(static Random Access Memory)를 융합(merge)한 소자 등이 요구되고 있다. 따라서 저전압 소자와 고전압 소자가 하나의 기판 위에 형성된다.
일반적으로 저전압 소자는 소자 분리 영역을 형성할 때 STI방식으로 형성하 고, 고전압 소자는 소자 분리 영역을 LOCOS 방식으로 형성하고 있다. STI 방식은 기판에 소정 영역에 트렌치를 형성한 후 트렌치 내부를 절연물질로 채워 소자 분리 영역을 형성하는 것이고, LOCOS 방식은 기판이 소정 영역을 산화시켜 소자 분리 영역을 형성하는 것으로 각각의 공정을 동시에 진행할 수 없다.
이는 고전압 소자가 저전압 소자에 비해서 STI 방식으로 형성한 소자 분리 영역의 가장자리(edge) 부분의 형상(profile)에 매우 민감하기 때문으로, 가장자리의 형상에 따라 소자의 신뢰성과 특성이 크게 달라지기 때문에 종래에는 LOCOS 방식으로 소자 분리 영역을 형성하였다.
그러나 고집적화 되어 가면서 고전압 소자와 저전압 소자를 함께 포함하는 반도체 소자를 형성하여야 하는 현시점에서는 고전압 소자도 소자 분리 영역을 STI 방식으로 형성할 수 밖에 없다. 하지만 고전압 소자를 STI 방식으로 소자 분리 영역을 형성하면 소자 분리 영역에 전계가 집중되어 소자의 특성이 떨어지는 문제점이 있다.
상기한 문제점을 해결하기 위해서 본 발명에서는 고전압 소자를 가지는 반도체 소자에서 STI 방식으로 소자 분리 영역을 형성할 수 있는 반도체 소자 및 그의 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자 및 그 제조 방법에서는 고전압 소자의 소자 분리 영역을 형성할 때 고온 산화 공정을 더 시 행하여 소자 분리 영역의 가장자리를 라운드 형태로 형성한다.
구체적으로 본 발명에 따른 반도체 소자는 반도체 기판, 반도체 기판에 형성되어 있는 트렌치에 절연 물질이 매립된 형태로 이루어져 있으며 반도체 기판의 소자 영역을 정의하는 소자 분리 영역, 트렌치의 상부 모서리는 라운드 형태로 형성되어 있으며, 모서리를 따라 형성되어 있는 더미 박막을 포함한다.
여기서 소자 분리 영역은 기판 표면보다 높게 돌출되어 있는 것이 바람직하다.
그리고 각각의 소자 영역에는 적어도 두 개 이상의 다른 전원이 인가되며, 더미 박막이 형성되어 있는 소자 영역에는 다른 소자 영역 보다 높은 전원이 인가되는 것이 바람직하다.
상기한 다른 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 위에 제1 희생 산화막 및 제1 희생 질화막을 적층하는 단계, 선택적 식각 공정으로 제1 희생 질화막 및 제1 희생 산화막의 소정 영역을 제거하여 기판을 노출하는 단계, 노출된 기판을 제거하여 기판에 트렌치를 형성하는 단계, 트렌치를 절연 물질로 채워 기판을 제1 및 제2 소자 영역으로 분리하는 소자 분리 영역을 형성하는 단계, 기판 위에 제2 희생 질화막 및 제2 희생 산화막을 적층하는 단계, 선택적 식각 공정으로 제1 소자 영역의 제2 희생 산화막 및 제2 희생 질화막을 제거하는 단계, 기판을 고온 열처리하여 제1 소자 영역에 형성되어 있는 트렌치의 모서리를 따라 더미 박막을 형성하는 단계를 포함한다.
여기서 고온 열처리시에 모서리는 라운드 형태로 형성되는 것이 바람직하다.
그리고 더미 박막 박막은 라운드 형태의 모서리를 따라 라운드 형태로 형성되는 것이 바람직하다.
또한, 고온 열처리는 1,000도(℃) 이상의 온도에서 진행하는 반도체 장치의 소자 분리 영역을 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
먼저, 본 발명의 실시예에 따른 반도체 소자의 구조를 첨부된 도면과 함께 상세히 설명한다.
도 1은 본 발명의 한 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 실리콘 등의 반도체 기판(10)에 반도체 소자 등이 배치되는 활성 영역을 정의하며, 반도체 소자간에 절연을 위한 소자 분리 영역(16)이 형성되어 있다. 소자 분리 영역(16)에 의해 분리된 영역은 서로 다른 전압이 인가되는 제1 소자 영역(I)과 제2 소자 영역(II)으로 구분된다. 이후 제1 소자 영역(I)은 고전압이 인가되고, 제2 소자 영역(II)에는 저전압이 인가된다.
여기서 소자 분리 영역(16)은 반도체 기판(10)에 형성되어 있는 트렌치(T)에 절연 물질이 매립된 형태로 형성되며 일부분이 기판(10)으로부터 돌출되어 있다. 그리고 각 소자 영역(I, II)에 형성되어 있는 트렌치(T)의 상부 가장자리는 서로 다른 형상(profile)을 가진다. 즉, 제1 소자 영역(I)에 형성되어 있는 트렌치(T)의 가장자리는 둥글게 형성되어 있으며, 둥근 가장자리를 따라 트렌치의 측벽과 기판 사이에는 더미 박막(22)이 형성되어 있다. 그러나 제2 소자 영역(II)에 형성되어 있는 트렌치(T)의 가장자리는 둥글지 않으며 더미 박막이 없다. 이때 더미 박막(22)은 열산화에 의해서 형성된 산화막이다.
각각의 제1 소자 영역(I)과 제2 소자 영역(II)에는 고농도로 도전형 불순물 이온이 도핑되어 있는 소스 영역 및 드레인 영역(도시하지 않음) 및 도전형 불순물이 도핑되지 않는 채널 영역이 형성되어 있다. 이때, 소스 영역과 채널 영역 사이 및 드레인 영역과 채널 영역 사이에는 저농도 도핑 영역(도시하지 않음)이 더 형성될 수 있다.
그리고 기판(10) 위에는 게이트 산화막(24, 26)과 다결정 규소층으로 이루어지는 게이트(28, 30)가 형성되어 있다. 이때, 게이트 산화막(24, 26)은 서로 다른 두께를 가진다. 이는 각각의 게이트(28, 30)에 인가되는 전압에 따라 달라지는 것으로, 본 발명의 실시예에서는 제1 소자 영역(I)이 고전압 영역으로 제2 소자 영역(II)의 저전압 영역보다 게이트 산화막이 두껍게 형성되어 있다.
이상 설명한 본 발명의 실시예에 따른 반도체 소자를 제조하는 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2 내지 도 7은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2에 도시한 바와 같이, 제1 소자 영역(I)과 제2 소자 영역(II)이 정의되어 있는 반도체 기판(10) 위에 제1 희생 산화막(12)과 제1 희생 질화막(14)을 순차적으로 형성한다. 이때 제1 희생 산화막(12)은 150Å이하로 형성하고 제1 희생 질화막(14)은 2,000Å이하로 형성한다.
여기서 제1 소자 영역(I)과 제2 소자 영역(II)은 각기 다른 전원이 인가되는 반도체 소자가 형성되며 본 발명의 실시예에서는 제1 소자 영역(I)에는 고전압을 제2 소자 영역(II)에는 저전압을 인가하는 반도체 소자를 형성한다.
그런 다음 제1 희생 질화막(14) 위에 감광막을 형성한 후 사진 공정으로 패터닝하여 감광막 패턴(PR)을 형성한다. 이후 감광막 패턴(PR)을 마스크로 희생 질화막(14), 희생 산화막(12) 및 기판(10)을 식각하여 소자 분리 영역을 형성하기 위한 트렌치(T1)를 형성한다.
다음 도 3에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 트렌치(T1) 내부를 포함하는 기판(10)을 산화하여 트렌치(T1) 내부에 산화막(도시하지 않음)을 형성한다. 이후 트렌치(T1) 내부를 채우도록 기판(10) 위에 산화 규소와 같은 절연 물질을 증착하여 절연막을 형성한다.
이후 절연막을 화학적 기계적 연마로 희생 질화막(14)이 노출될때까지 연마하여 트렌치 내부에만 절연 물질을 남겨 소자 분리 영역(16)을 완성한다. 이때, 소자 분리 영역의 소정 영역이 일부 제거될 수 있다.
다음 도 4에 도시한 바와 같이, 기판(10) 전면에 제2 희생 질화막(18)과 제2 희생 산화막(20)을 형성한다. 이때 제2 희생 질화막(18)과 산화막(20)은 각각 100Å, 150Å 이하로 형성한다.
그런 다음 제2 희생 질화막(18) 위에 감광막을 형성한 후 사진 공정으로 패터닝하여 감광막 패턴을 형성한다. 이때 감광막 패턴(PR)은 제1 소자 영역(I)을 노출한다. 이후 감광막 패턴(PR)을 마스크로 제1 소자 영역(I)의 제2 희생 산화막(20) 및 제2 희생 질화막(18)을 제거한다.
다음 도 5에 도시한 바와 같이, 감광막 패턴(PR)을 제거한 후 건식 고온 열산화를 진행한다. 이때 열산화는 1,000도(℃) 이상의 온도로 진행한다.
이처럼 본 발명에서와 같은 고온 열산화를 진행하여 제1 소자의 소자 분리 영역(16) 가장자리에 더미 박막(22)을 형성하면 제1 소자 영역(I)에서 소자 분리 영역이 형성된 트렌치(T)의 가장자리가 둥글게 변형된다. 따라서 제1 소자 영역(I)이 소자 분리 영역(16)은 완만한 프로파일을 가지며, 이를 통하여 이 부분에 전계가 집중되지 않아 고전압이 인가되는 고전압 소자를 형성하더라도 소자가 파괴되지 않는다.
다음 도 6에 도시한 바와 같이, 습식 식각으로 제1 소자 영역(I)의 제1 희생 질화막(14)과 제1 희생 산화막(12)을 제거한다. 여기서 제1 희생 질화막(14)을 식각할 때는 제2 희생 산화막(12)에 의해서 제2 소자 영역(II)이 보호되며, 제1 희생 산화막(12)을 식각할 때는 제2 소자 영역(II)의 제2 희생 산화막(20)이 함께 제거된다.
이후 기판(10)을 산화하여 제1 소자 영역(I)에 제1 패드 산화막(24)을 1,000Å 이하의 두께로 형성한다. 이때 제2 소자 영역(II)은 제2 희생 질화막(18)에 의해서 보호된다.
다음 도 7에 도시한 바와 같이, 제2 소자 영역(II)의 제2 희생 질화막(18)을 제거한 후 기판(10)을 산화하여 제2 소자 영역(II)에 제2 패드 산화막(26A)을 형성한다. 이때 제2 패드 산화막(26A)은 제1 패드 산화막(24A)에 비해서 얇게 형성한다.
이후 도 1에 도시한 바와 같이, 기판(10) 위에 다결정 규소막을 형성한다. 이후 다결정 규소막과 함께 제1 패드 산화막(24A) 및 제2 패드 산화막(26A)을 선택적 식각 공정으로 패터닝하여 각각 제1 및 제2 게이트 산화막(24, 26)과 게이트(28, 30)를 형성한다.
그런 다음 기판(10)의 소정 영역에 도전형 불순물 이온을 도핑하여 저농도 도핑 영역, 소스 영역 및 드레인 영역을 형성한다.
본 발명에서와 같이, 고전압 영역의 소자 분리 영역에 더미 박막을 형성하고, 소자 분리 영역이 형성된 트렌치의 가장자리를 둥글게 형성함으로써 이 부분에 전계가 집중되는 것을 방지하여 반도체 소자의 특성을 확보하여 소자의 신뢰성을 향상시킬 수 있다. 또한, 종래의 저전압 영역의 구조를 변경하지 않으면서도 용이하게 고전압 영역의 소자 분리 영역만을 둥글게 형성할 수 있으므로 생산성이 향상된다.
이러한 소자 분리 영역의 구조는 도 8에 도시한 드레인 영역이 확장된(Drain extended) 트랜지스터를 가지는 반도체 소자에 적용하는 것이 더욱 유용하다.
도 8은 본 발명의 다른 실시예에 따른 드레인이 확장된 NMOS의 개략적인 단면도이다.
도 8에 도시한 바와 같이, 소자 분리 영역(102)이 형성되어 있는 기판(10)에 N형 및 P형 웰(104, 106)이 형성되어 있다. N형 웰에는 N형 드레인 영역(109)이 형성되어있고, P형 웰에는 N형 소스 영역(108)이 형성되어 있다.
여기서 소자 분리 영역(102)의 모서리는 둥글게 형성되어 있으며 기 설명한 더미 박막(114)이 형성되어 있다.
그리고 기판(100) 위에는 게이트(112)가 형성되어 있다. 게이트(112)는 소스 영역(108)과 인접하며 N형 웰과 일부분이 중첩하도록 형성되어 있다. 게이트(112)와 기판(100) 사이에는 게이트 산화막(110)이 형성되어 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이처럼 본 발명에서와 같이, 고온 산화를 이용하면 고전압 영역 및 저전압 영역에 형성되는 소자의 특성에 적합한 소자 분리 영역을 용이하게 형성할 수 있다.

Claims (7)

  1. 반도체 기판,
    상기 반도체 기판에 형성되어 있는 트렌치에 절연 물질이 매립된 형태로 이루어져 있으며 상기 반도체 기판을 제1 및 제2 소자 영역으로 분리하는 소자 분리 영역,
    상기 제1 소자 영역에 형성되어 있는 트렌치의 상부 모서리는 라운드 형태로 형성되어 있으며,
    상기 제1 소자 영역에 형성되어 있는 트렌치의 모서리를 따라 형성되어 있는 더미 박막을 포함하는 반도체 소자.
  2. 제1항에서,
    상기 소자 분리 영역은 상기 기판 표면보다 높게 돌출되어 있는 반도체 소자.
  3. 제1항에서,
    상기 각각의 소자 영역에는 적어도 두 개 이상의 다른 전원이 인가되며,
    상기 더미 박막이 형성되어 있는 상기 제1 소자 영역에는 제2 소자 영역 보다 높은 전원이 인가되는 반도체 소자.
  4. 반도체 기판 위에 제1 희생 산화막 및 제1 희생 질화막을 적층하는 단계,
    선택적 식각 공정으로 상기 제1 희생 질화막 및 제1 희생 산화막의 소정 영역을 제거하여 상기 기판을 노출하는 단계,
    상기 노출된 기판을 제거하여 상기 기판에 트렌치를 형성하는 단계,
    상기 트렌치를 절연 물질로 채워 상기 기판을 제1 및 제2 소자 영역으로 분리하는 소자 분리 영역을 형성하는 단계,
    상기 기판 위에 제2 희생 질화막 및 제2 희생 산화막을 적층하는 단계,
    선택적 식각 공정으로 상기 제1 소자 영역의 제2 희생 산화막 및 제2 희생 질화막을 제거하는 단계,
    상기 기판을 고온 열처리하여 상기 제1 소자 영역에 형성되어 있는 트렌치의 모서리를 따라 더미 박막을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  5. 제4항에서,
    상기 고온 열처리시에 상기 모서리는 라운드 형태로 형성되는 반도체 소자의 제조 방법.
  6. 제5항에서,
    상기 더미 박막 박막은 상기 라운드 형태의 상기 모서리를 따라 라운드 형태로 형성되는 반도체 소자의 제조 방법.
  7. 제4항에서,
    상기 고온 열처리는 1,000도(℃) 이상의 온도에서 진행하는 반도체 소자의 제조 방법.
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