KR100529655B1 - 반도체 장치의 게이트 산화막 형성 방법 - Google Patents

반도체 장치의 게이트 산화막 형성 방법 Download PDF

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Abstract

본 발명에 따른 반도체 장치의 게이트 산화막 형성 방법은 기판 위에 소자 분리 영역을 형성하여 제1 내지 제3 소자영역을 정의하는 단계, 기판 위에 희생 절연막을 형성하는 단계, 제1 소자 영역의 희생 절연막을 선택적 식각으로 제거하는 단계, 제1 소자 영역을 산화하여 제1 게이트 산화막을 형성하는 단계, 제2 및 제3 소자 영역의 희생 절연막을 제거하는 단계, 기판을 산화하여 제2 및 제3 소자 영역 위에 제2 게이트 산화막을 형성하는 단계, 제3 소자 영역을 노출하며 제1 및 제2 소자 영역을 덮는 감광막 패턴을 형성하는 단계, 제3 소자 영역을 산화하여 제3 게이트 산화막을 형성하는 단계를 포함한다.

Description

반도체 장치의 게이트 산화막 형성 방법{Fabricating method of gate oxide layer in semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 서로 다른 두께를 가지는 게이트 산화막을 가지는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자가 다양화되면서, 소자 특성 또한 다양화되고 있다. 예를 들어, 로직(logic), CUP(central processing unit)에 DRAM(Dynamic Random Access Memory)이나 SRAM(static Random Access Memory)를 융합(merge)한 소자 등이 요구되고 있다.
이러한 소자의 경우 각각의 특성을 그대로 유지하기 위해서 단일 칩(Chip)내에 서로 다른 두께의 게이트 산화막을 형성하는 것이 요구된다. 또한, DRAM 또는 SRAM 등의 소자만으로 융합되지 않고 동일한 소자만으로 구성된 소자에서도 동작 전압을 달리하기 위해서 단일 칩 내에 서로 다른 두께의 게이트 산화막이 도입되고 있다.
이중, 도 1에 도시한 3개의 서로 다른 두께의 게이트 산화막을 가지는 반도체 소자를 예로 들어서 서로 다른 두께의 게이트 산화막을 형성하는 방법을 간략히 설명하면 다음과 같다.
먼저, 소자 분리 영역(102)에 의해 고전압(high voltage, A1) 영역, 중전압(middle voltage, A2) 영역과 저전압(low voltage, A3) 영역을 가지는 반도체 기판(100)의 상부에 제1 게이트 산화막(104)을 형성한다. 이후 제1 게이트 산화막(104) 위에 감광막을 형성한 후 중전압 및 저전압 영역(A2, A3)이 노출하도록 패터닝한다. 그런 다음 감광막 패턴(PR)을 마스크로 중전압 및 저전압 영역(A2, A3)의 게이트 산화막을 제거하여 고전압 영역(A1)에만 게이트 산화막(104)을 형성한다.
그리고 감광막 패턴을 제거한 후 반도체 기판(100)을 열산화하여 제2 게이트 산화막을 형성한다. 이때, 고전압 영역(A1)용 게이트 산화막(104) 보다 얇게 형성한다. 이후 제2 게이트 산화막을 사진 공정으로 패터닝하여 중전압 영역(A2)에만 제2 게이트 산화막을 남겨 중전압용 게이트 산화막(106)을 형성한다.
마지막으로 기판(100)을 산화하여 제2 게이트 산화막보다 더 얇은 저전압 영역용 게이트 산화막(108)을 형성한다.
이러한 방법으로 서로 다른 두께를 가지는 게이트 산화막을 형성할 때, 다수의 식각 공정을 거치게 되는데 이때 게이트 산화막(104, 106, 108)과 식각 선택비가 거의 없는 소자 분리 영역(102)의 절연 물질 일부분도 제거되어 반도체 소자를 구동시에 이 부분에서 게이트 산화막이 파괴되어 브레이크다운 등과 같은 불량이 발생한다.
상기한 문제점을 해결하기 위해서 본 발명은 서로 다른 두께를 가지는 게이트 산화막을 형성할 때의 소자 분리 영역의 손실을 최소화할 수 있는 반도체 장치의 제조 방법을 제공한다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법은 식각 마스크로 질화막을 더 형성한다.
구체적으로는 기판 위에 소자 분리 영역을 형성하여 제1 내지 제3 소자영역을 정의하는 단계, 기판 위에 희생 절연막을 형성하는 단계, 제1 소자 영역의 희생 절연막을 선택적 식각으로 제거하는 단계, 제1 소자 영역을 산화하여 제1 게이트 산화막을 형성하는 단계, 제2 및 제3 소자 영역의 희생 절연막을 제거하는 단계, 기판을 산화하여 제2 및 제3 소자 영역 위에 제2 게이트 산화막을 형성하는 단계, 제3 소자 영역을 노출하며 제1 및 제2 소자 영역을 덮는 감광막 패턴을 형성하는 단계, 제3 소자 영역을 산화하여 제3 게이트 산화막을 형성하는 단계를 포함한다.
여기서 제1 내지 제3 게이트 산화막은 서로 다른 두께로 형성하며, 제1 게이트 산화막은 제2 게이트 산화막 보다 두껍고, 제2 게이트 산화막은 제3 게이트 산화막보다 크게 형성하는 것이 바람직하다.
그리고 희생 절연막을 형성하는 단계에서 희생 절연막은 질화 규소로 증착하여 질화막을 형성하는 것이 바람직하다.
여기서 질화막 위에 산화 규소를 증착하여 산화막을 더 형성할 수 있다.
이때, 질화막은 100Å이하로 형성하고, 산화막은 150Å이하로 형성하는 것이 바람직하다.
또한, 희생 절연막을 제거하는 단계에서 질화막은 습식 식각으로 제거하고, 산화막은 건식 식각으로 제거하는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 위에 있다고 할 때, 이는 다른 부분 바로 위에 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 바로 위에 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 본 발명의 실시예에 따른 반도체 소자를 첨부된 도면과 함께 상세히 설명한다. 도 1은 본 발명의 한 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 1에 도시한 바와 같이, 실리콘 등의 반도체 기판(10)에는 반도체 소자 등이 배치되는 활성 영역을 정의하며, 반도체 소자간에 절연을 위한 소자 분리 영역(12)이 형성되어 있다. 소자 분리 영역(12)에 의해 정의되는 활성 영역은 서로 다른 전압이 인가되는 제1 내지 제3 소자 영역(A1~A3)으로 구분된다.
그리고 각각의 소자 영역(A1~A3)에는 고농도로 도전형 불순물 이온이 도핑되어 있는 소스 영역 및 드레인 영역(도시하지 않음), 소스 영역 및 드레인 영역 사이에 위치하며 도전형 불순물이 도핑되지 않는 채널 영역(도시하지 않음) 및 도전형 불순물이 저농도로 도핑되어 있는 저농도 도핑 영역(도시하지 않음)이 형성되어 있다.
그리고 채널 영역과 중첩하는 기판(10) 위에는 게이트 산화막(16, 18, 20)과 다결정 규소층으로 이루어지는 게이트(22)가 형성되어 있다. 각각의 다결정 규소층 아래의 게이트 산화막(16, 18, 20)은 서로 다른 두께를 가진다. 이는 각각의 게이트(22)에 인가되는 전압에 따라 달라지는 것으로, 본 발명의 실시예에서는 제1 소자 영역(A1)에는 고전압이 제2 소자 영역(A2)에는 중간 전압이 제3 소자 영역(A3)에는 저전압이 인가되어, 제1 소자 영역(A1)에서 제3 소자 영역(A3)으로 갈수록 게이트 산화막(16, 18, 20)은 얇은 두께를 가진다.
이상 설명한 본 발명의 실시예에 따른 반도체 소자를 제조하는 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 3 내지 도 7은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 3에 도시한 바와 같이, 반도체 기판(10) 위에 STI(shallow trench isolation) 방식을 이용하여 활성 영역을 정의하는 소자 분리 영역(12)을 형성한다. STI 방식은 기판(10)의 소정 영역에 트렌치를 형성한 후 절연 물질을 채워 소자 분리 영역(12)을 형성하는 방식이다.
설명을 용이하게 하기 위해서 고전압 영역을 제1 소자 영역(A1)이라 하고, 중전압 영역을 제2 소자 영역(A2), 저전압 영역을 제3 소자 영역(A3)이라 한다.
이후 N형 또는 P형에 따라 선택된 문턱 전압 조절용 이온, 펀치 쓰루 조절용 이온, 채널 정지용 이온 및 웰(well)(도시하지 않음) 형성용 이온을 순차적으로 주입하고 주입된 불순물들의 활성화를 위한 열처리 공정을 진행한다.
그런 다음 기판(10) 위에 화학적 기상 증착(CVD)법으로 질화 규소를 증착하여 희생 질화막(14)을 형성하고, 인시츄(in-situ)공정으로 산화 규소를 증착하여 희생 산화막(15)을 형성한다. 희생 질화막(14)은 100Å 이하의 두께로 형성하고 희생 산화막(15)은 150Å이하의 두께로 형성한다.
여기서 희생 질화막(14)을 습식 식각으로 제거할 시에는 희생 산화막(15)을 형성하는 것이 바람직하나, 희생 질화막(14)을 건식 식각으로 제거할 시에는 희생 산화막(15)을 형성하지 않을 수 있다.
그런 다음 희생 산화막(15) 위에 제1 소자 영역(A1)의 희생 산화막(15)을 노출하는 감광막 패턴(PR)을 형성한다.
다음 감광막 패턴(PR1)을 마스크로 제1 소자 영역의 희생 산화막(15) 및 희생 질화막(14)을 제거하여 고전압 영역(A)의 기판 및 소자 분리 영역(12)의 일부를 드러낸다.
다음 도 4에 도시한 바와 같이, 중전압 영역(A2) 및 저전압 영역(A3)의 감광막 패턴(PR1) 및 희생 산화막(15)을 제거한다.
그런 다음 열산화 공정으로 제1 소자 영역(A1)에 제1 게이트 산화막(16)을 형성한다. 이때 제1 게이트 산화막(16)은 1,000Å이하로 형성하는데, 중전압 영역(A2) 및 저전압 영역(A3)에는 희생 질화막(13)이 남아 있어 산화막이 형성되지 않는다.
다음 도 5에 도시한 바와 같이, 제2 및 제3 소자 영역(A2, A3)의 희생 질화막(14)을 제거한다. 그런 다음 산화 공정을 진행하여 제2 소자 영역(A2)에 제2 게이트 산화막(18)을 형성한다. 제3 소자 영역(A3)도 노출되어 있으므로 제2 소자 영역과 함께 산화막이 형성된다. 이때 제2 게이트 산화막(18)은 130Å이하로 형성한다.
다음 도 6에 도시한 바와 같이, 기판(10) 위에 제3 소자 영역(A3)을 노출하는 감광막 패턴(PR)을 형성한다. 이후 기판(10)을 산화하여 제3 소자 영역(A3) 위에 제3 게이트 산화막(20)을 형성한다.
이때 제3 게이트 산화막(20)은 30Å이하로 형성한다.
다음 도 7에 도시한 바와 같이, 기판(10) 위에 다결정 규소를 증착하여 게이트를 형성하기 위한 다결정 규소막(21)을 형성한다. 그런 다음 도 1에 도시한 바와 같이 다결정 규소막(21)을 선택적 식각 공정으로 패터닝하여 각 소자 영역의 게이트(22)를 형성한다.
본 발명에서와 같이, 고전압 영역을 산화할 때 다른 영역은 질화막에 의해서 보호되기 때문에 고전압 영역에만 선택적으로 산화막을 형성할 수 있다. 따라서 산화막을 패터닝함으로 인해 소자 분리 영역이 손상되는 것을 방지할 수 있다.
따라서 본 발명에서와 같이 질화막을 이용하면 서로 다른 게이트 산화막을 용이하게 형성할 수 있으며, 소자 분리 영역에서 절연 물질이 유실되는 것을 최소화할 수 있으며 이를 통하여 내압 감소 등과 같은 불량을 방지할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이처럼 본 발명에서와 같이, 질화막을 이용하면 소자 분리 영역에서 절연 물질이 손실되는 것을 최소화하면서 다수의 소자 영역에 서로 다른 두께를 가지는 게이트 산화막을 형성할 수 있다. 따라서 이를 통해 브레이트 다운 등과 같은 불량이 발생하지 않아 소자의 신뢰성이 향상된다.
도 1은 종래 기술에 따른 반도체 장치의 개략적인 단면도이고,
도 2는 본 발명의 실시예에 따른 반도체 장치의 개략적인 단면도이고,
도 3 내지 도 7은 본 발명의 한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.

Claims (9)

  1. 기판 위에 소자 분리 영역을 형성하여 제1 내지 제3 소자영역을 정의하는 단계,
    상기 기판 위에 희생 절연막을 형성하는 단계,
    상기 제1 소자 영역의 희생 절연막을 선택적 식각으로 제거하는 단계,
    상기 제1 소자 영역을 산화하여 제1 게이트 산화막을 형성하는 단계,
    상기 제2 및 제3 소자 영역의 희생 절연막을 제거하는 단계,
    상기 기판을 산화하여 상기 제2 및 제3 소자 영역 위에 제2 게이트 산화막을 형성하는 단계,
    상기 제3 소자 영역을 노출하며 상기 제1 및 제2 소자 영역을 덮는 감광막 패턴을 형성하는 단계,
    상기 제3 소자 영역을 산화하여 제3 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성 방법.
  2. 제1항에서,
    상기 제1 내지 제3 게이트 산화막은 서로 다른 두께로 형성하는 반도체 소자의 게이트 산화막 형성 방법.
  3. 제2항에서,
    상기 제1 게이트 산화막은 상기 제2 게이트 산화막 보다 두껍고, 상기 제2 게이트 산화막은 상기 제3 게이트 산화막보다 크게 형성하는 반도체 소자의 게이트 산화막 형성 방법.
  4. 제1항에서,
    상기 희생 절연막을 형성하는 단계에서 상기 희생 절연막은 질화 규소로 증착하여 질화막을 형성하는 반도체 소자의 게이트 산화막 형성 방법.
  5. 제4항에서,
    상기 질화막 위에 산화 규소를 증착하여 산화막을 더 형성하는 반도체 소자의 게이트 산화막 형성 방법.
  6. 제4항에서,
    상기 질화막은 100Å이하로 형성하는 반도체 소자의 게이트 산화막 형성 방법.
  7. 제5항에서,
    상기 산화막은 150Å이하로 형성하는 반도체 소자의 게이트 산화막 형성 방법.
  8. 제4항에서,
    상기 희생 절연막을 제거하는 단계에서 상기 질화막은 습식 식각으로 제거하는 반도체 소자의 게이트 산화막 형성 방법.
  9. 제5항에서,
    상기 희생 절연막을 제거하는 단계에서 상기 산화막은 건식 식각으로 제거하는 반도체 소자의 게이트 산화막 형성 방법.
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