JP2002343879A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2002343879A JP2001144605A JP2001144605A JP2002343879A JP 2002343879 A JP2002343879 A JP 2002343879A JP 2001144605 A JP2001144605 A JP 2001144605A JP 2001144605 A JP2001144605 A JP 2001144605A JP 2002343879 A JP2002343879 A JP 2002343879A
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film
silicon oxide
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完明 益岡
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Abstract

(57)【要約】 【課題】 ３種類以上の膜厚を持つゲート酸化膜を有
し、トランジスタ特性に優れた各形式のMOSトランジス
タを回路領域毎に形成する。 【解決手段】 ３種類の膜厚を持つゲート酸化膜１３、
１５、１７を熱酸化によって形成する際に、最大膜厚の
ゲート酸化膜１３を全ＭＯＳ領域６０、７０、８０に形
成し、以下各ＭＯＳ領域でその最大膜厚のゲート酸化膜
１３を除去すると共に所望の膜厚のゲート酸化膜１５、
１７を形成する。その際に、膜厚の大きなものから順次
に形成するようにゲート酸化膜１５、１７を形成する順
序を定める。後の熱酸化による、先の熱酸化で形成され
たゲート酸化膜１３の膜厚に対する影響が軽減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳しくは、共通の半導体基板上
に異なる膜厚の熱酸化膜を形成する技術に関する。
【０００２】
【従来の技術】半導体装置の微細化及び高機能化に伴
い、１つの半導体基板上に複数の機能を搭載した、例え
ばシステムＬＳＩが多く用いられるようになっている。
システムＬＳＩでは、溝分離（ＳＴＩ）技術を利用して
微細化が図られており、また、機能が異なる回路毎に異
なる膜厚のゲート酸化膜を作成する技術が用いられてい
る。
【０００３】一般にＳＴＩ法では、分離溝で区画された
領域で行われるエッチングによって、溝内に形成された
シリコン酸化膜がエッチングされて、分離溝の縁部で凹
部（ＳＴＩ段差）を形成する事実が知られている。この
ように、分離溝の縁部でＳＴＩ段差が形成されると、そ
の分離溝によって分離されるＭＯＳトランジスタでオフ
リーク電流が増加し、トランジスタ特性が劣化する。特
開平２０００−１９５９６９号公報は、このようなトラ
ンジスタ特性の劣化を防止する技術を記載しており、且
つ、１つの基板上で２種類の異なる膜厚のゲート酸化膜
を形成する技術を示している。図２〜図４は、この従来
技術の方法を各工程段階毎に示している。
【０００４】シリコン半導体基板２０上に、まず、熱酸
化によってシリコン酸化膜２１を形成し、次いで、その
上にシリコン窒化膜２２をＣＶＤ法によって堆積する
（図２（ａ））。次に、シリコン窒化膜２２上に、分離
溝の形成部分に開口を有するフォトレジスト膜パターン
（図示せず）をフォトリソグラフィ技術によって形成す
る。このフォトレジスト膜をマスクとして、シリコン窒
化膜２２を異方性エッチングによってパターニングする
（同図（ｂ））。次いで、このシリコン窒化膜２２をマ
スクとして、シリコン酸化膜２１及びシリコン基板２０
の表面部分をエッチングし、深さ１００〜５００ｎｍ程
度の分離溝２３を形成する（同図（ｃ））。分離溝２３
の幅は、１００〜５００ｎｍ程度で回路の種類によって
異なる。
【０００５】引き続き、減圧ＣＶＤ法を利用してシリコ
ン窒化膜２２上及び分離溝２３内に、３００〜１０００
ｎｍ程度の厚みのシリコン酸化膜２４を堆積する。ＣＭ
Ｐ法によって、シリコン窒化膜２２をストッパとして基
板２０表面部分を研磨し、シリコン窒化膜２２上のシリ
コン酸化膜２４を除去し、分離溝２３内に形成されたシ
リコン酸化膜２４のみを残す。次いで、熱燐酸を利用し
たウエットエッチングによって、シリコン窒化膜２２を
除去する（同図（ｄ））。
【０００６】更に、熱酸化によってシリコン基板２０の
表面部分に膜厚３〜１５ｎｍ程度のシリコン酸化膜２５
を形成する（同図（ｅ））。次いで、この分離溝２３に
よって区画されたｎＭＯＳトランジスタを形成するｎＭ
ＯＳ領域には、マスクを利用してボロンや弗化ボロン等
の不純物イオンを注入し、またｐＭＯＳトランジスタを
形成するｐＭＯＳ領域には、マスクを利用して燐や砒素
等の不純物イオンを注入する。これによって、各領域に
図示しないウエルを形成する。
【０００７】次いで、シリコン酸化膜上２５にシリコン
窒化膜２６を形成し、更に、ロジック制御部２７、セン
スアンプ部２８、及び、メモリセルアレイ部２９から成
る各回路部の内で、膜厚が大きなＭＯＳトランジスタを
形成するメモリセルアレイ部２９のみを開口するフォト
レジストパターン３０を形成し、開口内のシリコン窒化
膜２６をエッチング除去する（図３（ｆ））。その後、
シリコン酸化膜２５上からボロンや弗化ボロン等のイオ
ン注入を行い、メモリセルのチャンネル注入層を形成す
る。
【０００８】フォトレジストパターン３０を除去し、次
いで、別のフォトレジストパターン３１を形成する。こ
のフォトレジストパターン３１は、メモリセルアレイ部
２９のメモリセルトランジスタとはゲート酸化膜の膜厚
が同じで且つ異なるしきい値を有するＭＯＳトランジス
タを形成するセンスアンプ部２８に開口を有する。この
フォトレジストパターン３１をマスクとし、センスアン
プ部２８のシリコン窒化膜２６を除去し、更にその開口
内にボロン等のイオン注入を行い、チャンネル注入層を
形成する（同図（ｇ））。
【０００９】別のフォトレジストパターン３１を除去
し、シリコン窒化膜２６をマスクとし弗化水素酸を利用
したウエットエッチングによって厚膜部２８、２９のシ
リコン酸化膜２５を除去し、再度熱酸化を行いその厚膜
部２８、２９にゲート絶縁膜となるシリコン酸化膜３２
を形成する（図３（ｈ））。同図に示すように、薄膜部
を成すロジック部２７にはシリコン酸化膜２５及びシリ
コン窒化膜２６が形成され、厚膜部を成すセンスアンプ
部２８及びメモリセル部２９にはシリコン酸化膜３２が
形成されている。
【００１０】熱燐酸によってロジック部２７のシリコン
窒化膜２６を除去した後に、別のフォトレジストマスク
パターン３３を形成し、厚膜部及び薄膜部のｐＭＯＳト
ランジスタの活性領域を覆って、薄膜部のｎＭＯＳトラ
ンジスタの活性領域にボロンや弗化ボロン等の不純物を
イオン注入してロジック部２７のｎＭＯＳトランジスタ
のチャンネル注入層を形成する。同様に、厚膜部及び薄
膜部のｎＭＯＳトランジスタの活性領域を覆ってｐＭＯ
Ｓトランジスタのチャンネル注入層を形成し、ロジック
部２７のシリコン酸化膜２５を除去する（図４
（ｉ））。次いで、別のフォトレジストマスクパターン
３３を除去する。
【００１１】再び、熱酸化によってロジック部２７にゲ
ート絶縁膜となる４〜７ｎｍ程度の膜厚を有するシリコ
ン酸化膜３４を形成する（同図（ｊ））。このとき、厚
膜部においても同時にシリコン酸化膜３４が、先に形成
されたシリコン酸化膜３２上に形成される。この段階
で、全ての領域で、チャンネル注入層及びゲート酸化膜
が形成されている。
【００１２】次に、ｎＭＯＳトランジスタの場合には、
ボロンや弗化ボロン等の不純物を１×１０21／ｃｍ3程
度含み、５０〜１００ｎｍ程度の膜厚を有するポリシリ
コン層をＣＶＤ法によって堆積し、その上にタングステ
ンシリサイド等の金属シリサイド層をＣＶＤ法又はスパ
ッタ法によって堆積した後に、これらをパターニングす
ることによってゲート電極３５を形成する。更に、ｎＭ
ＯＳならば燐や砒素を、ｐＭＯＳならばボロンや弗化ボ
ロン等を３×１０13／ｃｍ2、２０〜４０ｋｅＶ程度の
条件でイオン注入してソース・ドレイン領域を形成する
（同図（ｋ））。その後、減圧ＣＶＤ法によって２００
ｎｍ〜６００ｎｍ程度の層間絶縁膜を形成し、次いで、
配線を形成する。
【００１３】上記従来の技術は、２種類の膜厚を有する
ゲート酸化膜を形成する技術であり、その公報によれ
ば、異なる膜厚を有する各領域でシリコン酸化膜を除去
する回数及び条件をほぼ同じにしているので、先にＳＴ
Ｉ溝中に形成された分離用シリコン酸化膜が過度にエッ
チングされることが防止できるので、各領域を分離する
溝の縁部で均一な形状が得られる旨が示されている。
【００１４】
【発明が解決しようとする課題】半導体装置の更なる高
機能化が進み、ゲート酸化膜の膜厚として３種類又はそ
れ以上の膜厚を有する半導体装置が望まれている。例え
ば、システムＬＳＩの形成にあたって望まれているの
は、入出力部を構成するＩ／Ｏ部の高電圧ＭＯＳトラン
ジスタ、高速ロジック部を構成する高速ＭＯＳトランジ
スタ、及び、待機時に低電力が要求される待機ロジック
部の低リーク電流ＭＯＳトランジスタの形成技術であ
り、異なる膜厚を持つゲート酸化膜を有するＭＯＳトラ
ンジスタを、リーク電流が小さく良好なトランジスタ特
性を有するように形成する技術である。
【００１５】上記公報には、１つのシリコン基板上に、
２種類の膜厚を有するＭＯＳトランジスタの形成方法は
記載されているが、３種類又はそれ以上の膜厚を有する
ＭＯＳトランジスタについては記載がない。この従来技
術によれば、ゲート酸化膜厚が異なる２つの領域、つま
り厚膜部と薄膜部とに共通に形成されたシリコン酸化膜
２５は、最終的には除去される。その代わりに、図３
（ｈ）におけるシリコン酸化膜３２を厚膜部のゲート酸
化膜とし、図４（ｊ）におけるシリコン酸化膜３４を薄
膜部のゲート酸化膜として形成するものである。このた
め、２種類の異なる膜厚のゲート酸化膜を有する半導体
装置の場合には、２回のゲート酸化膜除去工程が必要に
なる。
【００１６】また、上記従来技術では、異なる膜厚のゲ
ート酸化膜を形成する際に、まず厚膜部に薄いゲート酸
化膜を形成し、その後、薄膜部に薄いゲート酸化膜を形
成している。この薄膜部のゲート酸化膜形成時には、厚
膜部に既に形成されている薄いゲート酸化膜をも同時に
参加することにより、最終的に厚膜部のゲート酸化膜を
薄膜部のゲート酸化膜よりも厚くするものである。しか
しながら、このようなゲート酸化膜の形成方法では、薄
膜部のゲート酸化膜を形成するための条件は、厚膜部に
おける最終的なゲート酸化膜厚をも考慮した条件となら
ざるを得ない。後工程におけるゲート酸化膜の形成条件
は、半導体装置における異なるゲート酸化膜厚の種類が
増加するほど、より複雑になる。
【００１７】本発明は、上記提案された従来技術の欠点
に鑑み、低リークＭＯＳ領域のＭＯＳトランジスタのゲ
ートリーク電流やオフリーク電流を増大させことなく、
３種類以上の膜厚を持つゲート酸化膜を有するＭＯＳト
ランジスタを所望の領域に形成することが出来る方法を
提供することを目的とする。
【００１８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、半導体基板上に
第１〜第ｎ熱シリコン酸化膜から成るｎ種類（ｎは３以
上の整数）の異なる膜厚を有する熱シリコン酸化膜を形
成する、半導体装置の製造方法であって、半導体基板上
に溝内シリコン酸化膜を有する分離溝を形成し、該分離
溝によって半導体基板を少なくとも第１〜第ｎ回路領域
を含む複数の回路領域に区画し、前記第１〜第ｎ回路領
域に、ｎ種類の内で最も大きな膜厚を有する第１熱シリ
コン酸化膜を形成し、前記第２回路領域内の第１シリコ
ン酸化膜を除去し、次いで、前記ｎ種類の内で２番目に
大きな膜厚を有する第２熱シリコン酸化膜を該第２回路
領域内に形成し、前記第３〜第ｎ回路領域について、前
記第１シリコン酸化膜を除去し次いで前記ｎ種類の内で
３番目〜ｎ番目に大きな膜厚の第３〜第ｎ熱シリコン酸
化膜を第３〜第ｎ回路領域内に夫々形成するステップ
を、第３〜第ｎ回路領域の順に繰り返すことを特徴とす
る。
【００１９】本発明の半導体装置の製造方法では、膜厚
の大きな熱シリコン酸化膜から膜厚の小さな熱シリコン
酸化膜の順に熱シリコン酸化膜を形成することにより、
既に形成された熱シリコン酸化膜の厚みが後の熱酸化に
よって受ける影響を小さくしている。このため、膜厚精
度が高い熱シリコン酸化膜が各回路領域に形成できる。
【００２０】本発明における回路領域は、特に限定はさ
れないが、典型的には１つ又は１対のＭＯＳトランジス
タを形成するＭＯＳ領域であり、この場合各回路領域の
熱酸化膜は、ＭＯＳトランジスタのゲート絶縁膜（ゲー
ト酸化膜）である。本発明では、ゲート絶縁膜の厚み
を、ＭＯＳトランジスタに要求される特性によって変え
ることで、形成される複数のＭＯＳトランジスタを各用
途に適合させることが出来る。なお、本発明における回
路領域は、１つ又は１対以上のＭＯＳトランジスタを含
むＭＯＳ領域であってもよく、或いは、特定の機能を有
する回路や１つ以上の特定の回路素子を形成する回路領
域であってもよい。
【００２１】なお、本発明で使用する用語「ゲート絶縁
膜」は、典型的にはシリコン酸化膜であるが、シリコン
酸化膜に代えて、シリコン酸窒化膜等を用いることも出
来る。
【００２２】前記分離溝を形成するステップは、溝内酸
化膜の表面を、半導体基板の表面よりも高く形成するこ
とが好ましい。この場合、ウエットエッチングによって
溝内シリコン酸化膜がエッチングされても、その表面を
基板面と同じか、或いは、それよりも高く形成できるの
で、分離溝の縁部における溝内酸化膜の凹みが防止で
き、得られるＭＯＳトランジスタにおけるオフリーク電
流が抑止できる。
【００２３】前記第２〜第ｎ回路領域の各回路領域にお
ける第１熱シリコン酸化膜の除去は、ウエットエッチン
グによって同じ時間だけ行われることが好ましい。この
場合、第１回路領域を除く回路領域を区画する各分離溝
内の溝内酸化膜の高さが均一となり、フォトリソグラフ
ィを利用したパターニングにおける寸法精度が向上す
る。
【００２４】また、本発明の半導体装置は、溝内酸化膜
を有する分離溝によって区画される複数の回路領域を備
える半導体装置において、分離溝によって区画される第
１〜第ｎ回路領域（ｎは３以上の整数）を備え、該第１
〜第ｎ回路領域にｎ種類の相互に異なる膜厚を有する第
１〜第ｎ熱酸化膜が夫々形成されており、ｎ種類の内で
最も膜厚の大きい第１熱酸化膜が形成される第１回路領
域を区画する分離溝は、基板面よりも高いレベルの表面
を持つ溝内酸化膜を有し、第２〜第ｎ熱酸化膜が夫々形
成される第２〜第ｎ回路領域を区画する分離溝は、基板
面とほぼ等しいレベルの表面を持つ溝内酸化膜を有する
ことを特徴とする。
【００２５】本発明の半導体装置は、上記本発明の半導
体装置の製造方法によって形成され、その製造方法の利
点によって得られる利点がある。
【００２６】本発明における上記第１〜第ｎ熱シリコン
酸化膜は、典型的にはＭＯＳトランジスタのゲート絶縁
膜である。しかし、これに限らず、他の用途に使用され
るものでもよい。また、溝内シリコン酸化膜に代えて、
分離溝内を埋め込むことが出来る材料として別の絶縁性
埋設物を用いることも出来る。例えば、この絶縁性埋設
物は、シリコン酸化膜、シリコン窒化膜及びシリコン酸
化膜を含む積層膜とすることも出来る。
【００２７】
【発明の実施の形態】図１は、本発明の半導体装置の製
造方法における各工程段階を順次に示している。本方法
で製造される半導体装置は、７５Åの膜厚のゲート酸化
膜を有するＩ／Ｏ用ＭＯＳトランジスタを形成するＩ／
Ｏ用ＭＯＳ領域６０、２６Åの膜厚のゲート酸化膜を有
する低リークＭＯＳトランジスタを形成する低リークＭ
ＯＳ領域７０、及び、１９Åの膜厚のゲート酸化膜を有
する高速ＭＯＳトランジスタを形成する高速ＭＯＳ領域
８０を有する。
【００２８】まず、従来技術における図２（ａ）〜
（ｄ）と同様な工程を採用し、半導体基板１０上にＳＴ
Ｉ法で必要となる、溝内酸化膜１２を有する分離溝１１
を形成し、ＭＯＳトランジスタを形成する領域を各トラ
ンジスタ毎に形成する。次いで、１回目の熱酸化によっ
て３つの領域６０、７０、８０の全てに７５Åの膜厚を
有する第１ゲート酸化膜１３を形成する（図１
（ａ））。引き続き、Ｉ／Ｏ用ＭＯＳ領域６０及び高速
ＭＯＳ領域８０をレジスト膜１４でマスクした後に、１
回目のウエットエッチングを行い、低リークＭＯＳ領域
７０の第１ゲート酸化膜１３を除去する（同図
（ｂ））。このとき、分離溝１１中の酸化膜１２もエッ
チングされて、その高さが減少し、シリコン基板１０の
上面と略同じ高さになる。
【００２９】レジスト膜１４を除去した後に、２回目の
熱酸化を行い、低リークＭＯＳ領域７０に２６Åの膜厚
の第２ゲート酸化膜１５を形成する（同図（ｃ））。こ
のとき、他の領域６０、８０の７５Åの膜厚の第１ゲー
ト酸化膜１３も幾分膜厚が増加するが、第１ゲート酸化
膜１３の膜厚は第２ゲート酸化膜１５の膜厚に比して充
分に大きいので、第１ゲート酸化膜１３における膜厚の
増加は殆ど無視できる。
【００３０】更に、Ｉ／Ｏ用ＭＯＳ領域６０及び低リー
クＭＯＳ領域７０をレジスト膜１６でマスクした後に、
２回目のウエットエッチングを行い、高速ＭＯＳ領域８
０の第１ゲート酸化膜１３を除去する（同図（ｄ））。
このとき、分離溝１１内の酸化膜１２も同時にエッチン
グされ、その頂部のレベルがシリコン基板１０の表面と
ほぼ同じになる。レジスト膜１６を除去した後に、３回
目の熱酸化を行い、高速ＭＯＳ領域８０に１９Åの膜厚
を有する第３ゲート酸化膜１７を形成する。このとき、
Ｉ／Ｏ用ＭＯＳ領域６０の第１ゲート酸化膜１３、及
び、低リークＭＯＳ領域７０の第２ゲート酸化膜１５の
膜厚も幾分増加するが、これらの酸化膜の膜厚は、第３
ゲート酸化膜１７の膜厚に比して大きいので、第１及び
第２ゲート酸化膜１３、１５の膜厚の増加は殆ど無視で
きる。これによって、同図（ｅ）に示した構造を得る。
【００３１】引き続き、図４（ｋ）を参照して説明した
のと同様な工程を採用し、各領域に所望の膜厚を持つゲ
ート酸化膜を有するＭＯＳトランジスタを形成して、半
導体装置を完成させる。
【００３２】Ｉ／Ｏ用ＭＯＳ領域６０に形成されたＭＯ
Ｓトランジスタは、例えばゲート長が０．３５μｍ、動
作電圧が３．３Ｖであり、ゲート酸化膜１３の膜厚は前
記の通り７５Åである。低リークＭＯＳ領域７０に形成
されたＭＯＳトランジスタは、例えばゲート長が０．１
０μｍ、動作電圧が１．２Ｖであり、ゲート酸化膜１５
の膜厚は前記の通り２６Åである。高速ＭＯＳ領域８０
に形成されたＭＯＳトランジスタは、例えばゲート長が
０．１０μｍ、動作電圧が１．２Ｖであり、ゲート酸化
膜１７の膜厚は前記の通り１９Åである。
【００３３】Ｉ／Ｏ用ＭＯＳ領域６０は、システムＬＳ
Ｉを構成する半導体チップの外周部分に配置され、外部
回路との間で信号の入出力を行うバッファ領域である。
低リークＭＯＳ領域７０のトランジスタは、システムＬ
ＳＩの例えば待機用ロジック回路に使用され、高速ＭＯ
Ｓ領域８０のトランジスタは、高速ロジック回路に使用
される。
【００３４】上記製造方法では、低リークＭＯＳ領域７
０及び高速ＭＯＳ領域８０では何れも１回のウエットエ
ッチングのみが行われ、しかも同じ膜厚のゲート酸化膜
１３を除去するので、双方のウエットエッチングの継続
時間が同じとなる。このため、双方の領域４０、５０に
おける分離溝１１内の酸化膜１２の高さが同じとなり、
且つ、分離溝１１内の酸化膜１２の高さを予め基板１０
の上面よりも所定寸法だけ高く形成しておくことによ
り、ウエットエッチング後は、分離溝１１内の酸化膜１
２の表面レベルが基板面とほぼ同じ高さに揃えられる。
このため、基板１０表面の凹凸が小さくなり、フォトリ
ソグラフィ工程におけるパターニングの寸法精度が向上
する。パターニングの寸法精度が向上することにより、
ゲート長のばらつきが小さくなり、低リークＭＯＳ領域
７０及び高速ＭＯＳ領域８０でオフリーク電流やオン電
流のばらつきが小さくなる。一方、Ｉ／Ｏ用ＭＯＳ領域
６０では、分離溝１１内の酸化膜１３の表面はゲート酸
化膜１３の表面に対して、所定寸法だけ高くなってい
る。つまり、ゲート酸化膜表面と分離溝１１との境界部
には段差が発生している。このため、Ｉ／Ｏ用ＭＯＳ領
域６０に形成されるＭＯＳトランジスタのゲートをパタ
ーニングするとき、その段差部近傍のゲート長は、ゲー
ト酸化膜部におけるゲート長に対し若干パターニング精
度が劣化する可能性がある。具体的には、段差部で０．
０２μｍ程度他の部分より細くなることがある。しか
し、Ｉ／Ｏ用ＭＯＳ領域６０に形成されるＭＯＳトラン
ジスタのゲート長は０．３５μｍであるので、段差部に
おけるゲート長のばらつきは問題とならない。一方、低
リークＭＯＳ領域７０及び高速ＭＯＳ領域８０に形成さ
れるＭＯＳトランジスタのゲート長はともに０．１０μ
ｍであるので、ゲート長のばらつきはトランジスタ特性
に大きく影響する。
【００３５】上記実施形態例では、分離溝１１内の酸化
膜１２の縁部に凹部が生じず、その凹部を横切るゲート
電極下部のチャネル領域におけるチャネル間リーク電
流、いわゆるＳＴＩ分離で問題となっているトランジス
タの逆狭チャネル特性の発生を抑制することが出来る。
このチャネル間リーク電流は、ＳＴＩで問題となってい
る、いわゆるトランジスタの逆狭チャネル特性によるも
のである。分離溝１１内の酸化膜１２の縁部に凹部が発
生すると、その凹部を横切るゲート電極下部のチャネル
領域において、電界が集中する。この電界によるチャネ
ル間のリーク電流は、トランジスタのチャネル幅が小さ
くなる程増加し、一般に逆狭チャネル特性と呼ばれてい
る。
【００３６】さらに分離溝を埋める酸化膜とゲート酸化
膜の段差発生を抑えることができるので、トランジスタ
のゲート電極のパターニングを精度よく実行することが
出来る。
【００３７】更に、従来技術のように、ゲート酸化膜厚
の異なるすべての領域において、ゲート酸化膜として最
初に形成した酸化膜を除去することをせず、最初に一番
厚いゲート酸化膜を形成し、それ以外の領域に対してゲ
ート酸化膜を付け直すので、製造工程が簡略化できる。
加えて、従来技術のように、シリコン窒化膜は使用せ
ず、ドライエッチングや熱燐酸を利用してのウエットエ
ッチングの必要がなく、シリコン酸化膜の除去に全て通
常の弗化水素酸を利用してのエッチングを採用するの
で、基板表面に損傷が生じない。ここで、特に熱燐酸を
利用してウエットエッチングを行うと、形成されるゲー
ト酸化膜に損傷が生じやすい。
【００３８】なお、以上の説明では、分離溝１１を溝内
酸化膜１２で埋設する素子分離法を例示したが、埋設す
る材料はシリコン酸化膜に限定されない。基板表面に形
成したゲート酸化膜を除去する際、分離溝１１を埋設す
る絶縁物の少なくとも上層が、同時に除去されうる材料
である場合、本発明適用することができる。例えば、分
離溝１１を埋設する絶縁物が、シリコン酸化膜／シリコ
ン窒化膜／シリコン酸化膜という多層膜構造でも、最上
層がゲート酸化膜と同じ物質のため、同様の問題が発生
しうる。
【００３９】また、ゲート絶縁膜として、シリコン酸化
膜を形成する例を示したが、これに限らず、窒素を導入
しながらシリコンを酸化して形成するシリコン酸窒化膜
でもよい。
【００４０】３回の熱酸化において、３種類の膜厚のゲ
ート酸化膜を膜厚の大きなものから順次に形成する方法
を採用するので、後の熱酸化による、先の熱酸化で既に
形成されたゲート酸化膜の膜厚への影響が軽減できる。
一般的に、シリコン表面に形成されるシリコン酸化膜厚
Ｔoxは、そのシリコン表面を熱酸化する時間ｔの平方根
に比例することが知られている。例えば、Ｉ／Ｏ用ＭＯ
Ｓ領域６０に厚さ７５Åのゲート酸化膜を形成するため
の時間をｔ75とする。厚さ２６Å、１９Åのゲート酸化
膜を形成するための時間を、各々、ｔ26、ｔ19とする。
上記関係から、 ｔ26＝ｔ75／（７５／２６）2＝ｔ75／８．３、 ｔ19＝ｔ26／１．９＝ｔ75／１５．６ が得られる。これらの式から、形成済みの厚いゲート酸
化膜に対する薄いゲート酸化膜形成時の熱処理の影響が
少ないことがわかる。換言すれば、厚いゲート酸化膜か
ら薄いゲート酸化膜を順次に形成することにより、後工
程におけるより薄いゲート酸化膜の形成条件は、それ以
前のゲート酸化膜の膜厚変化をほとんど気にすることな
く設定することが出来る。
【００４１】上記実施形態例では、３種類の膜厚を形成
する方法について説明したが、本発明の半導体装置の製
造方法は、３種類以上の膜厚の酸化膜を形成する半導体
装置の製造に適用できる。この場合、ｎ種類の膜厚のゲ
ート酸化膜を形成するには、まず最も膜厚の大きなゲー
ト酸化膜を形成し、順次に膜厚の小さなゲート酸化膜を
形成する領域でエッチングを行い、当該領域で必要な膜
厚のゲート酸化膜を形成する工程を、各領域毎に順次に
行う。これによって、ｎ種類の膜厚の形成には、ｎ−１
回のウエットエッチングで足りる。
【００４２】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明の半導体装置及びその製造方
法は、上記実施形態例の構成にのみ限定されるものでは
なく、上記実施形態例の構成から種々の修正及び変更を
施したものもも、本発明の範囲に含まれる。
【００４３】
【発明の効果】以上、説明したように、本発明の半導体
装置の製造方法によると、簡単な工程によって複数種類
の膜厚を有する熱酸化膜を夫々所望のＭＯＳ領域に形成
できるので、用途に応じたＭＯＳトランジスタが容易に
得られ、また、ゲートリーク電流の増大や、オフリーク
電流及びオン電流のばらつきが生じ難い、複数種類の熱
酸化膜を有するＭＯＳトランジスタが形成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態例に係る半導体装置の製造
方法を示す工程段階毎の断面図。
【図２】従来の半導体装置の製造方法を工程段階毎に示
す断面図。
【図３】図２に続き、従来の半導体装置の製造方法を工
程段階毎に示す断面図。
【図４】図３に続き、従来の半導体装置の製造方法を工
程段階毎に示す断面図。
【符号の説明】
１０：半導体基板 １１：分離溝 １２：溝内酸化膜 １３：第１ゲート酸化膜 １４：レジストマスク １５：第２ゲート酸化膜 １６：レジストマスク １７：第３ゲート酸化膜 ６０：Ｉ／Ｏ用ＭＯＳ領域 ７０：低リークＭＯＳ領域 ８０：高速ＭＯＳ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４８１

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に第１〜第ｎ熱シリコン酸
    化膜から成るｎ種類（ｎは３以上の整数）の異なる膜厚
    を有する熱シリコン酸化膜を形成する、半導体装置の製
    造方法であって、 半導体基板上に溝内シリコン酸化膜を有する分離溝を形
    成し、該分離溝によって半導体基板を少なくとも第１〜
    第ｎ回路領域を含む複数の回路領域に区画し、 前記第１〜第ｎ回路領域に、ｎ種類の内で最も大きな膜
    厚を有する第１熱シリコン酸化膜を形成し、 前記第２回路領域内の第１シリコン酸化膜を除去し、次
    いで、前記ｎ種類の内で２番目に大きな膜厚を有する第
    ２熱シリコン酸化膜を該第２回路領域内に形成し、 前記第３〜第ｎ回路領域について、前記第１シリコン酸
    化膜を除去し次いで前記ｎ種類の内で３番目〜ｎ番目に
    大きな膜厚の第３〜第ｎ熱シリコン酸化膜を第３〜第ｎ
    回路領域内に夫々形成するステップを、第３〜第ｎ回路
    領域の順に繰り返すことを特徴とする半導体装置の製造
    方法。
  2. 【請求項２】 前記熱シリコン酸化膜は、ＭＯＳトラン
    ジスタのゲート絶縁膜である、請求項１に記載の半導体
    装置の製造方法。
  3. 【請求項３】 前記分離溝を形成するステップは、溝内
    シリコン酸化膜の表面を、半導体基板の表面よりも高く
    形成する、請求項１又は２に記載の半導体装置の製造方
    法。
  4. 【請求項４】 前記第２〜第ｎ回路領域の各回路領域に
    おける第１シリコン酸化膜の除去は、ウエットエッチン
    グによって同じ時間だけ行われる、請求項１〜３の何れ
    かに記載の半導体装置の製造方法。
  5. 【請求項５】 半導体基板上に第１〜第ｎゲート絶縁膜
    から成るｎ種類（ｎは３以上の整数）の異なる膜厚を有
    するゲート絶縁膜を形成する、半導体装置の製造方法で
    あって、 半導体基板上に、該半導体基板の領域を少なくとも第１
    〜第ｎ回路領域を含む複数の回路領域に区画する分離溝
    を形成し、 前記分離溝を前記半導体基板表面よりも高く形成した埋
    設物にて埋設し、 前記第１〜第ｎ回路領域に、ｎ種類の内で最も大きな膜
    厚を有する第１ゲート絶縁膜を形成し、 前記第２回路領域内の第１ゲート酸化膜を除去し、次い
    で、前記ｎ種類の内で２番目に大きな膜厚を有する第２
    ゲート絶縁膜を該第２回路領域内に形成し、 前記第３〜第ｎ回路領域について、前記第１ゲート絶縁
    膜を除去し次いで前記ｎ種類の内で３番目〜ｎ番目に大
    きな膜厚の第３〜第ｎゲート絶縁膜を第３〜第ｎ回路領
    域内に夫々形成するステップを、第３〜第ｎ回路領域の
    順に繰り返すことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記第２〜第ｎ回路領域内の第１ゲート
    絶縁膜の除去は、該各回路領域を区画する前記分離溝を
    埋設する埋設物の高さが、前記半導体基板表面とほぼ等
    しくなるように行われる、請求項５に記載の半導体装置
    の製造方法。
  7. 【請求項７】 前記ゲート絶縁膜は、シリコン酸化膜又
    はシリコン酸窒化膜である、請求項５又は６に記載の半
    導体装置の製造方法。
  8. 【請求項８】 前記埋設物は、シリコン酸化膜、又は、
    シリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を
    含む積層膜の何れかである、請求項５〜７の何れかに記
    載の半導体装置の製造方法。
  9. 【請求項９】 溝内シリコン酸化膜を有する分離溝によ
    って区画される複数の回路領域を備える半導体装置にお
    いて、 前記分離溝によって区画される第１〜第ｎ回路領域（ｎ
    は３以上の整数）を備え、 前記第１〜第ｎ回路領域には、ｎ種類の相互に異なる膜
    厚を有する第１〜第ｎ熱シリコン酸化膜が夫々形成され
    ており、 ｎ種類の内で最も膜厚の大きい第１熱シリコン酸化膜が
    形成される第１回路領域を区画する分離溝は、半導体基
    板面よりも高いレベルの表面を持つ溝内シリコン酸化膜
    を有し、 第２〜第ｎ熱シリコン酸化膜が夫々形成される第２〜第
    ｎ回路領域を区画する分離溝は、前記半導体基板面とほ
    ぼ等しいレベルの表面を持つ溝内シリコン酸化膜を有す
    ることを特徴とする半導体装置。
  10. 【請求項１０】 溝内埋設物を有する分離溝によって区
    画される複数の回路領域を備える半導体装置において、 前記分離溝によって区画される第１〜第ｎ回路領域（ｎ
    は３以上の整数）を備え、 前記第１〜第ｎ回路領域には、ｎ種類の相互に異なる膜
    厚を有する第１〜第ｎゲート絶縁膜が夫々形成されてお
    り、 ｎ種類の内で最も膜厚の大きい第１ゲート絶縁膜が形成
    される第１回路領域を区画する分離溝は、半導体基板面
    よりも高く形成された前記埋設物を有し、 第２〜第ｎゲート絶縁膜が夫々形成される第２〜第ｎ回
    路領域を区画する分離溝は、前記半導体基板面とほぼ等
    しい高さの前記埋設物を有することを特徴とする半導体
    装置。
  11. 【請求項１１】 前記ゲート絶縁膜は、シリコン酸化膜
    又はシリコン酸窒化膜である、請求項１０に記載の半導
    体装置。
  12. 【請求項１２】 前記埋設物は、シリコン酸化膜、又
    は、シリコン酸化膜、シリコン窒化膜及びシリコン酸化
    膜を含む積層膜の何れかである、請求項１０又は１１に
    記載の半導体装置。
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