JP4518830B2 - 半導体装置の製造方法 - Google Patents
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Description
図6は、膜厚が異なる2種類のゲート酸化膜を備えた半導体装置の製造方法の従来例を説明するための工程断面図である。図6を参照して特許文献1に開示されている製造方法を説明する。
第1の不具合は、図6(b)を参照して説明した上記工程(2)において、高電圧動作用トランジスタ領域65に着目するとバッファ酸化膜67とレジストパターン69が直接接している。レジストの中には重金属や有機物といった半導体デバイスには好ましくない不純物が多量に含まれているので、バッファ酸化膜67がこれらの不純物に汚染される虞がある。そして、バッファ酸化膜67は、上記工程(3)において追加で酸化されてゲート酸化膜73となるので、一旦汚染されると汚染物質がそのままゲート酸化膜73の中に残存してしまう。その結果として、厚いゲート酸化膜73を有したトランジスタの動作不良や信頼性低下を引き起こす可能性がある。
しかし、バリヤ層の形成工程や洗浄処理を追加すれば、プロセスフローが複雑になるという問題が発生する。さらに、たとえ洗浄処理を追加したとしても、元々レジストは不純物を含有しているという事実から、レジストを塗布する回数を増やせばバッファ酸化膜67の膜質劣化が表面化してしまう。実際、発明者の評価では、図8に示すように、洗浄する処理を追加した場合でもレジストを塗布する回数を増やせばゲート酸化膜の膜質が劣化するという実験結果が得られている。図8はレジスト塗布回数が1回、3回、5回のサンプルの定電圧TDDB(経時絶縁破壊)特性の結果を示す図であり、縦軸はワイブル分布(Fは累積不良率)、横軸は注入電荷量QBD(単位はC(クーロン))を示す。
(実際のエッチング量)=(酸化膜67の膜厚)×1.3倍 ・・・(1)
程度にエッチング条件が設定される。表1に具体的な数値例を示す。
一方、図6(c)におけるゲート酸化膜73の膜厚に関して、
(酸化膜73の膜厚)2 = (酸化膜67の膜厚)2 + (酸化膜71の膜厚)2 ・・・(2)
と概略計算できる。
図9は、膜厚が異なる2種類のゲート酸化膜を備えた半導体装置の製造方法の他の従来例を説明するための工程断面図である。
しかし、一旦形成したポリシリコン膜83について低電圧動作用トランジスタ領域63の部分のみ除去し(上記工程(2)参照。)、再度、ポリシリコン膜85を形成する工程(上記工程(3)参照。)、及び、ポリシリコン膜85を高電圧動作用トランジスタ領域65の部分を除去する工程(上記工程(3)参照。)等が別途必要となるので、プロセスフローが複雑になるという問題が生じてしまう。
ところが1つの半導体基板上に互いに膜厚が異なる3種類のゲート酸化膜を簡便な方法で形成する技術は未だ確立されておらず、開示もなされていないのが現状である。よって、ここでは先の特許文献1と特許文献2の技術を単純に流用した場合に、膜厚が互いに異なる3種類のゲート酸化膜の形成がどのようなフローになるかを説明する。
ここで、中電圧動作用トランジスタとは、低電圧動作用トランジスタの動作電圧と高電圧動作用トランジスタの動作電圧の間の電圧で動作するトランジスタを意味する。
さらに、第1の不具合について、高電圧動作用トランジスタ領域65においてゲート酸化膜上にレジストを形成する回数が1回から2回に増えているので、その分だけゲート酸化膜95の信頼性低下の危険性が高まることになる。
また、第2の不具合について、低電圧動作用トランジスタ領域63におけるゲート酸化膜のエッチング除去工程の回数が1回から2回に増えているので、図11に示すように、低電圧動作用トランジスタ領域63の周囲のLOCOS膜3に形成されるくぼみ部79の変形が大きくなってしまい、設計値からのズレはさらに大きくなり、かつ、ゲート酸化膜の耐圧不良も起こしやすくなってしまう。
半導体基板1上全面にポリシリコン膜101を形成し、さらにその上に、中電圧動作用トランジスタ領域64を覆い、低電圧動作用トランジスタ領域63及び高電圧動作用トランジスタ領域65に対応して開口部をもつレジストパターン103を形成する。レジストパターン103をマスクにして低電圧動作用トランジスタ領域63及び高電圧動作用トランジスタ領域65のポリシリコン膜101とゲート酸化膜73を順次エッチング除去する((c)参照。)。
半導体基板1上全面にポリシリコン膜105を形成し、さらにその上に、低電圧動作用トランジスタ領域63を覆い、中電圧動作用トランジスタ領域64及び高電圧動作用トランジスタ領域65に対応して開口部をもつレジストパターン107を形成する。レジストパターン107をマスクにして中電圧動作用トランジスタ領域64及び高電圧動作用トランジスタ領域65のポリシリコン膜101をエッチング除去する((d)参照。)。
そこで本発明は、膜厚が異なる2種類のゲート酸化膜を備えた半導体装置を作製するための従来の製造方法を単純に繰り返して膜厚が異なる3種類のゲート酸化膜を備えた半導体装置を作製する場合に比べて、トランジスタの電気的特性を損なうことなく、1つの半導体基板上に互いに膜厚が異なるゲート酸化膜をもつ3種類のMOSトランジスタを簡便に形成できる製造方法及びその製造方法により作成した半導体装置を提供することを目的とするものである。
(A)半導体基板上にMOSトランジスタ形成領域である第1領域、第2領域及び第3領域を分離するための素子分離絶縁膜を形成し、上記第1領域、上記第2領域及び上記第3領域の半導体基板表面にバッファ酸化膜を形成する工程、
(B)上記第1領域に対応して開口部をもち、上記第2領域及び上記第3領域を覆う耐酸化性膜を形成した後、第1熱酸化膜処理を施して上記第1領域の上記バッファ酸化膜を厚膜化させて第1ゲート酸化膜を形成する工程、
(C)上記耐酸化性膜を除去した後、半導体基板上全面に第1ポリシリコン膜を形成し、上記第1ポリシリコン膜をパターニングして上記第1ゲート酸化膜上に第1ゲート電極を形成する工程、
(D)上記第3領域に対応して開口部をもち、上記第1領域及び上記第2領域を覆うレジストパターンを形成し、上記レジストパターンをマスクにして上記第3領域の上記バッファ酸化膜を除去する工程、
(E)上記レジストパターンを除去した後、第2熱酸化処理を施して、上記第2領域の上記バッファ酸化膜を厚膜化させて上記第1ゲート酸化膜とは異なる膜厚をもつ第2ゲート酸化膜を形成するとともに、上記第3領域の半導体基板表面に上記第1ゲート酸化膜及び上記第2ゲート酸化膜とは異なる膜厚をもつ第3ゲート酸化膜を形成する工程、
(F)半導体基板上全面に第2ポリシリコン膜を形成し、上記第2ポリシリコン膜をパターニングして上記第2ゲート酸化膜上に第2ゲート電極を形成し、上記第3ゲート酸化膜上に第3ゲート電極を形成する工程。
また、第3領域についてのみバッファ酸化膜を除去し(上記工程(D)参照。)、第1領域及び第2領域についてはバッファ酸化膜を除去しない。
上記工程(E)において、上記第2熱酸化処理によって上記第2ゲート酸化膜及び第3ゲート酸化膜を形成するのと同時に上記容量素子用第1電極の表面に容量素子用絶縁膜を形成し、
上記工程(F)において、上記第2ポリシリコン膜を形成した後、上記第2ポリシリコン膜をパターニングして上記第2ゲート電極及び上記第3ゲート電極を形成する際に、上記容量素子用第1電極上の上記容量素子用絶縁膜上に上記第2ポリシリコン膜からなる容量素子用第2電極を形成するようにしてもよい。
これにより、素子分離絶縁膜上に、第1容量素子用電極、容量素子用絶縁膜及び第2容量素子用電極をもつ容量素子が形成される。
上記工程(F)において、上記第2ポリシリコン膜を形成した後、上記第2ポリシリコン膜をパターニングして上記第2ゲート電極及び上記第3ゲート電極を形成する際に、上記容量素子用第1電極上の上記容量素子用絶縁膜上に上記第2ポリシリコン膜からなる容量素子用第2電極を形成するようにしてもよい。
この局面によっても、素子分離絶縁膜上に、第1容量素子用電極、容量素子用絶縁膜及び第2容量素子用電極をもつ容量素子が形成される。
本発明の半導体装置の製造方法によれば、第1ゲート酸化膜及び第3ゲート酸化膜についてレジストを接触させることなく形成することができ、第2ゲート酸化膜について第2ゲート酸化膜用のバッファ酸化膜とレジストが1回接触するだけで形成することができるので、第1ゲート酸化膜及び第3ゲート酸化膜についてはレジストからの不純物による汚染を受けることなく形成でき、第2ゲート酸化膜についてはレジストからの不純物による汚染を最小限にすることができる。さらに、第3領域についてのみバッファ酸化膜を除去し、第1領域及び第2領域についてはバッファ酸化膜を除去しないので、第1領域及び第2領域の周囲の素子分離用絶縁膜にくぼみ部が形成されることはない。これらにより、トランジスタの電気的特性を損なうことなく、1つの半導体基板上に互いに膜厚が異なるゲート酸化膜をもつ3種類のMOSトランジスタを形成できる。
さらに、第2ポリシリコン膜から第2ゲート電極及び第3ゲート電極を形成しているので、必要とするポリシリコン膜は第2ポリシリコン膜と第1ゲート電極用の第1ポリシリコン膜の2種類であり、1つの半導体基板上に上記3種類のMOSトランジスタを簡便に形成できる。
この局面において、例えば、工程(C)で容量素子用絶縁膜としてシリコン酸化膜を形成すれば、工程(E)での第2熱酸化処理により容量素子用絶縁膜が厚膜化されることを考慮しつつ、容量素子用絶縁膜の厚みを所望の膜厚に設定することができる。
また、工程(C)で容量素子用絶縁膜としてシリコン窒化膜やONO膜(シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜)を形成すれば、容量素子用絶縁膜としてシリコン窒化膜やONO膜をもつ容量素子を形成することができる。
高電圧動作用トランジスタ領域5の第1ゲート酸化膜11上にポリシリコン膜からなる第1ゲート電極17が形成されている。第1ゲート電極17の表面には、第3ゲート酸化膜15及び第2ゲート酸化膜13を形成するための熱酸化処理時において同時に形成されたシリコン酸化膜19が形成されている。
中電圧動作用トランジスタ領域7の第2ゲート酸化膜13上にポリシリコン膜からなる第2ゲート電極21が形成されている。低電圧動作用トランジスタ領域9の第3ゲート酸化膜15上にポリシリコン膜からなる第3ゲート電極23が形成されている。ゲート電極21,23は同じポリシリコン膜から同時に形成されたものであり、かつ、第1ゲート電極17用のポリシリコン膜とは別途形成されたポリシリコン膜から形成されたものである。
高電圧動作用トランジスタ領域5に形成されている第1ゲート酸化膜11、第1ゲート電極17及び不純物拡散層25,25をもつ高電圧動作用トランジスタは、例えば10V以上の高電圧がかかっても破壊されない高耐圧対応トランジスタである。
中電圧動作用トランジスタ領域7に形成されている第2ゲート酸化膜13、第2ゲート電極21及び不純物拡散層25,25をもつ中電圧動作用トランジスタは、例えば5V程度の電圧で動作するトランジスタである。
低電圧動作用トランジスタ領域9に形成されている第3ゲート酸化膜15、第3ゲート電極23及び不純物拡散層25,25をもつ低電圧動作用トランジスタは、例えば3V程度の電圧で高速動作するトランジスタである。
(1)LOCOS法により、半導体基板1の表面に高電圧動作用トランジスタ領域5、中電圧動作用トランジスタ領域7及び低電圧動作用トランジスタ領域9を画定するためのLOCOS膜3を形成する。例えば温度は850度、時間は30分間、酸化雰囲気の条件で熱酸化処理を施して、トランジスタ領域5,7,9の半導体基板1上にバッファ酸化膜27を例えば11nmの膜厚にそれぞれ形成する((a)参照。)。
例えば温度は850度、時間は20分間、酸化雰囲気の条件で熱酸化処理(第1熱酸化処理)を施す。これにより、耐酸化性膜29で覆われていない高電圧動作用トランジスタ領域5のバッファ酸化膜27が追加酸化の効果で厚膜化し、高電圧動作用トランジスタ領域5に膜厚が20nmの第1ゲート酸化膜11が形成される。このとき、耐酸化性膜29は酸素との反応性が極めて低いのでほとんど酸化されることはない。また、トランジスタ領域7,9のバッファ酸化膜27は耐酸化性膜29で覆われているので、この熱酸化処理時には厚膜化されず、11nmの膜厚がそのまま維持される((b)参照。)。
さらに、第2ポリシリコン膜から第2ゲート電極21及び第3ゲート電極23を形成しているので、必要とするポリシリコン膜は第2ポリシリコン膜と第1ゲート電極17用の第1ポリシリコン膜の2種類であり、1つの半導体基板1上に上記3種類のMOSトランジスタを簡便に形成できる。
高電圧動作用トランジスタ領域5に第1ゲート酸化膜11、第1ゲート電極17及び不純物拡散層25,25をもつ高電圧動作用トランジスタが形成されている。
中電圧動作用トランジスタ領域7に第2ゲート酸化膜13、第2ゲート電極21及び不純物拡散層25,25をもつ中電圧動作用トランジスタが形成されている。
低電圧動作用トランジスタ領域9に第3ゲート酸化膜15、第3ゲート電極23及び不純物拡散層25,25をもつ低電圧動作用トランジスタが形成されている。
容量素子用第1電極37は第1ゲート電極17と同じポリシリコン膜から同時に形成されたものである。容量素子用絶縁膜39は、第3ゲート酸化膜15及び第2ゲート酸化膜13を形成するための熱酸化処理時において同時に形成されたものである。容量素子用第2電極41はゲート電極21,23と同じポリシリコン膜から同時に形成されたものであり、かつ、第1ゲート電極17及び容量素子用第2電極41用のポリシリコン膜とは別途形成されたポリシリコン膜から形成されたものである。
(1)図1(a)を参照して説明した上記工程(1)と同じ工程により、半導体基板1の表面に高電圧動作用トランジスタ領域5、中電圧動作用トランジスタ領域7及び低電圧動作用トランジスタ領域9を画定するためのLOCOS膜3を形成し、トランジスタ領域5,7,9の半導体基板1上にバッファ酸化膜27を例えば11nmの膜厚にそれぞれ形成する(図2(a)参照。)。
レジストパターン51を除去した後、イオン注入法により、ゲート電極17,21,23をマスクにしてトランジスタ領域5,7,9の半導体基板1に例えばN型の不純物を注入して、ソース及びドレインを構成するN型の不純物拡散層25を形成する。これにより、高電圧動作用トランジスタ領域5にゲート酸化膜厚20nmの高電圧動作用トランジスタが形成され、中電圧動作用トランジスタ領域7にゲート酸化膜厚16nmの中電圧動作用トランジスタが形成され、低電圧動作用トランジスタ領域9にゲート酸化膜厚11nmの低電圧動作用トランジスタがそれぞれ形成される。また、LOCOS膜3上には容量素子用第1電極37、容量素子用絶縁膜39及び容量素子用第2電極41をもつ容量素子が形成されている(図3(h)参照。)。
(1)図1(a)を参照して説明した上記工程(1)と同じ工程により、半導体基板1の表面に高電圧動作用トランジスタ領域5、中電圧動作用トランジスタ領域7及び低電圧動作用トランジスタ領域9を画定するためのLOCOS膜3を形成し、トランジスタ領域5,7,9の半導体基板1上にバッファ酸化膜27を例えば11nmの膜厚にそれぞれ形成する(図4(a)参照。)。
レジストパターン51を除去した後、イオン注入法により、ゲート電極17,21,23をマスクにしてトランジスタ領域5,7,9の半導体基板1に例えばN型の不純物を注入して、ソース及びドレインを構成するN型の不純物拡散層25を形成する。これにより、高電圧動作用トランジスタ領域5にゲート酸化膜厚20nmの高電圧動作用トランジスタが形成され、中電圧動作用トランジスタ領域7にゲート酸化膜厚16nmの中電圧動作用トランジスタが形成され、低電圧動作用トランジスタ領域9にゲート酸化膜厚11nmの低電圧動作用トランジスタがそれぞれ形成される。また、LOCOS膜3上には容量素子用第1電極37、容量素子用絶縁膜61及び容量素子用第2電極41をもつ容量素子が形成されている(図3(h)参照。)。
さらに、第2ポリシリコン膜から第2ゲート電極21及び第3ゲート電極23を形成しているので、必要とするポリシリコン膜は第2ポリシリコン膜と第1ゲート電極17用の第1ポリシリコン膜の2種類であり、1つの半導体基板1上に上記3種類のMOSトランジスタを簡便に形成できる。
さらに、図5(f)を参照して説明した上記工程(6)での第2熱酸化処理による厚膜化を考慮しつつ、図4(c)を参照して説明した上記工程(3)で形成するシリコン酸化膜53の膜厚を設計することにより、容量素子用絶縁膜61を任意の膜厚に形成することができる。
例えば、図4(c)を参照して説明した上記工程(3)で第1ポリシリコン膜43上にシリコン窒化膜やONO膜を形成し、その後、図4及び図5を参照して説明した実施例と同じ工程を実施すれば、容量素子用絶縁膜としてシリコン窒化膜やONO膜をもつ容量素子をLOCOS膜3上に形成することができる。
例えば、図1(e)を参照して説明した上記工程(5)、図3(f)を参照して説明した上記工程(6)、図5(f)を参照して説明した上記工程(6)での第2熱酸化処理において、第3ゲート酸化膜15を第1ゲート酸化膜11の膜厚よりも厚く形成するように条件設定をすれば、第2ゲート酸化膜13、第3ゲート酸化膜15、第1ゲート酸化膜11の順に膜厚を大きくすることができる。
また、上記第2熱酸化処理において、第2ゲート酸化膜13は第1ゲート酸化膜11よりも厚くなるが第3ゲート酸化膜15は第1ゲート酸化膜11よりも薄くなるように熱酸化処理条件を設定すれば、第2ゲート酸化膜13、第1ゲート酸化膜11、第3ゲート酸化膜15の順に膜厚を大きくすることができる。
なお、第1ゲート酸化膜11、第2ゲート酸化膜13及び第3ゲート酸化膜15に関して、バッファ酸化膜27の膜厚、第1ゲート酸化膜11を形成するための第1熱酸化処理の条件、並びに第2ゲート酸化膜13及び第3ゲート酸化膜15を形成するための第2熱酸化処理の条件を設定することにより、任意の膜厚に形成することができる。
3 LOCOS膜
5 高電圧動作用トランジスタ領域
7 中電圧動作用トランジスタ領域
9 低電圧動作用トランジスタ領域
11 第1ゲート酸化膜
13 第2ゲート酸化膜
15 第3ゲート酸化膜
17 第1ゲート電極
19 シリコン酸化膜
21 第2ゲート電極
23 第3ゲート電極
25 不純物拡散層
27 バッファ酸化膜
29 耐酸化性膜
31,33,35 レジストパターン
37 容量素子用第1電極
39 容量素子用絶縁膜
41 容量素子用第2電極
43 第1ポリシリコン膜
45,47,51 レジストパターン
49 第2ポリシリコン膜
53,55,57,59 シリコン酸化膜
61 容量素子用絶縁膜
Claims (4)
- 同一半導体基板上に、互いに膜厚が異なるゲート酸化膜をもつ3種類のMOSトランジスタを形成するための半導体装置の製造方法において、以下の工程(A)から(F)を含むことを特徴とする製造方法。
(A)半導体基板上にMOSトランジスタ形成領域である第1領域、第2領域及び第3領域を分離するための素子分離絶縁膜を形成し、前記第1領域、前記第2領域及び前記第3領域の半導体基板表面にバッファ酸化膜を形成する工程、
(B)前記第1領域に対応して開口部をもち、前記第2領域及び前記第3領域を覆う耐酸化性膜を形成した後、第1熱酸化膜処理を施して前記第1領域の前記バッファ酸化膜を厚膜化させて第1ゲート酸化膜を形成する工程、
(C)前記耐酸化性膜を除去した後、半導体基板上全面に第1ポリシリコン膜を形成し、前記第1ポリシリコン膜をパターニングして前記第1ゲート酸化膜上に第1ゲート電極を形成する工程、
(D)前記第3領域に対応して開口部をもち、前記第1領域及び前記第2領域を覆うレジストパターンを形成し、前記レジストパターンをマスクにして前記第3領域の前記バッファ酸化膜を除去する工程、
(E)前記レジストパターンを除去した後、第2熱酸化処理を施して、前記第2領域の前記バッファ酸化膜を厚膜化させて前記第1ゲート酸化膜とは異なる膜厚をもつ第2ゲート酸化膜を形成するとともに、前記第3領域の半導体基板表面に前記第1ゲート酸化膜及び前記第2ゲート酸化膜とは異なる膜厚をもつ第3ゲート酸化膜を形成する工程、
(F)半導体基板上全面に第2ポリシリコン膜を形成し、前記第2ポリシリコン膜をパターニングして前記第2ゲート酸化膜上に第2ゲート電極を形成し、前記第3ゲート酸化膜上に第3ゲート電極を形成する工程。 - 前記工程(C)において、前記第1ポリシリコン膜を形成した後、前記第1ポリシリコン膜をパターニングして第1ゲート電極を形成する際に、前記素子分離絶縁膜上に前記第1ポリシリコン膜からなる容量素子用第1電極を形成し、
前記工程(E)において、前記第2熱酸化処理によって前記第2ゲート酸化膜及び第3ゲート酸化膜を形成するのと同時に前記容量素子用第1電極の表面に容量素子用絶縁膜を形成し、
前記工程(F)において、前記第2ポリシリコン膜を形成した後、前記第2ポリシリコン膜をパターニングして前記第2ゲート電極及び前記第3ゲート電極を形成する際に、前記容量素子用第1電極上の前記容量素子用絶縁膜上に前記第2ポリシリコン膜からなる容量素子用第2電極を形成する請求項1に記載の製造方法。 - 前記工程(C)において、前記第1ポリシリコン膜を形成した後で前記第1ポリシリコン膜をパターニングする前に前記第1ポリシリコン膜上に容量素子用絶縁膜を形成し、その後、前記容量素子用絶縁膜及び前記第1ポリシリコン膜をパターニングして、前記第1ゲート酸化膜上に前記第1ゲート電極と容量素子用絶縁膜の積層パターンを形成し、前記素子分離絶縁膜上に前記第1ポリシリコン膜からなる容量素子用第1電極と容量素子用絶縁膜の積層パターンを形成し、
前記工程(F)において、前記第2ポリシリコン膜を形成した後、前記第2ポリシリコン膜をパターニングして前記第2ゲート電極及び前記第3ゲート電極を形成する際に、前記容量素子用第1電極上の前記容量素子用絶縁膜上に前記第2ポリシリコン膜からなる容量素子用第2電極を形成する請求項1に記載の製造方法。 - 前記耐酸化性膜はシリコン窒化膜である請求項1から3のいずれかに記載の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004117701A JP4518830B2 (ja) | 2004-04-13 | 2004-04-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004117701A JP4518830B2 (ja) | 2004-04-13 | 2004-04-13 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005303037A JP2005303037A (ja) | 2005-10-27 |
JP4518830B2 true JP4518830B2 (ja) | 2010-08-04 |
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country | Link |
---|---|
JP (1) | JP4518830B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008244352A (ja) | 2007-03-28 | 2008-10-09 | Ricoh Co Ltd | 半導体装置 |
JP5141069B2 (ja) | 2007-03-28 | 2013-02-13 | 株式会社リコー | 半導体装置 |
JP4421629B2 (ja) | 2007-04-25 | 2010-02-24 | 株式会社東芝 | 半導体装置の製造方法 |
JP7010687B2 (ja) * | 2017-02-17 | 2022-01-26 | エイブリック株式会社 | 半導体装置の製造方法および半導体装置 |
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-
2004
- 2004-04-13 JP JP2004117701A patent/JP4518830B2/ja not_active Expired - Fee Related
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---|---|
JP2005303037A (ja) | 2005-10-27 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090727 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |