JP2005303037A

JP2005303037A - 半導体装置及びその製造方法

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Publication number: JP2005303037A
Application number: JP2004117701A
Authority: JP
Inventors: Naohiro Ueda; 尚宏上田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2004-04-13
Filing date: 2004-04-13
Publication date: 2005-10-27
Anticipated expiration: 2024-04-13
Also published as: JP4518830B2

Abstract

【課題】トランジスタの電気的特性を損なうことなく、１つの半導体基板上に互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタを簡便に形成する。
【解決手段】半導体基板１上に素子分離絶縁膜３とバッファ酸化膜２７を形成し（ａ）、第１領域５に開口部をもつ耐酸化性膜２９を形成した後、第１熱酸化膜処理を施して第１領域５のバッファ酸化膜２７を厚膜化させて第１ゲート酸化膜１１を形成し（ｂ）、第１ゲート酸化膜１１上に第１ゲート電極１７を形成し（ｃ）、第３領域９に開口部をもつレジストパターン３３をマスクにして第３領域９のバッファ酸化膜２７を除去し（ｄ）、第２熱酸化処理を施して第２領域７のバッファ酸化膜２７を厚膜化させて第１ゲート酸化膜１１とは異なる膜厚をもつ第２ゲート酸化膜１３を形成するとともに、第３領域９にゲート酸化膜１１，１３とは異なる膜厚をもつ第３ゲート酸化膜１３を形成する（ｅ）。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に、同一半導体基板上に、互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタを備えた半導体装置及びその製造方法に関するものである。

従来、１つの半導体基板上にゲート酸化膜の膜厚が異なる２種類のＭＯＳトランジスタを形成することが広く行なわれている。この背景として、例えば、外部からは５Ｖ（ボルト）の信号が入ってくるが回路内部での信号処理は３Ｖで行なわれる場合、ゲート酸化膜の信頼性を確保するために５Ｖで動作するトランジスタは３Ｖで動作するトランジスタよりもゲート酸化膜を厚くする必要がある。また、フラッシュメモリーなどを混載した場合、メモリーへの書込み及び消去に１５Ｖ以上の高い電圧が必要とされることから、ゲート酸化膜の絶縁破壊を防止するために、書込み及び消去用のＭＯＳトランジスタは通常のＭＯＳトランジスタよりゲート酸化膜を厚くする必要がある。このようなデバイス動作上の要望により、１つの半導体基板上にゲート酸化膜の膜厚が異なる２種類のＭＯＳトランジスタが形成される。そして、これらのＭＯＳトランジスタを１つの半導体基板上に形成するためには、ゲート酸化膜の膜厚を作り分けることが必須課題となっている。

ゲート酸化膜の膜厚を２種類に作り分ける技術としては、例えば特許文献１や特許文献２に開示されているので、それぞれ以下で説明する。
図６は、膜厚が異なる２種類のゲート酸化膜を備えた半導体装置の製造方法の従来例を説明するための工程断面図である。図６を参照して特許文献１に開示されている製造方法を説明する。

（１）比較的薄いゲート酸化膜をもつ低電圧動作用のＭＯＳトランジスタの形成領域（低電圧動作用トランジスタ領域）６３と、比較的厚いゲート酸化膜をもつ高電圧動作用のＭＯＳトランジスタの形成領域（高電圧動作用トランジスタ領域）６５を画定するための素子分離用のＬＯＣＯＳ（local oxidation of silicon）膜３を半導体基板１の表面に形成する。低電圧動作用トランジスタ領域６３及び高電圧動作用トランジスタ領域６５の半導体基板１上にバッファ酸化膜６７を例えば１１ｎｍ（ナノメートル）の膜厚に形成する（（ａ）参照。）。

（２）高電圧動作用トランジスタ領域６５を覆い、低電圧動作用トランジスタ領域６３に対応して開口部をもつレジストパターン６９を形成する。レジストパターン６９をマスクにして低電圧動作用トランジスタ領域６３のバッファ酸化膜６７を全てエッチング除去する（（ｂ）参照。）。

（３）レジストパターン６９を除去した後、温度は８５０度、酸化雰囲気の条件で熱酸化処理を施して低電圧動作用トランジスタ領域６３の半導体基板１表面にゲート酸化膜７１を例えば１１ｎｍの膜厚に形成する。このとき、高電圧動作用トランジスタ領域６５のバッファ酸化膜６７は追加酸化の効果で膜厚が増加し、膜厚が１６ｎｍのゲート酸化膜７３になる（（ｃ）参照。）。

（４）半導体基板１上全面にゲート電極用のポリシリコン膜を堆積し、そのポリシリコン膜をパターニングして、ゲート酸化膜７１上及びゲート酸化膜７３上にそれぞれゲート電極７５を形成する。その後、イオン注入法によりソース及びドレインを構成する不純物拡散層７７を半導体基板１に形成する。これにより、低電圧動作用トランジスタ領域６３にゲート酸化膜厚１１ｎｍの低電圧動作用トランジスタが形成され、高電圧動作用トランジスタ領域６５にゲート酸化膜厚１６ｎｍの高電圧動作用トランジスタがそれぞれ形成される（（ｄ）参照。）。

この方法はゲート酸化膜の膜厚を２種類に作り分ける方法として簡便である反面、以下に示す２つの不具合があることが分かっている。
第１の不具合は、図６（ｂ）を参照して説明した上記工程（２）において、高電圧動作用トランジスタ領域６５に着目するとバッファ酸化膜６７とレジストパターン６９が直接接している。レジストの中には重金属や有機物といった半導体デバイスには好ましくない不純物が多量に含まれているので、バッファ酸化膜６７がこれらの不純物に汚染される虞がある。そして、バッファ酸化膜６７は、上記工程（３）において追加で酸化されてゲート酸化膜７３となるので、一旦汚染されると汚染物質がそのままゲート酸化膜７３の中に残存してしまう。その結果として、厚いゲート酸化膜７３を有したトランジスタの動作不良や信頼性低下を引き起こす可能性がある。

第２の不具合は、図６（ｂ）を参照して説明した上記工程（２）において低電圧動作用トランジスタ領域６３のバッファ酸化膜６７をエッチング除去する際、図７に示すように、バッファ酸化膜６７だけでなく低電圧動作用トランジスタ領域６３の周囲のＬＯＣＯＳ膜３も同時にエッチング除去されて膜減りしてＬＯＣＯＳ膜３にくぼみ部７９が形成されてしまうことである。その結果、トランジスタの電気特性が設計値からずれてしまったり、上記工程（３）で形成されるゲート酸化膜７１についてくぼみ部７９近傍で膜厚が薄くなってトランジスタの動作時に局所的な電界集中が生じ、ゲート酸化膜７１の耐圧不良を引き起こしたりするという問題があった。

上記第１の不具合に対して、酸化膜とレジストが直接には接しないように両者の間にバリヤ層を形成したり（例えば特許文献３参照。）、汚染物を除去するために酸化膜表面を洗浄する処理を追加したりすることなどが行なわれている。
しかし、バリヤ層の形成工程や洗浄処理を追加すれば、プロセスフローが複雑になるという問題が発生する。さらに、たとえ洗浄処理を追加したとしても、元々レジストは不純物を含有しているという事実から、レジストを塗布する回数を増やせばバッファ酸化膜６７の膜質劣化が表面化してしまう。実際、発明者の評価では、図８に示すように、洗浄する処理を追加した場合でもレジストを塗布する回数を増やせばゲート酸化膜の膜質が劣化するという実験結果が得られている。図８はレジスト塗布回数が１回、３回、５回のサンプルの定電圧ＴＤＤＢ（経時絶縁破壊）特性の結果を示す図であり、縦軸はワイブル分布（Ｆは累積不良率）、横軸は注入電荷量ＱＢＤ（単位はＣ（クーロン））を示す。

上記第２の不具合に対しては、図６（ｂ）を参照して説明した上記工程（２）においてバッファ酸化膜６７除去時のエッチング量を最小化することでくぼみ部７９の発生を極力抑えることが一般的な対症方法である。ここで、そのエッチング量について考えてみる。このエッチング処理ではバッファ酸化膜６７を完全に除去するために、ある程度余分にエッチングする必要がある。そのため、

（実際のエッチング量）＝（酸化膜６７の膜厚）×１.３倍・・・（１）

程度にエッチング条件が設定される。表１に具体的な数値例を示す。

表１から分かるように、除去対象となる酸化膜の膜厚が厚いほど余分にエッチングする量は大きくなる。
一方、図６（ｃ）におけるゲート酸化膜７３の膜厚に関して、

(酸化膜７３の膜厚)² ＝ (酸化膜６７の膜厚)² ＋ (酸化膜７１の膜厚)² ・・・（２）

と概略計算できる。

上記式（２）から、ゲート酸化膜７３の膜厚を厚くするためにはバッファ酸化膜６７かゲート酸化膜７１の少なくとも一方を厚くする必要がある。通常、ゲート酸化膜７１は高速動作を要求されるトランジスタに使用される制約上、厚くすることはできない。よってバッファ酸化膜６７の膜厚を厚くせざるを得ない。つまり、ゲート酸化膜７３の膜厚を厚くするためには、（１）バッファ酸化膜６７の膜厚を厚くする、（２）バッファ酸化膜６７を除去するための余分なエッチング量が大きくなる、（３）くぼみ部７９の変形がひどくなる、という結論に至る。

また、ゲート酸化膜７３は高電圧動作用トランジスタのゲート酸化膜であるので、ゲート酸化膜７３の膜厚が厚いほど高電圧動作用トランジスタは高い電圧帯まで対応することが可能となる。つまり、くぼみ部７９の問題は高電圧動作用トランジスタの動作電圧とトレードオフの関係にあり、動作電圧を高くするためにゲート酸化膜を厚くすると、くぼみ部７９の変形度合いがひどくなってしまう。

次に、図９を参照して特許文献２に開示されている製造方法について説明する。
図９は、膜厚が異なる２種類のゲート酸化膜を備えた半導体装置の製造方法の他の従来例を説明するための工程断面図である。

（１）低電圧動作用トランジスタ領域６３と高電圧動作用トランジスタ領域６５を画定するためのＬＯＣＯＳ膜３を半導体基板１の表面に形成した後、低電圧動作用トランジスタ領域６３及び高電圧動作用トランジスタ領域６５の半導体基板１上にゲート酸化膜８１を例えば１６ｎｍの膜厚に形成する。その後、半導体基板１上全面にポリシリコン膜８３を形成する（（ａ）参照。）。

（２）高電圧動作用トランジスタ領域６５を覆い、低電圧動作用トランジスタ領域６３に対応して開口部をもつレジストパターン６９を形成する。レジストパターン６９をマスクにして低電圧動作用トランジスタ領域６３のポリシリコン膜８３とゲート酸化膜８１を順次エッチング除去する（（ｂ）参照。）。

（３）レジストパターン６９を除去した後、温度は８５０度、酸化雰囲気の条件で熱酸化処理を施して低電圧動作用トランジスタ領域６３の半導体基板１表面にゲート酸化膜７１を例えば１１ｎｍの膜厚に形成する。このとき、高電圧動作用トランジスタ領域６５のゲート酸化膜８１はポリシリコン膜８３で覆われているのでゲート酸化膜８１の膜厚は１６ｎｍのまま変化しない。その後、半導体基板１上全面にポリシリコン膜８５を形成し、高電圧動作用トランジスタ領域６５のポリシリコン膜８５を除去する（（ｃ）参照。）。

（４）ポリシリコン膜８３，８５をパターニングして、ゲート酸化膜８１上にポリシリコン膜８３からゲート電極８３ａを形成し、ゲート酸化膜７１上にポリシリコン膜８５からゲート電極８５ａを形成する。その後、イオン注入法によりソース及びドレインを構成する不純物拡散層７７を半導体基板１に形成する。これにより、低電圧動作用トランジスタ領域６３にゲート酸化膜厚１１ｎｍの低電圧動作用トランジスタが形成され、高電圧動作用トランジスタ領域６５にゲート酸化膜厚１６ｎｍの高電圧動作用トランジスタがそれぞれ形成される（（ｄ）参照。）。

この方法の利点としては、ゲート酸化膜８１を形成した後、ゲート酸化膜８１上にレジストを形成することなくポリシリコン膜８３を形成されているのでゲート酸化膜８１にレジストが直接には接しないことが挙げられる。よってレジスト中の重金属や有機物によってゲート酸化膜８１が汚染されることは回避できる。
しかし、一旦形成したポリシリコン膜８３について低電圧動作用トランジスタ領域６３の部分のみ除去し（上記工程（２）参照。）、再度、ポリシリコン膜８５を形成する工程（上記工程（３）参照。）、及び、ポリシリコン膜８５を高電圧動作用トランジスタ領域６５の部分を除去する工程（上記工程（３）参照。）等が別途必要となるので、プロセスフローが複雑になるという問題が生じてしまう。

以上のように、特許文献１と特許文献２に開示された製造方法の利点と欠点を説明したが、両者に共通している点として、いずれもゲート酸化膜厚が２種類であることを想定していることが挙げられる。つまり、上記の製造方法では２種類のゲート酸化膜厚しか形成できないのである。

一方、近年のデジタル情報機器の高機能化、複雑化、低コスト化に対応するため、１つの半導体基板上に互いに異なるゲート酸化膜厚をもつ３種類のＭＯＳトランジスタを形成する技術が求められつつある。一般に、３種類のゲート酸化膜を同一半導体基板上に形成する技術は、「トリプルゲート酸化膜」、あるいは単に「トリプルゲート」という技術名で呼ばれている。
ところが１つの半導体基板上に互いに膜厚が異なる３種類のゲート酸化膜を簡便な方法で形成する技術は未だ確立されておらず、開示もなされていないのが現状である。よって、ここでは先の特許文献１と特許文献２の技術を単純に流用した場合に、膜厚が互いに異なる３種類のゲート酸化膜の形成がどのようなフローになるかを説明する。

図１０は、膜厚が異なる３種類のゲート酸化膜を備えた半導体装置の製造方法の従来例を説明するための工程断面図である。まず、図１０を参照して、特許文献１の製造方法をトリプルゲート酸化膜プロセスに適用した場合について説明する。

（１）膜厚が異なる３種類のゲート酸化膜のうち最も薄いゲート酸化膜をもつ低電圧動作用のＭＯＳトランジスタの形成領域（低電圧動作用トランジスタ領域）６３と、２番目に薄いゲート酸化膜をもつ中電圧動作用のＭＯＳトランジスタの形成領域（中電圧動作用トランジスタ領域）６４と、最も厚いゲート酸化膜をもつ高電圧動作用のＭＯＳトランジスタの形成領域（高電圧動作用トランジスタ領域）６５を画定するための素子分離用のＬＯＣＯＳ膜３を半導体基板１の表面に形成する。低電圧動作用トランジスタ領域６３、中電圧動作用トランジスタ領域６４及び高電圧動作用トランジスタ領域６５の半導体基板１上にバッファ酸化膜６７を例えば１１ｎｍの膜厚に形成する（（ａ）参照。）。
ここで、中電圧動作用トランジスタとは、低電圧動作用トランジスタの動作電圧と高電圧動作用トランジスタの動作電圧の間の電圧で動作するトランジスタを意味する。

（２）高電圧動作用トランジスタ領域６５を覆い、低電圧動作用トランジスタ領域６３及び中電圧動作用トランジスタ領域６４に対応して開口部をもつレジストパターン８７を形成する。レジストパターン８７をマスクにして低電圧動作用トランジスタ領域６３及び中電圧動作用トランジスタ領域６４のバッファ酸化膜６７を全てエッチング除去する（（ｂ）参照。）。

（３）レジストパターン８７を除去した後、温度は８５０度、酸化雰囲気の条件で熱酸化処理を施して低電圧動作用トランジスタ領域６３及び中電圧動作用トランジスタ領域６４の半導体基板１表面にゲート酸化膜７１を例えば１１ｎｍの膜厚に形成する。このとき、高電圧動作用トランジスタ領域６５のバッファ酸化膜６７は追加酸化の効果で膜厚が増加し、膜厚が１６ｎｍのゲート酸化膜７３が形成される（（ｃ）参照。）。

（４）中電圧動作用トランジスタ領域６４及び高電圧動作用トランジスタ領域６５を覆い、低電圧動作用トランジスタ領域６３に対応して開口部をもつレジストパターン８９を形成する。レジストパターン８９をマスクにして低電圧動作用トランジスタ領域６３のゲート酸化膜７１を全てエッチング除去する（（ｄ）参照。）。

（５）レジストパターン８９を除去した後、温度は８５０度、酸化雰囲気の条件で熱酸化処理を施して低電圧動作用トランジスタ領域６３の半導体基板１表面にゲート酸化膜９１を例えば１１ｎｍの膜厚に形成する。このとき、中電圧動作用トランジスタ領域６４のゲート酸化膜７１は追加酸化の効果で膜厚が増加して膜厚が１６ｎｍのゲート酸化膜９３になり、高電圧動作用トランジスタ領域６５のゲート酸化膜７３は追加酸化の効果で膜厚が増加して膜厚が２０ｎｍのゲート酸化膜９５になる（（ｅ）参照。）。

（６）半導体基板１上全面にゲート電極用のポリシリコン膜を堆積し、そのポリシリコン膜をパターニングして、ゲート酸化膜９１，９３，９５上にそれぞれゲート電極７５を形成する。その後、イオン注入法によりソース及びドレインを構成する不純物拡散層７７を半導体基板１に形成する。これにより、低電圧動作用トランジスタ領域６３にゲート酸化膜厚１１ｎｍの低電圧動作用トランジスタが形成され、中電圧動作用トランジスタ領域６４にゲート酸化膜厚１６ｎｍの中電圧動作用トランジスタが形成され、高電圧動作用トランジスタ領域６５にゲート酸化膜厚２０ｎｍの高電圧動作用トランジスタがそれぞれ形成される（（ｆ）参照。）。

以上の製造方法は、図６を参照して説明した製造方法を単純に繰り返しただけなので、前述した第１の不具合及び第２の不具合がそのまま当てはまることは言うまでもない。
さらに、第１の不具合について、高電圧動作用トランジスタ領域６５においてゲート酸化膜上にレジストを形成する回数が１回から２回に増えているので、その分だけゲート酸化膜９５の信頼性低下の危険性が高まることになる。
また、第２の不具合について、低電圧動作用トランジスタ領域６３におけるゲート酸化膜のエッチング除去工程の回数が１回から２回に増えているので、図１１に示すように、低電圧動作用トランジスタ領域６３の周囲のＬＯＣＯＳ膜３に形成されるくぼみ部７９の変形が大きくなってしまい、設計値からのズレはさらに大きくなり、かつ、ゲート酸化膜の耐圧不良も起こしやすくなってしまう。

図１２は、膜厚が異なる３種類のゲート酸化膜を備えた半導体装置の製造方法の他の従来例を説明するための工程断面図である。図１２を参照して、特許文献２の製造方法をトリプルゲート酸化膜プロセスに適用した場合について説明する。

（１）低電圧動作用トランジスタ領域６３と中電圧動作用トランジスタ領域６４と高電圧動作用トランジスタ領域６５を画定するためのＬＯＣＯＳ膜３を半導体基板１の表面に形成した後、低電圧動作用トランジスタ領域６３、中電圧動作用トランジスタ領域６４及び高電圧動作用トランジスタ領域６５の半導体基板１上にゲート酸化膜９７を例えば２０ｎｍの膜厚に形成する。その後、半導体基板１上全面にポリシリコン膜８１を形成する（（ａ）参照。）。

（２）高電圧動作用トランジスタ領域６５を覆い、低電圧動作用トランジスタ領域６３及び中電圧動作用トランジスタ領域６４に対応して開口部をもつレジストパターン９９を形成する。レジストパターン９９をマスクにして低電圧動作用トランジスタ領域６３及び中電圧動作用トランジスタ領域６４のポリシリコン膜８１とゲート酸化膜９７を順次エッチング除去する（（ｂ）参照。）。

（３）レジストパターン９９を除去した後、温度は８５０度、酸化雰囲気の条件で熱酸化処理を施して低電圧動作用トランジスタ領域６３及び中電圧動作用トランジスタ領域６４の半導体基板１表面にゲート酸化膜７３を例えば１６ｎｍの膜厚に形成する。このとき、高電圧動作用トランジスタ領域６５のゲート酸化膜９７はポリシリコン膜８１で覆われているのでゲート酸化膜９７の膜厚は２０ｎｍのまま変化しない。
半導体基板１上全面にポリシリコン膜１０１を形成し、さらにその上に、中電圧動作用トランジスタ領域６４を覆い、低電圧動作用トランジスタ領域６３及び高電圧動作用トランジスタ領域６５に対応して開口部をもつレジストパターン１０３を形成する。レジストパターン１０３をマスクにして低電圧動作用トランジスタ領域６３及び高電圧動作用トランジスタ領域６５のポリシリコン膜１０１とゲート酸化膜７３を順次エッチング除去する（（ｃ）参照。）。

（４）レジストパターン１０３を除去した後、温度は８５０度、酸化雰囲気の条件で熱酸化処理を施して低電圧動作用トランジスタ領域６３の半導体基板１表面にゲート酸化膜７１を例えば１１ｎｍの膜厚に形成する。このとき、高電圧動作用トランジスタ領域６５のゲート酸化膜９７はポリシリコン膜８１で覆われているのでゲート酸化膜９７の膜厚は２０ｎｍのまま変化せず、中電圧動作用トランジスタ領域６４のゲート酸化膜７３はポリシリコン膜１０１で覆われているのでゲート酸化膜７３の膜厚は１６ｎｍのまま変化しない。
半導体基板１上全面にポリシリコン膜１０５を形成し、さらにその上に、低電圧動作用トランジスタ領域６３を覆い、中電圧動作用トランジスタ領域６４及び高電圧動作用トランジスタ領域６５に対応して開口部をもつレジストパターン１０７を形成する。レジストパターン１０７をマスクにして中電圧動作用トランジスタ領域６４及び高電圧動作用トランジスタ領域６５のポリシリコン膜１０１をエッチング除去する（（ｄ）参照。）。

（５）ポリシリコン膜８１，１０１，１０５をパターニングして、ゲート酸化膜９７上にポリシリコン膜８１からゲート電極８１ａを形成し、ゲート酸化膜７３上にポリシリコン膜１０１からゲート電極１０１ａを形成し、ゲート酸化膜７１上にポリシリコン膜１０５からゲート電極１０５ａを形成する。その後、イオン注入法によりソース及びドレインを構成する不純物拡散層７７を半導体基板１に形成する。これにより、低電圧動作用トランジスタ領域６３にゲート酸化膜厚１１ｎｍの低電圧動作用トランジスタが形成され、中電圧動作用トランジスタ領域６４にゲート酸化膜厚１６ｎｍの中電圧動作用トランジスタが形成され、高電圧動作用トランジスタ領域６５にゲート酸化膜厚２０ｎｍの高電圧動作用トランジスタがそれぞれ形成される（（ｅ）参照。）。

この製造方法についても、図９を参照して説明した製造方法を単純に繰り返しただけなので、一旦形成したポリシリコン膜８１，１０１，１０５について不要な領域のポリシリコン膜を選択的に除去する工程が繰り返し必要になるので、プロセスフローがより一層複雑化し、製造コストが上昇してしまうという問題があった。

特開昭５９−１９４４７２号公報特開平５−１３６３５３号公報特開２００１−１５６１２号公報

以上のように、１つの半導体基板上に互いに異なる膜厚をもつ３種類のゲート酸化膜を簡便な方法で形成することは極めて困難な状況であるのが実情である。
そこで本発明は、トランジスタの電気的特性を損なうことなく、１つの半導体基板上に互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタを簡便に形成できる製造方法及びその製造方法により作成した半導体装置を提供することを目的とするものである。

本発明にかかる半導体装置の製造方法は、同一半導体基板上に、互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタを形成するための半導体装置の製造方法であって、以下の工程（Ａ）から（Ｆ）を含む。
（Ａ）半導体基板上にＭＯＳトランジスタ形成領域である第１領域、第２領域及び第３領域を分離するための素子分離絶縁膜を形成し、上記第１領域、上記第２領域及び上記第３領域の半導体基板表面にバッファ酸化膜を形成する工程、
（Ｂ）上記第１領域に対応して開口部をもち、上記第２領域及び上記第３領域を覆う耐酸化性膜を形成した後、第１熱酸化膜処理を施して上記第１領域の上記バッファ酸化膜を厚膜化させて第１ゲート酸化膜を形成する工程、
（Ｃ）上記耐酸化性膜を除去した後、半導体基板上全面に第１ポリシリコン膜を形成し、上記第１ポリシリコン膜をパターニングして上記第１ゲート酸化膜上に第１ゲート電極を形成する工程、
（Ｄ）上記第３領域に対応して開口部をもち、上記第１領域及び上記第２領域を覆うレジストパターンを形成し、上記レジストパターンをマスクにして上記第３領域の上記バッファ酸化膜を除去する工程、
（Ｅ）上記レジストパターンを除去した後、第２熱酸化処理を施して、上記第２領域の上記バッファ酸化膜を厚膜化させて上記第１ゲート酸化膜とは異なる膜厚をもつ第２ゲート酸化膜を形成するとともに、上記第３領域の半導体基板表面に上記第１ゲート酸化膜及び上記第２ゲート酸化膜とは異なる膜厚をもつ第３ゲート酸化膜を形成する工程、
（Ｆ）半導体基板上全面に第２ポリシリコン膜を形成し、上記第２ポリシリコン膜をパターニングして上記第２ゲート酸化膜上に第２ゲート電極を形成し、上記第３ゲート酸化膜上に第３ゲート電極を形成する工程。

本発明の製造方法では、ゲート酸化膜とレジストの接触に関して、第１ゲート酸化膜については、工程（Ｂ）で第１熱酸化処理により第１領域のバッファ酸化膜を厚膜化して第１ゲート酸化膜を形成し、工程（Ｃ）で第１ゲート酸化膜上に第１ゲート電極を形成するのでレジストが接触することはない。第３ゲート酸化膜については、工程（Ｅ）で第２熱酸化処理により第３領域の半導体基板表面に第３ゲート酸化膜を形成し、工程（Ｆ）で第３ゲート酸化膜上に第３ゲート電極を形成するので、レジストが接触することはない。第２ゲート酸化膜については、上記工程（Ｄ）で第２ゲート酸化膜用のバッファ酸化膜にレジストが１回だけ接触する。
また、第３領域についてのみバッファ酸化膜を除去し（上記工程（Ｄ）参照。）、第１領域及び第２領域についてはバッファ酸化膜を除去しない。

本発明の製造方法において、上記工程（Ｃ）において、上記第１ポリシリコン膜を形成した後、上記第１ポリシリコン膜をパターニングして第１ゲート電極を形成する際に、上記素子分離絶縁膜上に上記第１ポリシリコン膜からなる容量素子用第１電極を形成し、
上記工程（Ｅ）において、上記第２熱酸化処理によって上記第２ゲート酸化膜及び第３ゲート酸化膜を形成するのと同時に上記容量素子用第１電極の表面に容量素子用絶縁膜を形成し、
上記工程（Ｆ）において、上記第２ポリシリコン膜を形成した後、上記第２ポリシリコン膜をパターニングして上記第２ゲート電極及び上記第３ゲート電極を形成する際に、上記容量素子用第１電極上の上記容量素子用絶縁膜上に上記第２ポリシリコン膜からなる容量素子用第２電極を形成するようにしてもよい。
これにより、素子分離絶縁膜上に、第１容量素子用電極、容量素子用絶縁膜及び第２容量素子用電極をもつ容量素子が形成される。

また、上記工程（Ｃ）で、上記第１ポリシリコン膜を形成した後で上記第１ポリシリコン膜をパターニングする前に上記第１ポリシリコン膜上に容量素子用絶縁膜を形成し、その後、上記容量素子用絶縁膜及び上記第１ポリシリコン膜をパターニングして、上記第１ゲート酸化膜上に上記第１ゲート電極と容量素子用絶縁膜の積層パターンを形成し、上記素子分離絶縁膜上に上記第１ポリシリコン膜からなる容量素子用第１電極と容量素子用絶縁膜の積層パターンを形成し、
上記工程（Ｆ）において、上記第２ポリシリコン膜を形成した後、上記第２ポリシリコン膜をパターニングして上記第２ゲート電極及び上記第３ゲート電極を形成する際に、上記容量素子用第１電極上の上記容量素子用絶縁膜上に上記第２ポリシリコン膜からなる容量素子用第２電極を形成するようにしてもよい。
この局面によっても、素子分離絶縁膜上に、第１容量素子用電極、容量素子用絶縁膜及び第２容量素子用電極をもつ容量素子が形成される。

さらに、上記耐酸化性膜としてシリコン窒化膜を用いる例を挙げることができる。シリコン窒化膜はシリコン酸化膜とのエッチング選択性が高い。

本発明にかかる半導体装置は、同一半導体基板上に、互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタを備えた半導体装置であって、本発明の半導体装置の製造方法により作成したものである。

本発明の半導体装置の製造方法では、半導体基板上にＭＯＳトランジスタ形成領域である第１領域、第２領域及び第３領域を分離するための素子分離絶縁膜を形成し、各領域の半導体基板表面にバッファ酸化膜を形成する工程（Ａ）、第１領域に対応して開口部をもち、第２領域及び第３領域を覆う耐酸化性膜を形成した後、第１熱酸化膜処理を施して第１領域のバッファ酸化膜を厚膜化させて第１ゲート酸化膜を形成する工程（Ｂ）、耐酸化性膜を除去した後、第１ゲート酸化膜上に第１ポリシリコン膜からなる第１ゲート電極を形成する工程（Ｃ）、第３領域に対応して開口部をもち、第１領域及び第２領域を覆うレジストパターンを形成し、レジストパターンをマスクにして第３領域のバッファ酸化膜を除去する工程（Ｄ）、レジストパターンを除去した後、第２熱酸化処理を施して、第２領域のバッファ酸化膜を厚膜化させて第１ゲート酸化膜とは異なる膜厚をもつ第２ゲート酸化膜を形成するとともに、第３領域の半導体基板表面に第１ゲート酸化膜及び第２ゲート酸化膜とは異なる膜厚をもつ第３ゲート酸化膜を形成する工程（Ｅ）、ならびに、第２ゲート酸化膜上と第３ゲート酸化膜上に第２ポリシリコン膜からなる第２ゲート電極と第３ゲート酸化膜上に第３ゲート電極を形成する工程（Ｆ）を含むようにした。
本発明の半導体装置の製造方法によれば、第１ゲート酸化膜及び第３ゲート酸化膜についてレジストを接触させることなく形成することができ、第２ゲート酸化膜について第２ゲート酸化膜用のバッファ酸化膜とレジストが１回接触するだけで形成することができるので、第１ゲート酸化膜及び第３ゲート酸化膜についてはレジストからの不純物による汚染を受けることなく形成でき、第２ゲート酸化膜についてはレジストからの不純物による汚染を最小限にすることができる。さらに、第３領域についてのみバッファ酸化膜を除去し、第１領域及び第２領域についてはバッファ酸化膜を除去しないので、第１領域及び第２領域の周囲の素子分離用絶縁膜にくぼみ部が形成されることはない。これらにより、トランジスタの電気的特性を損なうことなく、１つの半導体基板上に互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタを形成できる。
さらに、第２ポリシリコン膜から第２ゲート電極及び第３ゲート電極を形成しているので、必要とするポリシリコン膜は第２ポリシリコン膜と第１ゲート電極用の第１ポリシリコン膜の２種類であり、１つの半導体基板上に上記３種類のＭＯＳトランジスタを簡便に形成できる。

本発明の製造方法において、工程（Ｃ）で第１ポリシリコン膜をパターニングして第１ゲート電極を形成する際に素子分離絶縁膜上に第１ポリシリコン膜からなる容量素子用第１電極を形成し、工程（Ｅ）において、第２熱酸化処理によって第２ゲート酸化膜及び第３ゲート酸化膜を形成するのと同時に容量素子用第１電極の表面に容量素子用絶縁膜を形成し、工程（Ｆ）において、第２ポリシリコン膜をパターニングして第２ゲート電極及び第３ゲート電極を形成する際に容量素子用第１電極上の容量素子用絶縁膜上に第２ポリシリコン膜からなる容量素子用第２電極を形成するようにすれば、製造工程を増加させることなく、素子分離絶縁膜上に、第１容量素子用電極、容量素子用絶縁膜及び第２容量素子用電極をもつ容量素子を形成することができる。

本発明の製造方法において、工程（Ｃ）で第１ポリシリコン膜上に容量素子用絶縁膜を形成し、容量素子用絶縁膜及び第１ポリシリコン膜をパターニングして第１ゲート酸化膜上に第１ゲート電極と容量素子用絶縁膜の積層パターンを形成するとともに、素子分離絶縁膜上に第１ポリシリコン膜からなる容量素子用第１電極と容量素子用絶縁膜の積層パターンを形成し、工程（Ｆ）において、第２ゲート電極及び第３ゲート電極を形成する際に、容量素子用第１電極上の容量素子用絶縁膜上に第２ポリシリコン膜からなる容量素子用第２電極を形成するようにすれば、製造工程を大幅には増加させることなく、素子分離絶縁膜上に、第１容量素子用電極、容量素子用絶縁膜及び第２容量素子用電極をもつ容量素子を形成することができる。
この局面において、例えば、工程（Ｃ）で容量素子用絶縁膜としてシリコン酸化膜を形成すれば、工程（Ｅ）での第２熱酸化処理により容量素子用絶縁膜が厚膜化されることを考慮しつつ、容量素子用絶縁膜の厚みを所望の膜厚に設定することができる。
また、工程（Ｃ）で容量素子用絶縁膜としてシリコン窒化膜やＯＮＯ膜（シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層膜）を形成すれば、容量素子用絶縁膜としてシリコン窒化膜やＯＮＯ膜をもつ容量素子を形成することができる。

また、耐酸化性膜としてシリコン窒化膜を用いるようにすれば、シリコン窒化膜はシリコン酸化膜とのエッチング選択性が高いので、処理の操作性を向上させることができる。

本発明の半導体装置では、本発明の半導体装置の製造方法により、同一半導体基板上に、互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタが形成されているので、上記３種類のＭＯＳトランジスタの電気的特性が低下するのを防止することができる。

図１は、製造方法の一実施例を説明するための工程断面図である。図１（ｇ）は半導体装置の一実施例の断面図を示している。まず、図１（ｇ）を参照して半導体装置の実施例について説明する。

例えばＰ型シリコン基板からなる半導体基板１の表面に素子分離用のＬＯＣＯＳ膜（素子分離絶縁膜）３が形成されている。ＬＯＣＯＳ膜３により、高電圧動作用のＭＯＳトランジスタの形成領域（高電圧動作用トランジスタ領域）５、中電圧動作用のＭＯＳトランジスタの形成領域（中電圧動作用トランジスタ領域）７、及び低電圧動作用のＭＯＳトランジスタの形成領域（低電圧動作用トランジスタ領域）９がそれぞれ画定されている（（ａ）も参照）。この実施例では、高電圧動作用トランジスタ領域５は本発明における第１領域を構成し、中電圧動作用トランジスタ領域７は第２領域を構成し、低電圧動作用トランジスタ領域９は第３領域を構成する。ここで、中電圧動作用トランジスタとは、低電圧動作用トランジスタの動作電圧と高電圧動作用トランジスタの動作電圧の間の電圧で動作するトランジスタを意味する。

高電圧動作用トランジスタ領域５の半導体基板１上に膜厚が例えば２０ｎｍの第１ゲート酸化膜１１が形成されている。中電圧動作用トランジスタ領域７の半導体基板１上に膜厚が例えば１６ｎｍの第２ゲート酸化膜１３が形成されている。低電圧動作用トランジスタ領域９の半導体基板１上に膜厚が例えば１１ｎｍの第３ゲート酸化膜１５が形成されている。
高電圧動作用トランジスタ領域５の第１ゲート酸化膜１１上にポリシリコン膜からなる第１ゲート電極１７が形成されている。第１ゲート電極１７の表面には、第３ゲート酸化膜１５及び第２ゲート酸化膜１３を形成するための熱酸化処理時において同時に形成されたシリコン酸化膜１９が形成されている。
中電圧動作用トランジスタ領域７の第２ゲート酸化膜１３上にポリシリコン膜からなる第２ゲート電極２１が形成されている。低電圧動作用トランジスタ領域９の第３ゲート酸化膜１５上にポリシリコン膜からなる第３ゲート電極２３が形成されている。ゲート電極２１，２３は同じポリシリコン膜から同時に形成されたものであり、かつ、第１ゲート電極１７用のポリシリコン膜とは別途形成されたポリシリコン膜から形成されたものである。

トランジスタ領域５，７，９において、ゲート電極１７，２１，２３の両側の半導体基板１に、ソース及びドレインを構成する、例えばＮ型の不純物拡散層２５がそれぞれ形成されている。
高電圧動作用トランジスタ領域５に形成されている第１ゲート酸化膜１１、第１ゲート電極１７及び不純物拡散層２５，２５をもつ高電圧動作用トランジスタは、例えば１０Ｖ以上の高電圧がかかっても破壊されない高耐圧対応トランジスタである。
中電圧動作用トランジスタ領域７に形成されている第２ゲート酸化膜１３、第２ゲート電極２１及び不純物拡散層２５，２５をもつ中電圧動作用トランジスタは、例えば５Ｖ程度の電圧で動作するトランジスタである。
低電圧動作用トランジスタ領域９に形成されている第３ゲート酸化膜１５、第３ゲート電極２３及び不純物拡散層２５，２５をもつ低電圧動作用トランジスタは、例えば３Ｖ程度の電圧で高速動作するトランジスタである。

図１を参照して製造方法の一実施例を説明する。
（１）ＬＯＣＯＳ法により、半導体基板１の表面に高電圧動作用トランジスタ領域５、中電圧動作用トランジスタ領域７及び低電圧動作用トランジスタ領域９を画定するためのＬＯＣＯＳ膜３を形成する。例えば温度は８５０度、時間は３０分間、酸化雰囲気の条件で熱酸化処理を施して、トランジスタ領域５，７，９の半導体基板１上にバッファ酸化膜２７を例えば１１ｎｍの膜厚にそれぞれ形成する（（ａ）参照。）。

（２）高電圧動作用トランジスタ領域５に対応して開口部をもち、中電圧動作用トランジスタ領域７及び低電圧動作用トランジスタ領域９を覆う耐酸化性膜２９を形成する。耐酸化性膜２９としては例えば膜厚が１５ｎｍのシリコン窒化膜が好適である。耐酸化性膜２９としてシリコン窒化膜を用いることにより、シリコン窒化膜はシリコン酸化膜とのエッチング選択性が高いので、処理の操作性を向上させることができる。
例えば温度は８５０度、時間は２０分間、酸化雰囲気の条件で熱酸化処理（第１熱酸化処理）を施す。これにより、耐酸化性膜２９で覆われていない高電圧動作用トランジスタ領域５のバッファ酸化膜２７が追加酸化の効果で厚膜化し、高電圧動作用トランジスタ領域５に膜厚が２０ｎｍの第１ゲート酸化膜１１が形成される。このとき、耐酸化性膜２９は酸素との反応性が極めて低いのでほとんど酸化されることはない。また、トランジスタ領域７，９のバッファ酸化膜２７は耐酸化性膜２９で覆われているので、この熱酸化処理時には厚膜化されず、１１ｎｍの膜厚がそのまま維持される（（ｂ）参照。）。

（３）耐酸化性膜２９を除去した後、半導体基板１上全面に第１ポリシリコン膜を例えば３００ｎｍの膜厚に形成する。写真製版技術により、第１ポリシリコン膜上に高電圧動作用トランジスタの第１ゲート電極の形成領域を画定するためのレジストパターン３１を形成する。ドライエッチング技術により、レジストパターン３１をマスクにして第１ポリシリコン膜をパターニングして、第１ゲート酸化膜１１上に第１ゲート電極１７を形成する（（ｃ）参照。）。

（４）レジストパターン３１を除去した後、低電圧動作用トランジスタ領域９に対応して開口部をもち、高電圧動作用トランジスタ領域５及び中電圧動作用トランジスタ領域７を覆うレジストパターン３３を形成する。ウェットエッチング技術又はドライエッチング技術により、レジストパターン３３をマスクにして低電圧動作用トランジスタ領域９のバッファ酸化膜２７を除去する（（ｄ）参照。）。

（５）レジストパターン３３を除去した後、例えば温度は８５０度、時間は３０分間、酸化雰囲気の条件で熱酸化処理（第２熱酸化処理）を施す。これにより、低電圧動作用トランジスタ領域９の半導体基板１表面に膜厚が１１ｎｍの第３ゲート酸化膜１５が形成される。さらに、中電圧動作用トランジスタ領域７のバッファ酸化膜２７が追加酸化の効果で厚膜化し、膜厚が１６ｎｍの第２ゲート酸化膜１３が形成される。さらに、第１ゲート電極１７の表面にシリコン酸化膜１９が形成される。このとき、第１ゲート電極１７下の第１ゲート酸化膜１１は第１ゲート電極１７で覆われているので、この熱酸化処理時には厚膜化されず、２０ｎｍの膜厚がそのまま維持される（（ｅ）参照。）。

（６）半導体基板１上全面に第２ポリシリコン膜を例えば３００ｎｍの膜厚に形成する。写真製版技術により、第２ポリシリコン膜上に中電圧動作用トランジスタの第２ゲート電極及び低電圧動作用トランジスタの第３ゲート電極の形成領域を画定するためのレジストパターン３５を形成する。ドライエッチング技術により、レジストパターン３５をマスクにして第２ポリシリコン膜をパターニングして、第２ゲート酸化膜１３上に第２ゲート電極２１を形成し、第３ゲート酸化膜１５上に第３ゲート電極２３を形成する（（ｆ）参照。）。

（７）レジストパターン３５を除去した後、イオン注入法により、ゲート電極１７，２１，２３をマスクにしてトランジスタ領域５，７，９の半導体基板１に例えばＮ型の不純物を注入して、ソース及びドレインを構成するＮ型の不純物拡散層２５を形成する。これにより、高電圧動作用トランジスタ領域５にゲート酸化膜厚２０ｎｍの高電圧動作用トランジスタが形成され、中電圧動作用トランジスタ領域７にゲート酸化膜厚１６ｎｍの中電圧動作用トランジスタが形成され、低電圧動作用トランジスタ領域９にゲート酸化膜厚１１ｎｍの低電圧動作用トランジスタがそれぞれ形成される（（ｇ）参照。）。

上記製造方法の実施例によれば、第１ゲート酸化膜１１及び第３ゲート酸化膜１５についてレジストを接触させることなく形成することができ、第２ゲート酸化膜１３について第２ゲート酸化膜１３用のバッファ酸化膜２７とレジストパターン３３が１回接触するだけで形成することができる。これにより、第１ゲート酸化膜１１及び第３ゲート酸化膜１５についてはレジストからの不純物による汚染を受けることなく形成でき、第２ゲート酸化膜１３についてはレジストからの不純物による汚染を最小限にすることができる。さらに、低電圧動作用トランジスタ領域９についてのみバッファ酸化膜２７を除去し、高電圧動作用トランジスタ領域５及び中電圧動作用トランジスタ領域７についてはバッファ酸化膜２７を除去しないので、高電圧動作用トランジスタ領域５及び中電圧動作用トランジスタ領域７の周囲のＬＯＣＯＳ膜３にくぼみ部が形成されることはない。これらにより、トランジスタの電気的特性を損なうことなく、１つの半導体基板１上に互いに膜厚が異なるゲート酸化膜１１，１３，１５をもつ３種類のＭＯＳトランジスタを形成できる。
さらに、第２ポリシリコン膜から第２ゲート電極２１及び第３ゲート電極２３を形成しているので、必要とするポリシリコン膜は第２ポリシリコン膜と第１ゲート電極１７用の第１ポリシリコン膜の２種類であり、１つの半導体基板１上に上記３種類のＭＯＳトランジスタを簡便に形成できる。

図２及び図３は、製造方法の他の実施例を説明するための工程断面図である。図３（ｈ）は半導体装置の他の実施例の断面図を示している。図２及び図３において、図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。まず、図３（ｈ）を参照して半導体装置の実施例について説明する。

半導体基板１の表面に素子分離用のＬＯＣＯＳ膜３が形成されている。ＬＯＣＯＳ膜３により、高電圧動作用トランジスタ領域５、中電圧動作用トランジスタ領域７及び低電圧動作用トランジスタ領域９がそれぞれ画定されている（図２（ａ）も参照）。
高電圧動作用トランジスタ領域５に第１ゲート酸化膜１１、第１ゲート電極１７及び不純物拡散層２５，２５をもつ高電圧動作用トランジスタが形成されている。
中電圧動作用トランジスタ領域７に第２ゲート酸化膜１３、第２ゲート電極２１及び不純物拡散層２５，２５をもつ中電圧動作用トランジスタが形成されている。
低電圧動作用トランジスタ領域９に第３ゲート酸化膜１５、第３ゲート電極２３及び不純物拡散層２５，２５をもつ低電圧動作用トランジスタが形成されている。

ＬＯＣＯＳ膜３上にポリシリコン膜からなる容量素子用第１電極３７が形成されている。容量素子用第１電極３７の表面に膜厚が例えば２０ｎｍのシリコン酸化膜からなる容量素子用絶縁膜３９が形成されている。容量素子用第１電極３７上に、容量素子用絶縁膜３９を介して、ポリシリコン膜からなる容量素子用第２電極４１が形成されている。容量素子用第１電極３７、容量素子用絶縁膜３９及び容量素子用第２電極４１により、ＬＯＣＯＳ膜３上に容量素子が形成されている。
容量素子用第１電極３７は第１ゲート電極１７と同じポリシリコン膜から同時に形成されたものである。容量素子用絶縁膜３９は、第３ゲート酸化膜１５及び第２ゲート酸化膜１３を形成するための熱酸化処理時において同時に形成されたものである。容量素子用第２電極４１はゲート電極２１，２３と同じポリシリコン膜から同時に形成されたものであり、かつ、第１ゲート電極１７及び容量素子用第２電極４１用のポリシリコン膜とは別途形成されたポリシリコン膜から形成されたものである。

容量素子用第１電極３７、容量素子用絶縁膜３９及び容量素子用第２電極４１をもつ容量素子は、ポリシリコン膜からなる第１電極３７及び第２電極４１で絶縁膜４１を挟み込んだ構造をもっており、一般に２層ポリキャパシタンスと呼ばれているものである。２層ポリキャパシタンスはアナログ回路で重要な役割を果たす素子であり、例えばフィルター回路など、回路設計において必須デバイスとなっている。つまり、この実施例では、１０Ｖ以上の電圧がかかっても破壊しない高耐圧対応のＭＯＳトランジスタと、５Ｖ程度の中電圧で動作する中電圧対応のＭＯＳトランジスタと、３Ｖで高速動作する低電圧動作可能なロジック回路と、２層ポリキャパシタンスからなるフィルター回路の全てを１チップで形成することが可能であり、例えば携帯電話などの多機能化、高機能化に貢献することができる。

図２及び図３を参照して製造方法の一実施例を説明する。
（１）図１（ａ）を参照して説明した上記工程（１）と同じ工程により、半導体基板１の表面に高電圧動作用トランジスタ領域５、中電圧動作用トランジスタ領域７及び低電圧動作用トランジスタ領域９を画定するためのＬＯＣＯＳ膜３を形成し、トランジスタ領域５，７，９の半導体基板１上にバッファ酸化膜２７を例えば１１ｎｍの膜厚にそれぞれ形成する（図２（ａ）参照。）。

（２）図１（ｂ）を参照して説明した上記工程（２）と同じ工程により、高電圧動作用トランジスタ領域５に対応して開口部をもち、中電圧動作用トランジスタ領域７及び低電圧動作用トランジスタ領域９を覆う耐酸化性膜２９を形成し、例えば温度は８５０度、時間は２０分間、酸化雰囲気の条件で熱酸化処理（第１熱酸化処理）を施して、高電圧動作用トランジスタ領域５に膜厚が２０ｎｍの第１ゲート酸化膜１１を形成する。このとき、トランジスタ領域７，９のバッファ酸化膜２７の膜厚は１１ｎｍのままである（図２（ｂ）参照。）。

（３）耐酸化性膜２９を除去した後、半導体基板１上全面に第１ポリシリコン膜４３を例えば３００ｎｍの膜厚に形成する。写真製版技術により、第１ポリシリコン膜４３上に、高電圧動作用トランジスタの第１ゲート電極と容量素子の容量素子用第１電極の形成領域を画定するためのレジストパターン４５を形成する（図２（ｃ）参照。）。

（４）ドライエッチング技術により、レジストパターン４５をマスクにして第１ポリシリコン膜４３をパターニングして、第１ゲート酸化膜１１上に第１ゲート電極１７を形成し、ＬＯＣＯＳ膜３上に容量素子用第１電極３７を形成する。その後、レジストパターン４５を除去する（図２（ｄ）参照。）。

（５）低電圧動作用トランジスタ領域９に対応して開口部をもち、高電圧動作用トランジスタ領域５、中電圧動作用トランジスタ領域７及び容量素子用第１電極４５を覆うレジストパターン４７を形成する。ウェットエッチング技術又はドライエッチング技術により、レジストパターン４７をマスクにして低電圧動作用トランジスタ領域９のバッファ酸化膜２７を除去する（図３（ｅ）参照。）。

（６）レジストパターン４７を除去する。図１（ｅ）を参照して説明した上記工程（５）と同様に、例えば温度は８５０度、時間は３０分間、酸化雰囲気の条件で熱酸化処理（第２熱酸化処理）を施して、低電圧動作用トランジスタ領域９に膜厚が１１ｎｍの第３ゲート酸化膜１５を形成し、中電圧動作用トランジスタ領域７のバッファ酸化膜２７を厚膜化させて膜厚が１６ｎｍの第２ゲート酸化膜１３を形成し、第１ゲート電極１７の表面にシリコン酸化膜１９を形成する。さらに、この熱酸化処理により、容量素子用第１電極３７の表面が酸化されて膜厚が２０ｎｍの容量素子用絶縁膜３９が形成される。なお、第１ゲート電極１７下の第１ゲート酸化膜１１は第１ゲート電極１７で覆われているので、この熱酸化処理時には厚膜化されず、２０ｎｍの膜厚がそのまま維持される（図３（ｆ）参照。）。

（７）半導体基板１上全面に第２ポリシリコン膜４９を例えば３００ｎｍの膜厚に形成する。写真製版技術により、第２ポリシリコン膜上に中電圧動作用トランジスタの第２ゲート電極と、低電圧動作用トランジスタの第３ゲート電極と、容量素子の容量素子用第２電極の形成領域を画定するためのレジストパターン５１を形成する（図３（ｇ）参照。）。

（８）ドライエッチング技術により、レジストパターン５１をマスクにして第２ポリシリコン膜をパターニングして、第２ゲート酸化膜１３上に第２ゲート電極２１を形成し、第３ゲート酸化膜１５上に第３ゲート電極２３を形成し、容量素子用絶縁膜３９上に容量素子用第２電極４１を形成する。
レジストパターン５１を除去した後、イオン注入法により、ゲート電極１７，２１，２３をマスクにしてトランジスタ領域５，７，９の半導体基板１に例えばＮ型の不純物を注入して、ソース及びドレインを構成するＮ型の不純物拡散層２５を形成する。これにより、高電圧動作用トランジスタ領域５にゲート酸化膜厚２０ｎｍの高電圧動作用トランジスタが形成され、中電圧動作用トランジスタ領域７にゲート酸化膜厚１６ｎｍの中電圧動作用トランジスタが形成され、低電圧動作用トランジスタ領域９にゲート酸化膜厚１１ｎｍの低電圧動作用トランジスタがそれぞれ形成される。また、ＬＯＣＯＳ膜３上には容量素子用第１電極３７、容量素子用絶縁膜３９及び容量素子用第２電極４１をもつ容量素子が形成されている（図３（ｈ）参照。）。

上記製造方法の実施例によれば、図１を参照して説明した実施例と同様に、第１ゲート酸化膜１１及び第３ゲート酸化膜１５についてレジストを接触させることなく形成することができ、かつ第２ゲート酸化膜１３について第２ゲート酸化膜１３用のバッファ酸化膜２７とレジストパターン３３が１回接触するだけで形成することができ、さらに、低電圧動作用トランジスタ領域９についてのみバッファ酸化膜２７を除去し、かつ高電圧動作用トランジスタ領域５及び中電圧動作用トランジスタ領域７についてはバッファ酸化膜２７を除去しないので、トランジスタの電気的特性を損なうことなく、１つの半導体基板１上に互いに膜厚が異なるゲート酸化膜１１，１３，１５をもつ３種類のＭＯＳトランジスタを形成できる。さらに、第２ポリシリコン膜から第２ゲート電極２１及び第３ゲート電極２３を形成しているので、必要とするポリシリコン膜は第２ポリシリコン膜と第１ゲート電極１７用の第１ポリシリコン膜の２種類であり、１つの半導体基板１上に上記３種類のＭＯＳトランジスタを簡便に形成できる。

さらに、図２（ｄ）を参照して説明した上記工程（４）で第１ポリシリコン膜４３から第１ゲート電極１７と容量素子用第１電極３７を同時に形成し、図３（ｆ）を参照して説明した上記工程（６）で第２熱酸化処理によって第２ゲート酸化膜１３、第３ゲート酸化膜１５及び容量素子用絶縁膜３９を同時に形成し、図３（ｈ）を参照して説明した上記工程（８）で第２ポリシリコン膜４９から第２ゲート電極２１、第３ゲート電極２３及び容量素子用第２電極４１を同時に形成しているので、製造工程を増加させることなく、ＬＯＣＯＳ膜３上に、第１容量素子用電極３７、容量素子用絶縁膜及び第２容量素子用電極をもつ容量素子を形成することができる。

図４及び図５は、製造方法のさらに他の実施例を説明するための工程断面図である。図５（ｈ）は半導体装置の他の実施例の断面図を示している。図４及び図５において、図１から図３と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。まず、図５（ｈ）を参照して半導体装置の実施例について説明する。

この半導体装置の実施例が図３（ｈ）に示した実施例と異なる点は、第１ゲート電極１７の表面にシリコン酸化膜１９に代わってシリコン酸化膜５９が形成されており、容量素子用第１電極３７の表面に容量素子用絶縁膜３９に代わってシリコン酸化膜からなる容量素子用絶縁膜６１が形成されている点である。シリコン酸化膜５９は第１ゲート電極１７の上面での厚みが図３（ｈ）のシリコン酸化膜１９よりも厚く形成されている。容量素子用絶縁膜６１は容量素子用第１電極３７の上面での厚みが図３（ｈ）の容量素子用絶縁膜３９よりも厚く形成されている。

図４及び図５を参照して製造方法の一実施例を説明する。
（１）図１（ａ）を参照して説明した上記工程（１）と同じ工程により、半導体基板１の表面に高電圧動作用トランジスタ領域５、中電圧動作用トランジスタ領域７及び低電圧動作用トランジスタ領域９を画定するためのＬＯＣＯＳ膜３を形成し、トランジスタ領域５，７，９の半導体基板１上にバッファ酸化膜２７を例えば１１ｎｍの膜厚にそれぞれ形成する（図４（ａ）参照。）。

（２）図１（ｂ）を参照して説明した上記工程（２）と同じ工程により、高電圧動作用トランジスタ領域５に対応して開口部をもち、中電圧動作用トランジスタ領域７及び低電圧動作用トランジスタ領域９を覆う耐酸化性膜２９を形成し、例えば温度は８５０度、時間は２０分間、酸化雰囲気の条件で熱酸化処理（第１熱酸化処理）を施して、高電圧動作用トランジスタ領域５に膜厚が２０ｎｍの第１ゲート酸化膜１１を形成する。このとき、トランジスタ領域７，９のバッファ酸化膜２７の膜厚は１１ｎｍのままである（図４（ｂ）参照。）。

（３）耐酸化性膜２９を除去した後、半導体基板１上全面に第１ポリシリコン膜４３を例えば３００ｎｍの膜厚に形成し、さらにその上にシリコン酸化膜５３を例えば１５ｎｍの膜厚に形成する。シリコン酸化膜５３の形成方法は熱酸化法であってもよいし、ＣＶＤ（chemical vapor deposition）法であってもよい。写真製版技術により、シリコン酸化膜５３上に、高電圧動作用トランジスタの第１ゲート電極と容量素子の容量素子用第１電極の形成領域を画定するためのレジストパターン４５を形成する（図４（ｃ）参照。）。

（４）ドライエッチング技術により、レジストパターン４５をマスクにしてシリコン酸化膜５３及び第１ポリシリコン膜４３をパターニングして、第１ゲート酸化膜１１上に第１ゲート電極１７とシリコン酸化膜５５の積層パターンを形成し、ＬＯＣＯＳ膜３上に容量素子用第１電極３７とシリコン酸化膜５７の積層パターンを形成する。その後、レジストパターン４５を除去する（図４（ｄ）参照。）。

（５）低電圧動作用トランジスタ領域９に対応して開口部をもち、高電圧動作用トランジスタ領域５、中電圧動作用トランジスタ領域７、容量素子用第１電極４５及びシリコン酸化膜５７を覆うレジストパターン４７を形成する。ウェットエッチング技術又はドライエッチング技術により、レジストパターン４７をマスクにして低電圧動作用トランジスタ領域９のバッファ酸化膜２７を除去する（図５（ｅ）参照。）。

（６）レジストパターン４７を除去する。図１（ｅ）を参照して説明した上記工程（５）と同様に、例えば温度は８５０度、時間は３０分間、酸化雰囲気の条件で熱酸化処理（第２熱酸化処理）を施して、低電圧動作用トランジスタ領域９に膜厚が１１ｎｍの第３ゲート酸化膜１５を形成し、中電圧動作用トランジスタ領域７のバッファ酸化膜２７を厚膜化させて膜厚が１６ｎｍの第２ゲート酸化膜１３を形成する。さらに、この熱酸化処理により、第１ゲート電極１７の表面が酸化されて上面部分の膜厚が３０ｎｍ、側面部分の膜厚が２０ｎｍのシリコン酸化膜５９が形成される。さらに、容量素子用第１電極３７の表面が酸化されて上面部分の膜厚が３０ｎｍ、側面部分の膜厚が２０ｎｍの容量素子用絶縁膜６１が形成される。なお、第１ゲート電極１７下の第１ゲート酸化膜１１は第１ゲート電極１７で覆われているので、この熱酸化処理時には厚膜化されず、２０ｎｍの膜厚がそのまま維持される（図５（ｆ）参照。）。

（７）図３（ｇ）を参照して説明した上記工程（７）と同じ工程により、半導体基板１上全面に第２ポリシリコン膜４９を例えば３００ｎｍの膜厚に形成し、第２ポリシリコン膜上に中電圧動作用トランジスタの第２ゲート電極と、低電圧動作用トランジスタの第３ゲート電極と、容量素子の容量素子用第２電極の形成領域を画定するためのレジストパターン５１を形成する（図５（ｇ）参照。）。

（８）ドライエッチング技術により、レジストパターン５１をマスクにして第２ポリシリコン膜をパターニングして、第２ゲート酸化膜１３上に第２ゲート電極２１を形成し、第３ゲート酸化膜１５上に第３ゲート電極２３を形成し、容量素子用絶縁膜６１上に容量素子用第２電極４１を形成する。
レジストパターン５１を除去した後、イオン注入法により、ゲート電極１７，２１，２３をマスクにしてトランジスタ領域５，７，９の半導体基板１に例えばＮ型の不純物を注入して、ソース及びドレインを構成するＮ型の不純物拡散層２５を形成する。これにより、高電圧動作用トランジスタ領域５にゲート酸化膜厚２０ｎｍの高電圧動作用トランジスタが形成され、中電圧動作用トランジスタ領域７にゲート酸化膜厚１６ｎｍの中電圧動作用トランジスタが形成され、低電圧動作用トランジスタ領域９にゲート酸化膜厚１１ｎｍの低電圧動作用トランジスタがそれぞれ形成される。また、ＬＯＣＯＳ膜３上には容量素子用第１電極３７、容量素子用絶縁膜６１及び容量素子用第２電極４１をもつ容量素子が形成されている（図３（ｈ）参照。）。

上記製造方法の実施例によれば、図１を参照して説明した実施例と同様に、第１ゲート酸化膜１１及び第３ゲート酸化膜１５についてレジストを接触させることなく形成することができ、かつ第２ゲート酸化膜１３について第２ゲート酸化膜１３用のバッファ酸化膜２７とレジストパターン３３が１回接触するだけで形成することができ、さらに、低電圧動作用トランジスタ領域９についてのみバッファ酸化膜２７を除去し、かつ高電圧動作用トランジスタ領域５及び中電圧動作用トランジスタ領域７についてはバッファ酸化膜２７を除去しないので、トランジスタの電気的特性を損なうことなく、１つの半導体基板１上に互いに膜厚が異なるゲート酸化膜１１，１３，１５をもつ３種類のＭＯＳトランジスタを形成できる。
さらに、第２ポリシリコン膜から第２ゲート電極２１及び第３ゲート電極２３を形成しているので、必要とするポリシリコン膜は第２ポリシリコン膜と第１ゲート電極１７用の第１ポリシリコン膜の２種類であり、１つの半導体基板１上に上記３種類のＭＯＳトランジスタを簡便に形成できる。

さらに、図４（ｃ）を参照して説明した上記工程（３）で第１ポリシリコン膜４３上に容量素子用絶縁膜用のシリコン酸化膜５３を形成し、図４（ｄ）を参照して説明した上記工程（４）で第１ポリシリコン膜４３及びシリコン酸化膜５３から、第１ゲート電極１７とシリコン酸化膜５５の積層パターンと、容量素子用第１電極３７とシリコン酸化膜５７の積層パターンを形成し、図５（ｆ）を参照して説明した上記工程（６）で第２熱酸化処理により第３ゲート酸化膜１５及び第２ゲート酸化膜１３を形成する際に容量素子用第１電極３７上のシリコン酸化膜５７を厚膜化させてシリコン酸化膜からなる容量素子用絶縁膜６１を形成し、図５（ｈ）を参照して説明した上記工程（８）で第２ゲート電極２１及び第３ゲート電極２３を形成する際に容量素子用第２電極４１を同時に形成しているので、製造工程を大幅には増加させることなく、具体的にはシリコン酸化膜５３の形成工程を追加するだけで、ＬＯＣＯＳ膜３上に、第１容量素子用電極３７、容量素子用絶縁膜６１及び第２容量素子用電極４１をもつ容量素子を形成することができる。
さらに、図５（ｆ）を参照して説明した上記工程（６）での第２熱酸化処理による厚膜化を考慮しつつ、図４（ｃ）を参照して説明した上記工程（３）で形成するシリコン酸化膜５３の膜厚を設計することにより、容量素子用絶縁膜６１を任意の膜厚に形成することができる。

図４及び図５を参照して説明した実施例では、図４（ｃ）を参照して説明した上記工程（３）で第１ポリシリコン膜４３上にシリコン酸化膜５３し、シリコン酸化膜５３（シリコン酸化膜５７）を厚膜化させて容量素子用絶縁膜６１を形成しているが、本発明はこれに限定されるものではない。
例えば、図４（ｃ）を参照して説明した上記工程（３）で第１ポリシリコン膜４３上にシリコン窒化膜やＯＮＯ膜を形成し、その後、図４及び図５を参照して説明した実施例と同じ工程を実施すれば、容量素子用絶縁膜としてシリコン窒化膜やＯＮＯ膜をもつ容量素子をＬＯＣＯＳ膜３上に形成することができる。

また、上記の実施例では、最初にゲート酸化膜が形成される第１領域（トランジスタ領域５）に最も膜厚が厚い第１ゲート酸化膜１１を形成し、第２領域（トランジスタ領域７）に二番目に膜厚が厚い第２ゲート酸化膜１３を形成し、第３領域（トランジスタ領域９）に最も膜厚が薄い第３ゲート酸化膜１３を形成しているが、本発明はこれに限定されるものではない。
例えば、図１（ｅ）を参照して説明した上記工程（５）、図３（ｆ）を参照して説明した上記工程（６）、図５（ｆ）を参照して説明した上記工程（６）での第２熱酸化処理において、第３ゲート酸化膜１５を第１ゲート酸化膜１１の膜厚よりも厚く形成するように条件設定をすれば、第２ゲート酸化膜１３、第３ゲート酸化膜１５、第１ゲート酸化膜１１の順に膜厚を大きくすることができる。
また、上記第２熱酸化処理において、第２ゲート酸化膜１３は第１ゲート酸化膜１１よりも厚くなるが第３ゲート酸化膜１５は第１ゲート酸化膜１１よりも薄くなるように熱酸化処理条件を設定すれば、第２ゲート酸化膜１３、第１ゲート酸化膜１１、第３ゲート酸化膜１５の順に膜厚を大きくすることができる。
なお、第１ゲート酸化膜１１、第２ゲート酸化膜１３及び第３ゲート酸化膜１５に関して、バッファ酸化膜２７の膜厚、第１ゲート酸化膜１１を形成するための第１熱酸化処理の条件、並びに第２ゲート酸化膜１３及び第３ゲート酸化膜１５を形成するための第２熱酸化処理の条件を設定することにより、任意の膜厚に形成することができる。

以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

製造方法の一実施例を説明するための工程断面図であり、（ｇ）は半導体装置の一実施例の断面図を示す。製造方法の他の実施例の前半を説明するための工程断面図である。製造方法の他の実施例の後半を説明するための工程断面図であり、（ｈ）は半導体装置の他の実施例の断面図を示す。製造方法のさらに他の実施例の前半を説明するための工程断面図である。製造方法のさらに他の実施例の後半を説明するための工程断面図であり、（ｈ）は半導体装置の他の実施例の断面図を示す。膜厚が異なる２種類のゲート酸化膜を備えた半導体装置の製造方法の従来例を説明するための工程断面図である。トランジスタ領域においてバッファ酸化膜をエッチング除去することにより生じる不具合を説明するための断面図である。レジスト塗布回数が１回、３回、５回のサンプルの定電圧ＴＤＤＢ（経時絶縁破壊）特性の結果を示す図であり、縦軸はワイブル分布（Ｆは累積不良率）、横軸は注入電荷量ＱＢＤ（単位はＣ（クーロン））を示す。膜厚が異なる２種類のゲート酸化膜を備えた半導体装置の製造方法の他の従来例を説明するための工程断面図である。膜厚が異なる３種類のゲート酸化膜を備えた半導体装置の製造方法の従来例を説明するための工程断面図である。トランジスタ領域においてバッファ酸化膜を２回エッチング除去することにより生じる不具合を説明するための断面図である。膜厚が異なる３種類のゲート酸化膜を備えた半導体装置の製造方法の他の従来例を説明するための工程断面図である。

符号の説明

１半導体基板
３ＬＯＣＯＳ膜
５高電圧動作用トランジスタ領域
７中電圧動作用トランジスタ領域
９低電圧動作用トランジスタ領域
１１第１ゲート酸化膜
１３第２ゲート酸化膜
１５第３ゲート酸化膜
１７第１ゲート電極
１９シリコン酸化膜
２１第２ゲート電極
２３第３ゲート電極
２５不純物拡散層
２７バッファ酸化膜
２９耐酸化性膜
３１，３３，３５レジストパターン
３７容量素子用第１電極
３９容量素子用絶縁膜
４１容量素子用第２電極
４３第１ポリシリコン膜
４５，４７，５１レジストパターン
４９第２ポリシリコン膜
５３，５５，５７，５９シリコン酸化膜
６１容量素子用絶縁膜

Claims

同一半導体基板上に、互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタを形成するための半導体装置の製造方法において、以下の工程（Ａ）から（Ｆ）を含むことを特徴とする製造方法。
（Ａ）半導体基板上にＭＯＳトランジスタ形成領域である第１領域、第２領域及び第３領域を分離するための素子分離絶縁膜を形成し、前記第１領域、前記第２領域及び前記第３領域の半導体基板表面にバッファ酸化膜を形成する工程、
（Ｂ）前記第１領域に対応して開口部をもち、前記第２領域及び前記第３領域を覆う耐酸化性膜を形成した後、第１熱酸化膜処理を施して前記第１領域の前記バッファ酸化膜を厚膜化させて第１ゲート酸化膜を形成する工程、
（Ｃ）前記耐酸化性膜を除去した後、半導体基板上全面に第１ポリシリコン膜を形成し、前記第１ポリシリコン膜をパターニングして前記第１ゲート酸化膜上に第１ゲート電極を形成する工程、
（Ｄ）前記第３領域に対応して開口部をもち、前記第１領域及び前記第２領域を覆うレジストパターンを形成し、前記レジストパターンをマスクにして前記第３領域の前記バッファ酸化膜を除去する工程、
（Ｅ）前記レジストパターンを除去した後、第２熱酸化処理を施して、前記第２領域の前記バッファ酸化膜を厚膜化させて前記第１ゲート酸化膜とは異なる膜厚をもつ第２ゲート酸化膜を形成するとともに、前記第３領域の半導体基板表面に前記第１ゲート酸化膜及び前記第２ゲート酸化膜とは異なる膜厚をもつ第３ゲート酸化膜を形成する工程、
（Ｆ）半導体基板上全面に第２ポリシリコン膜を形成し、前記第２ポリシリコン膜をパターニングして前記第２ゲート酸化膜上に第２ゲート電極を形成し、前記第３ゲート酸化膜上に第３ゲート電極を形成する工程。
前記工程（Ｃ）において、前記第１ポリシリコン膜を形成した後、前記第１ポリシリコン膜をパターニングして第１ゲート電極を形成する際に、前記素子分離絶縁膜上に前記第１ポリシリコン膜からなる容量素子用第１電極を形成し、
前記工程（Ｅ）において、前記第２熱酸化処理によって前記第２ゲート酸化膜及び第３ゲート酸化膜を形成するのと同時に前記容量素子用第１電極の表面に容量素子用絶縁膜を形成し、
前記工程（Ｆ）において、前記第２ポリシリコン膜を形成した後、前記第２ポリシリコン膜をパターニングして前記第２ゲート電極及び前記第３ゲート電極を形成する際に、前記容量素子用第１電極上の前記容量素子用絶縁膜上に前記第２ポリシリコン膜からなる容量素子用第２電極を形成する請求項１に記載の製造方法。
前記工程（Ｃ）において、前記第１ポリシリコン膜を形成した後で前記第１ポリシリコン膜をパターニングする前に前記第１ポリシリコン膜上に容量素子用絶縁膜を形成し、その後、前記容量素子用絶縁膜及び前記第１ポリシリコン膜をパターニングして、前記第１ゲート酸化膜上に前記第１ゲート電極と容量素子用絶縁膜の積層パターンを形成し、前記素子分離絶縁膜上に前記第１ポリシリコン膜からなる容量素子用第１電極と容量素子用絶縁膜の積層パターンを形成し、
前記工程（Ｆ）において、前記第２ポリシリコン膜を形成した後、前記第２ポリシリコン膜をパターニングして前記第２ゲート電極及び前記第３ゲート電極を形成する際に、前記容量素子用第１電極上の前記容量素子用絶縁膜上に前記第２ポリシリコン膜からなる容量素子用第２電極を形成する請求項１に記載の製造方法。
前記耐酸化性膜はシリコン窒化膜である請求項１から３のいずれかに記載の製造方法。
同一半導体基板上に、互いに膜厚が異なるゲート酸化膜をもつ３種類のＭＯＳトランジスタを備えた半導体装置において、
請求項１から４のいずれかに記載の半導体装置の製造方法により作成したことを特徴とする半導体装置。