KR100580581B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

서로 다른 구동 전압을 갖는 반도체 단위 소자들을 포함하는 반도체 장치를 제조하기 위하여, 우선 커패시터 영역 및 고전압 트랜지스터 영역으로 구분되는 기판에서, 상기 커패시터 영역의 기판상에 선택적으로 제1 전극막을 형성한다. 상기 제1 전극막 상에 커패시터 유전막을 형성한다. 상기 고전압 트랜지스터 영역의 기판 상에 선택적으로 고전압 트랜지스터용 게이트 절연막을 형성한다. 상기 커패시터 유전막 및 상기 게이트 절연막 상에 제2 전극막을 형성한다. 상기 방법에 의하면, 고전압 트랜지스터의 문턱 전압 산포를 감소시킬 수 있다.

Description

반도체 장치의 제조 방법{Method for manufacturing a semiconductor device}
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 12, 102 : 소자 분리막
14, 104 : 제1 전극막 16a, : 제1 유전막
18a : 제2 유전막 24a : 게이트 절연막
26, 116 : 제2 전극막 106b : 하부 유전막
108b : 상부 유전막 112a : 제1 게이트 절연막
114 : 제2 게이트 절연막
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 서로 다른 구동 전압을 갖는 반도체 단위 소자들을 포함하는 반도체 장치의 제조 방법에 관한 것이다.
최근에는 다양한 기능을 하나의 칩에 구현하려는 시스템의 요구가 커짐에 따라 다양한 동작 전압을 갖는 각각의 단위 소자들이 포함된 반도체 장치가 제조되고 있다. 예를 들어 모바일(Mobile)용 TFT LDI(Thin Film Transistor LCD Driver IC)제품의 경우 하나의 칩 내에 게이트 드라이버와 소오스 드라이버가 동시에 구현된다. 그러므로, 상기 모바일용 TFT LDI 제품의 경우 저전압 트랜지스터, 커패시터 및 고전압 트랜지스터가 하나의 칩 내에 구현되고 있다.
모오스 트랜지스터의 경우, 동작 전압은 주로 게이트 절연막의 두께에 의해 좌우된다. 또한, 상기 게이트 절연막은 통상적으로 실리콘 산화물로 형성된다. 때문에, 상기 고전압 트랜지스터와 저전압 트랜지스터의 게이트 절연막은 서로 다른 두께를 갖게된다. 그리고, 상기 커패시터에 포함되는 커패시터 유전막은 각 전극에 가해지는 전압에 따라 적절한 두께를 가져야 한다. 따라서, 상기 모바일(Mobile)용 TFT LDI 칩 내에는 듀얼 산화막(dual oxide) 또는 트리플 산화막(triple oxide)이 구현되어야 한다.
상기와 같이, 서로 두께가 다른 산화막들을 하나의 칩 상에 구현하기 위해서는 증착 공정, 사진 식각 공정 및 세정 공정들이 반복적으로 수행되어야 하므로 그 공정이 매우 복잡하다. 또한, 상기 산화막들은 상기 단위 공정들을 수행하는 가운데 미세한 결함(defect)이 발생되기 쉬워서 각 트랜지스터의 문턱전압 산포가 커지는 등의 문제가 빈번하게 발생된다.
구체적으로, 상기 고전압 트랜지스터의 경우 저전압 트랜지스터 및 커패시터에 포함된 산화막의 두께보다 더 두꺼운 두께가 요구되기 때문에 통상적으로 수회에 걸쳐 예비 게이트 산화막을 증착하는 공정을 수행하여 형성된다. 상기와 같이, 고전압 트랜지스터의 게이트 산화막을 1회 이상의 증착 공정에 의해 형성하는 방법은 예를 들어 대한민국 공개특허 2000-27814호에도 개시되어 있다. 그러나, 상기 증착 공정을 통해 상기와 같이 1회 이상의 증착 공정에 의해 개별적으로 예비 게이트 산화막들을 적층시켜 고전압 트랜지스터의 게이트 산화막을 형성하는 경우, 상기 각 예비 게이트 산화막들의 계면에서 막의 특성이 좋지 않다. 때문에, 상기 예비 게이트 산화막들의 계면에서 전하들이 쉽게 트랩됨으로서 문턱전압이 변화하게 된다. 이로 인해 고전압 트랜지스터의 문턱 전압 산포가 커지게 된다.
본 발명의 목적은, 서로 다른 구동 전압을 갖는 반도체 단위 소자들에서 고전압 트랜지스터의 문턱 전압 산포를 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법에서, 우선, 커패시터 영역 및 고전압 트랜지스터 영역으로 구분되는 기판에서, 상기 커패시터 영역의 기판상에 선택적으로 제1 전극막을 형성한다. 상기 제1 전극막 상에 커패시터 유전막을 형성한다. 상기 고전압 트랜지스터 영역의 기판 상에 선택적으로 고전압 트랜지스터용 게이트 절연막을 형성한다. 상기 커패시터 유전막 및 상기 게이 트 절연막 상에 제2 전극막을 형성한다.
상기한 목적을 달성하기 위한 본 발명의 다른 방법에서, 저전압 트랜지스터 영역, 커패시터 영역 및 고전압 트랜지스터 영역으로 구분되는 기판에서 상기 커패시터 영역 상에 제1 전극막을 형성한다. 상기 제1 전극막 및 저전압 트랜지스터 영역의 기판 상에 예비 커패시터 유전막을 형성한다. 상기 고전압 트랜지스터 영역의 기판 상에 선택적으로 고전압 트랜지스터용 제1 게이트 절연막을 형성한다. 상기 저전압 트랜지스터 영역에 형성되어 있는 예비 커패시터 유전막을 선택적으로 제거하여 커패시터 유전막을 형성한다. 상기 저전압 트랜지스터 영역의 기판 상에 선택적으로 제2 게이트 절연막을 형성한다. 다음에, 상기 제2 게이트 절연막, 게이트 유전막 및 제1 게이트 절연막 상에 제2 전극막을 형성한다.
상기 방법에 의하면, 고전압 트랜지스터용 제2 게이트 절연막은 1회의 증착 공정에 의해 형성된다. 따라서, 상기 제2 게이트 절연막 내부에는 계면이 존재하지 않기 때문에 전하 트랩의 발생을 감소시킬 수 있으며, 이로 인해 트랜지스터의 문턱 전압 산포를 최소화할 수 있다. 또한, 상기 저전압 트랜지스터 및 커패시터의 특성은 동일하게 유지시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 제1 실시예에서는, 커패시터 및 고전압 트랜지스터가 하나의 칩 내에 구비되는 반도체 장치의 제조 방법에 대해 설명한다.
도 1을 참조하면, 반도체 기판(10)에 커패시터가 형성되기 위한 커패시터 영역과 고전압 트랜지스터가 형성되기 위한 고전압 트랜지스터 영역을 구분한다. 상기 기판(10)에 셸로우 트렌치 소자 분리 공정 또는 LOCOS 공정을 수행하여 소자 분리막(12)을 형성한다. 이 때, 상기 커패시터 영역 및 고전압 트랜지스터 영역의 경계에도 상기 소자 분리막(12)이 형성되도록 한다.
상기 기판(10) 전면에 커패시터 하부 전극으로 제공되기 위한 제1 예비 전극막(도시안됨)을 형성한다. 상기 제1 예비 전극막은 통상적으로 폴리실리콘 물질을 증착시켜 형성할 수 있다. 그러나, 반도체 장치의 종류에 따라, 티타늄, 티타늄 질화막, 탄탈륨, 탄탈륨 질화막 등과 같은 금속 물질을 증착시켜 형성할 수도 있다.
다음에, 상기 제1 예비 전극막 상에 상기 커패시터 영역을 선택적으로 마스킹하기 위한 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 예비 전극막을 식각함으로서 상기 커패시터 영역 상에 제1 전극막(14)을 형성한다.
도 2를 참조하면, 상기 제1 전극막(14) 및 기판(10) 상에 적어도 1가지 이상의 유전 물질들을 적층시켜 예비 커패시터 유전막 구조(20)를 형성된다. 이 때, 상기 예비 커패시터 유전막 구조(20)의 최상층에는 실리콘 산화물과의 식각 선택비가 높은 물질로서 형성한다. 즉, 상기 예비 유전막 구조의 최상층에는 실리콘 산화물이 식각되는 조건에서 식각이 거의 이루어지지 않는 물질로서 형성한다. 바람직하게는, 실리콘 질화물로 형성한다.
좀 더 구체적으로 설명하면, 우선 상기 제1 전극막(14) 및 기판(10) 상에 실 리콘 산화물로 이루어지는 제1 예비 유전막(16)을 형성한다. 예를 들어, 상기 제1 예비 유전막(16)은 730 내지 750℃의 온도에서 화학 기상 증착 방법에 의해 형성되는 중온 산화막으로 형성할 수 있다. 상기 제1 예비 유전막(16)의 두께는 형성하고자 하는 커패시터의 동작 전압에 따라 달라지겠으나, 본 실시예에서는 200 내지 400Å의 두께로 증착시켜 형성한다.
다음에, 상기 제1 예비 유전막(16) 상에 실리콘 질화물로 이루어지는 제2 예비 유전막(18)을 형성한다. 상기 제2 예비 유전막(18)은 100 내지 300Å의 두께로 증착시켜 형성한다.
도 3을 참조하면, 상기 제2 예비 유전막(18) 상에 상기 커패시터 영역을 선택적으로 마스킹하기 위한 제2 포토레지스트 패턴(22)을 형성한다. 상기 제2 포토레지스트 패턴(22)을 식각 마스크로 사용하여 상기 제2 예비 유전막(18)을 식각함으로서 제2 유전막(18a)을 형성한다. 다음에, 상기 고전압 트랜지스터 영역에 선택적으로 불순물 이온을 주입한다. 상기 이온 주입 공정에서 상기 제1 예비 유전막(16)은 이온 주입에 의한 기판 손상을 방지하기 위한 버퍼막으로서 사용된다. 상기 불순물을 이온 주입함으로서, 상기 고전압 트랜지스터 영역에 형성될 트랜지스터의 문턱 전압을 적절하게 조절할 수 있다.
도 4를 참조하면, 상기 고전압 트랜지스터 영역에 노출되어 있는 제1 예비 유전막(16)을 선택적으로 제거시켜 제1 유전막(16a)을 형성한다. 다음에, 상기 제2 유전막(18a) 상에 남아있는 제2 포토레지스트 패턴(22)을 에싱 및 스트립하여 제거한다. 상기한 공정을 수행함으로서, 상기 제1 전극막(14) 상에 유전막 구조(20a)가 완성된다.
도 5를 참조하면, 상기 제2 유전막(18a) 및 기판(10) 상에 고전압 트랜지스터의 게이트 절연막으로 제공되기 위한 예비 게이트 절연막(24)을 증착한다. 상기 예비 게이트 절연막(24)은 형성하고자하는 고전압 트랜지스터에서 요구되는 게이트 절연막의 두께와 동일한 두께로 증착되어야 한다. 상기 예비 게이트 절연막(24)은 예를 들어 730 내지 750℃의 온도에서 화학 기상 증착 방법에 의해 형성되는 중온 산화막으로 형성할 수 있다. 또한, 상기 고전압 트랜지스터의 동작 전압에 따라 달라지겠으나, 본 실시예에서는 상기 중온 산화막을 700 내지 800Å의 두께로 형성한다.
도 6을 참조하면, 상기 예비 게이트 절연막(24) 상에 고전압 트랜지스터 영역을 선택적으로 마스킹하는 제3 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 예비 게이트 절연막(24)을 식각함으로서 고전압 트랜지스터용 게이트 절연막(24a)을 형성한다. 상기 예비 게이트 절연막(24)과 상기 제2 유전막(18a)은 식각 선택비가 높다. 때문에, 상기 노출된 예비 게이트 절연막(24)을 과도 식각하더라도 상기 예비 게이트 절연막(24) 아래의 제2 유전막(18a)은 거의 제거되지 않는다.
도 7을 참조하면, 상기 제2 유전막(18a) 및 게이트 절연막(24a) 상에 제2 전극막(26)을 형성한다. 상기 제2 전극막(26)은 후속 공정을 통해 상기 커패시터의 상부 전극 및 고전압 트랜지스터의 게이트로서 제공된다. 상기 제2 전극막(26)은 통상적으로 폴리실리콘 물질을 증착시켜 형성한다. 그러나, 반도체 장치에 따라서 상기 제2 전극막(26)을 금속 물질로 형성할 수도 있다.
이어서, 도시되지는 않았지만, 상기 제2 전극막(26) 상에 하드 마스크막을 형성하고 이를 패터닝함으로서 커패시터의 상부 전극 및 고전압 트랜지스터의 게이트 전극을 각각 형성한다. 다음에, 상기 게이트 전극 양측에 소오스/드레인을 형성함으로서 고전압 트랜지스터를 완성한다.
상기 설명한 방법에 의하면, 고전압 트랜지스터의 게이트 산화막이 1회의 증착 공정을 통해 형성된다. 때문에, 상기 게이트 산화막 내부에는 계면이 존재하지 않는다. 따라서, 상기 게이트 산화막 내의 계면에서 전하가 트랩됨으로서 반도체 장치의 문턱 전압의 산포가 커지는 것을 방지할 수 있다.
도 8 내지 도 14는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 제2 실시예에서는, 저전압 트랜지스터, 커패시터 및 고전압 트랜지스터가 하나의 칩 내에 구비되는 반도체 장치의 제조 방법에 대해 설명한다.
도 8을 참조하면, 반도체 기판(100)에 저전압 트랜지스터가 형성되기 위한 저전압 트랜지스터 영역, 커패시터가 형성되기 위한 커패시터 영역 및 고전압 트랜지스터가 형성되기 위한 고전압 트랜지스터 영역을 구분한다. 상기 기판에 셸로우 트렌치 소자 분리 공정 또는 LOCOS 공정을 수행하여 소자 분리막(102)을 형성한다. 이 때, 상기 저전압 트랜지스터 영역, 커패시터 영역 및 고전압 트랜지스터 영역의 경계에도 소자 분리막(102)이 형성되도록 한다.
상기 기판(100) 전면에 커패시터 하부 전극으로 제공되기 위한 제1 예비 전극막(도시안됨)을 형성한다. 상기 제1 예비 전극막은 통상적으로 폴리실리콘 물질을 증착시켜 형성할 수 있다. 그러나, 반도체 장치의 종류에 따라, 티타늄, 티타늄 질화막, 탄탈륨, 탄탈륨 질화막 등과 같은 금속 물질을 증착시켜 형성할 수도 있다.
다음에, 상기 제1 예비 전극막 상에 상기 커패시터 영역을 선택적으로 마스킹하기 위한 제1 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 제1 예비 전극막을 식각함으로서 상기 커패시터 영역 상에 제1 전극막(104)을 형성한다.
상기 제1 전극막(104) 및 기판(100) 상에 적어도 1가지 이상의 유전 물질들을 적층시켜 예비 커패시터 유전막 구조(109)를 형성된다. 이 때, 상기 예비 커패시터 유전막 구조의 최상층에는 실리콘 산화물과의 식각 선택비가 높은 물질로서 형성한다. 구체적으로 설명하면, 상기 제1 전극막(104) 및 기판(100) 상에 실리콘 산화물로 이루어지는 제1 예비 하부 유전막(106)을 형성한다. 예를 들어, 상기 제1 예비 하부 유전막(106)은 730 내지 750℃의 온도에서 화학 기상 증착 방법에 의해 형성되는 중온 산화막으로 형성할 수 있다. 상기 제1 예비 하부 유전막(106) 상에 실리콘 질화물로 이루어지는 제1 예비 상부 유전막(108)을 형성한다.
도 9를 참조하면, 상기 제1 예비 상부 유전막(108) 상에 상기 커패시터 영역 및 저압 트랜지스터 영역을 선택적으로 마스킹하기 위한 제2 포토레지스트 패턴(110)을 형성한다. 상기 제2 포토레지스트 패턴(110)을 식각 마스크로 사용하여 상 기 제1 예비 상부 유전막(108)을 식각함으로서 제2 예비 상부 유전막(108a)을 형성한다. 다음에, 상기 고전압 트랜지스터 영역에 선택적으로 불순물 이온을 주입한다. 상기 이온 주입 공정에서 상기 노출된 제1 예비 하부 유전막(106)은 이온 주입에 의한 기판 손상을 방지하기 위한 버퍼막으로서 사용된다. 상기 불순물을 이온 주입함으로서, 상기 고전압 트랜지스터 영역에 형성될 트랜지스터의 문턱 전압을 적절하게 조절할 수 있다.
도 10을 참조하면, 상기 고전압 트랜지스터 영역에 노출되어 있는 제1 예비 하부 유전막(106)을 선택적으로 제거시켜 제2 예비 하부 유전막(106a)을 형성한다. 다음에, 상기 제2 예비 상부 유전막(108a) 상에 남아있는 제2 포토레지스트 패턴(110)을 에싱 및 스트립하여 제거한다. 상기한 공정을 수행하면, 상기 고전압 트랜지스터 영역에만 기판(100) 표면이 노출된다.
도 11을 참조하면, 상기 제2 예비 상부 유전막(108a) 및 기판(100) 상에 고전압 트랜지스터의 게이트 절연막으로 제공되기 위한 예비 제1 게이트 절연막(112)을 증착한다. 상기 예비 제1 게이트 절연막(112)은 형성하고자하는 고전압 트랜지스터에 채용되는 게이트 절연막의 두께와 동일한 두께로 증착되어야 한다. 상기 예비 제1 게이트 절연막(112)은 예를 들어 730 내지 750℃의 온도에서 화학 기상 증착 방법에 의해 형성되는 중온 산화막으로 형성할 수 있다.
도 12를 참조하면, 상기 예비 제1 게이트 절연막(112) 상에 고전압 트랜지스터 영역을 선택적으로 마스킹하는 제3 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제3 포토레지스트 패턴을 식각 마스크로 사용하여 상기 예비 제1 게이트 절연 막(112)을 식각함으로서 고전압 트랜지스터용 제1 게이트 절연막(112a)을 형성한다. 상기 제1 예비 게이트 절연막(112)과 상기 제2 예비 상부 유전막(108a)은 식각 선택비가 높다. 때문에, 상기 노출된 예비 제1 게이트 절연막(112)을 과도 식각하더라도 상기 예비 제1 게이트 절연막(112) 아래의 제2 예비 상부 유전막(108a)은 거의 제거되지 않는다.
도 13을 참조하면, 상기 제2 예비 상부 유전막(108a) 및 제1 게이트 절연막(112a) 상에 상기 커패시터 영역 및 고전압 트랜지스터 영역을 선택적으로 마스킹하는 제4 포토레지스트 패턴(도시안됨)을 형성한다. 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 노출된 제2 예비 상부 유전막(108a) 및 제2 예비 하부 유전막(106a)을 순차적으로 식각함으로서 커패시터의 하부 유전막(106b) 및 상부 유전막(108b)을 형성한다. 상기 공정을 수행하면, 상기 저전압 트랜지스터 영역에만 반도체 기판 표면이 노출되어 있다.
다음에, 상기 노출된 반도체 기판(100) 표면을 열산화시켜 저전압 트랜지스터에 채용되는 제2 게이트 절연막(114)을 형성한다. 상기 제2 게이트 절연막(114)은 상기 제1 게이트 절연막(112a)보다 낮은 두께로 형성된다.
도 14를 참조하면, 상기 제1 게이트 절연막(112a), 상부 유전막(108b) 및 제2 게이트 절연막(114) 상에 제2 전극막(116)을 형성한다. 상기 제2 전극막(116)은 후속 공정을 통해 상기 커패시터의 상부 전극, 저전압 트랜지스터의 게이트 및 고전압 트랜지스터의 게이트로서 제공된다. 상기 제2 전극막(116)은 통상적으로 폴리실리콘 물질을 증착시켜 형성한다. 그러나, 반도체 장치에 따라서 상기 제2 전극막 (116)이 금속 물질로 형성될 수도 있다.
이어서, 도시되지는 않았지만, 상기 제2 전극막(116) 상에 하드 마스크막을 형성하고 이를 패터닝함으로서 커패시터의 상부 전극, 고전압 트랜지스터의 게이트 전극 및 저전압 트랜지스터의 게이트 전극을 각각 형성한다. 다음에, 상기 게이트 전극들 양측에 각각 소오스/드레인을 형성함으로서 고전압 트랜지스터 및 저전압 트랜지스터를 완성한다.
상술한 바와 같이 본 발명에 의하면, 고전압 트랜지스터의 게이트 산화막이 1회의 증착 공정을 통해 형성되기 때문에, 상기 게이트 산화막 내에 계면이 존재하지 않는다. 따라서, 상기 게이트 산화막 내의 계면에서 전하가 트랩됨으로서 반도체 장치의 문턱 전압의 산포가 커지는 것을 방지할 수 있다. 이로 인해 상기 고전압 트랜지스터를 포함하는 반도체 장치의 특성 및 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 커패시터 영역 및 고전압 트랜지스터 영역으로 구분되는 기판에서, 상기 커패시터 영역의 기판상에 선택적으로 제1 전극막을 형성하는 단계;
    상기 제1 전극막 상에 커패시터 유전막을 형성하는 단계;
    상기 고전압 트랜지스터 영역의 기판 상에 선택적으로 고전압 트랜지스터용 게이트 절연막을 형성하는 단계; 및
    상기 커패시터 유전막 및 상기 게이트 절연막 상에 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 커패시터 유전막은,
    상기 제1 전극막 및 기판 상에 실리콘 산화막을 적층하는 단계;
    상기 실리콘 산화막 상에 실리콘 질화막을 형성하는 단계; 및
    상기 기판 상에 형성된 실리콘 산화막 및 실리콘 질화막을 선택적으로 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 게이트 절연막은,
    상기 커패시터 유전막 및 기판 상에 예비 게이트 절연막을 형성하는 단계; 및
    상기 커패시터 유전막 상에 형성된 예비 게이트 절연막을 선택적으로 식각하 는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 및 제2 전극막을 폴리실리콘 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 저전압 트랜지스터 영역, 커패시터 영역 및 고전압 트랜지스터 영역으로 구분되는 기판에서, 상기 커패시터 영역 상에 제1 전극막을 형성하는 단계;
    상기 제1 전극막 및 저전압 트랜지스터 영역의 기판 상에 예비 커패시터 유전막을 형성하는 단계;
    상기 고전압 트랜지스터 영역의 기판 상에 선택적으로 고전압 트랜지스터용 제1 게이트 절연막을 형성하는 단계;
    상기 저전압 트랜지스터 영역에 형성되어 있는 예비 커패시터 유전막을 선택적으로 제거하여 커패시터 유전막을 형성하는 단계;
    상기 저전압 트랜지스터 영역의 기판 상에 선택적으로 제2 게이트 절연막을 형성하는 단계; 및
    상기 제2 게이트 절연막, 게이트 유전막 및 제1 게이트 절연막 상에 제2 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 예비 커패시터 유전막은,
    상기 제1 전극막 및 노출된 기판 상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막 상에 실리콘 질화막을 형성하는 단계;
    상기 고전압 트랜지스터 영역의 기판 상에 형성되어 있는 실리콘 질화막을 제거하는 단계; 및
    상기 고전압 트랜지스터 영역의 기판 상에 형성되어 있는 실리콘 산화막을 선택적으로 제거하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 실리콘 질화막을 제거한 이 후에, 상기 고전압 트랜지스터 영역의 기판 아래에 선택적으로 문턱 전압 조절용 이온을 주입하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제5항에 있어서, 상기 제2 게이트 절연막은,
    상기 커패시터 유전막 및 기판 상에 예비 게이트 절연막을 형성하는 단계; 및
    상기 커패시터 유전막 및 저전압 트랜지스터 영역의 기판 상에 형성된 예비 게이트 절연막을 선택적으로 식각하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 제5항에 있어서, 상기 제1 및 제2 전극막을 폴리실리콘 물질로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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