KR100425769B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 즉 본 발명에서는 실리콘 기판 내부에 어떤 종류의 임플란트도 진행되지 않은 상태에서 실리사이드 공정을 진행하도록 함으로써 실리사이드의 두께 제어가 용이하도록 하며, STI 공정보다 실리사이드 공정이 먼저 진행되도록 함으로써, 필드 영역과 활성 영역의 단차에 의한 티타늄 또는 코발트 등의 금속 잔존물이 남지 않게 되어 잔존물에 의한 여러 가지 반도체 소자의 특성 저하를 방지시킬 수 있게 되는 이점이 있다. 또한 본 발명에서는 임플란트 공정에서 필요한 버퍼 옥사이드 공정을 진행한 후에 임플란트 공정을 진행하기 때문에 종래 STI 공정에서 CMP 공정의 스톱 레이어(Stop Layer)로 사용하기 위해 진행했던 나이트 라이드 증착 공정 및 나이트 라이드 제거를 위한 습식 식각 공정이 필요 없게 되어 공정 진행이 용이하게 되는 이점이 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 실리사이드(Silicide) 공정 시 필드 영역(Field area)과 활성 영역(Active area)의 단차로 인해 잔존하게 되는 티타늄(Ti), 코발트(Co) 등과 같은 잔존물로 인한 반도체 소자의 특성 저하를 방지시키는 반도체 소자 제조 방법에 관한 것이다.
통상적으로 반도체 소자의 표면에 형성되는 집적회로는 게이트(Gate)와 소오스(Source) 및 드레인(Drain)으로 구성되는 트랜지스터 회로를 포함하며, 이중에서 소오스와 드레인을 소위 활성 영역이라 한다. 최근 들어 집적회로가 고밀도화 되면서 반도체 소자들은 콘택홀(Contact hole)을 포함하는 다층구조로 형성된다.
상기 콘택홀은 반도체 소자의 활성 영역 또는 게이트 위로 형성되고 그 내부에 접촉 금속물질이 채워져 상부/하부 회로들 사이를 전기적으로 연결시키는 것이일반적이며, 이때, 트랜지스터 회로의 게이트 및 활성 영역 등에 대응되는 접촉 금속 물질 사이에는 접촉저항이 발생할 수 있으며, 이러한 접촉 저항은 반도체 소자의 속도와 동작 특성 저하의 원인이 된다.
따라서, 상기한 반도체 소자 특성 저하를 방지하기 위하여 금속물질과 트랜지스터 회로의 활성 영역 또는 게이트 사이에 티타늄(Titanium)과 코발트(Cobalt)와 같은 금속 박막이 증착시킨 후, 열처리(Annealing)를 통하여 폴리 실리콘 게이트 전극과 소오스/드레인 영역에 접촉저항 및 비저항이 낮은 실리사이드 층을 형성하는 공정이 도입되었다.
도 1a 내지 도 1f는 종래 MOS 트랜지스터 등과 같은 반도체 소자의 제조방법을 도시한 공정 수순도이다. 이하 상기 도 1을 참조하여 종래 MOS 트랜지스터의 제조공정을 설명하기로 한다.
먼저 도 1a에서와 같이 반도체 소자가 형성될 실리콘 기판(100) 상부에 반도체 소자간 분리를 위한 소자 분리막(STI: Shallow Trench Isolation)(102)을 형성한 다음, Vtn 및 Vtp 임플란트(Implant) 공정 및 소자 형성에 필요한 N, P 웰 임플란트 공정을 수행한다.
이어 도 1b에서와 같이 게이트 옥사이드(Gate oxide) 층(104)이 형성된 실리콘 기판 상에 게이트 전극 형성을 위한 폴리 실리콘 층을 증착시킨 후, 폴리 실리콘 층 상부에 포토레지스트(Photoresist) 층(도시하지 않았음)을 형성시켜, 실리콘 기판 상 게이트 전극 형성 위치에 증착된 포토레지스트를 포토리소그래피(Photolithography) 공정 및 식각 공정을 통하여 패터닝시킨다. 이어 상기 패터닝된 포토레지스트를 식각 마스크로하여 상기 패터닝된 게이트 형성 위치에 증착된 폴리 실리콘 층을 제외한 다른 영역에 증착된 폴리 실리콘 층을 식각하여 게이트 폴리(106)를 형성하게 된다.
이어 도 1c에서와 같이 상기 게이트 전극의 양측 실리콘 기판내 활성 영역에 저농도의 불순물을 이온 주입시켜 엘.디.디(Lightly Doped Drain: LDD) 영역(108)을 형성시킨다. 그리고 도 1d에서와 같이 실리콘 기판(100) 전체표면 상부에 절연막을 형성한 후, 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서(110)를 형성시키고, 도 1e에서와 같이 절연막 스페이서(110)의 양쪽 실리콘 기판에 고농도의 불순물을 이온 주입하여 소오스/드레인 영역을 형성시킨다. 이어 도 1f에서와 같이 실리사이드 공정을 진행한다. 즉, 티타늄, 코발트 등과 같은 금속을 스퍼터링 방법에 의하여 실리콘 기판 전면에 증착시킨 후, 열처리를 통하여 폴리 실리콘 게이트 전극과 소오스/드레인 영역에 접촉저항 및 비저항이 낮은 실리사이드 층을 형성시키게 된다.
그러나, 상기한 종래 반도체 소자 제조 방법에서는 상기 실리사이드 생성 공정에서 필드 영역과 활성 영역의 단차로 인해 티타늄, 코발트가 완전히 제거되지 않고 잔존하여 반도체 소자의 동작 특성 저하를 유발시키며, 또한 게이트 폴리 식각 공정 및 STI 공정에서도 필드 영역과 활성 영역의 단차로 인한 폴리 잔존물과 나이트 라이드 잔존물로 인해 반도체 소자 동작 특성이 저하되는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체 소자 제조시 STI 공정 및 실리사이드 공정에서의 식각 잔존물에 의한 반도체 소자의 동작 특성 저하를 방지시키는 반도체 소자 제조 방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 소자 제조 방법에 있어서, (a)실리콘 기판 상에 패드 옥사이드 층을 증착시키는 단계와; (b)상기 패드 옥사이드 막 형성된 실리콘 기판 상에 Vtn, Vtp, N, P Well 임플란트 공정을 수행시키는 단계와; (c)상기 임플란트 공정 수행된 실리콘 기판 상에 실리사이드 층을 형성시키는 단계와; (d)STI 공정을 통해 반도체 소자간 분리를 위한 소자 분리막을 형성시키는 단계와; (e)상기 소자 분리막내 게이트 전극 형성 위치 증착된 실리사이드 층을 식각시켜 게이트 폴리를 형성시키는 단계와; (f)상기 활성 영역의 실리콘 기판 상 해당 위치에 게이트 패턴을 형성하고, 게이트 및 소오스/드레인 임플란트 공정을 진행하는 단계;를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1f는 종래 반도체 소자 제조방법을 도시한 공정 수순도,
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자 제조방법을 도시한 공정 수순도.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자 제조 공정시 필드 영역과 활성 영역간 단차로 인한 여러 가지 잔존물로 인해 발생하는 반도체의 소자의 특성 저하를 방지시키는 반도체 소자 제조방법을 도시한 공정 수순도이다. 이하 상기 도 2a 내지 도 2e를 참조하여 본 발명의 반도체 소자 제조 공정을 상세히 설명하기로 한다.
먼저 본 발명의 실시 예에서는 도 2a에서와 같이 실리콘 기판(200) 상부에패드 옥사이드 층(202)을 증착시킨 후, STI 공정 전에 바로 Vtn 및 Vtp 임플란트 공정 및 소자 형성에 필요한 N, P Well 임플란트 공정을 수행시킨다. 이어 도 2b에서와 같이 패드 옥사이드 층을 제거시킨 후, 티타늄(Ti)이나 코발트(Co) 등과 같은 금속을 스퍼터링 방법에 의하여 실리콘 기판 전면에 증착시키고 열처리를 통하여 접촉저항 및 비저항이 낮은 실리사이드 층(204)을 형성시킨다.
이어 도 2c에서와 같이 실리사이드 층(204) 상부에 포토레지스트 층(도시하지 않았음)을 형성시키고, STI 공정을 위해 트랜치 식각 하여야할 실리콘 기판 상 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정을 통하여 패터닝시킨 후, 패터닝된 해당 위치의 실리콘 기판을 식각하여 트랜치를 형성시킨다. 그리고 상기 트랜치를 실리콘 산화막 증착 공정을 통해 절연물질인 옥사이드로 매립하여 반도체 소자간 분리를 위한 소자 분리막(206)을 형성시킨다.
이어 도 2d에서와 같이 실리콘 기판(200) 상 게이트 전극 형성 위치에 증착된 실리사이드 층을 식각시킨 후, 게이트 옥사이드 층(208)을 형성시키며, 게이트 전극 형성 위치에 폴리 실리콘을 증착하여 게이트 폴리(210)를 형성시킨다. 또한 상기 게이트 전극의 양측 실리콘 기판내 활성 영역에 저농도의 불순물을 이온 주입시켜 LDD 영역(212)을 형성시키게 된다.
이어 도 2e에서와 같이 실리콘 기판(200) 전체표면 상부에 절연막을 형성한 후, 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서(214)를 형성시키고, 상기 절연막 스페이서(214)의 양쪽 실리콘 기판에 고농도의 불순물을 이온 주입하여 소오스/드레인 영역(216)을 형성시킨다.
상술한 바와 같이 본 발명에서는 Vt(n, pMOS) 임플란트 공정과 Well 임플란트 공정을 먼저 진행한 다음, 게이트 전극 및 소오스/드레인 형성 전에 실리사이드 공정 및 STI 공정이 수행되도록 한다. 즉, 본 발명에서는 임플란트 공정에서 필요한 버퍼 옥사이드 공정을 진행한 후에 임플란트 공정을 진행하기 때문에 종래 STI 공정에서 CMP 공정의 스톱 레이어(Stop Layer)로 사용하기 위해 진행했던 나이트 라이드 증착 공정 및 나이트 라이드 제거를 위한 습식 식각 공정이 필요 없게 된다.
이에 따라 베어 웨이퍼(Bare wafer) 상태에서 Vtn, Vtp, N, P Well 임플란트 공정의 패턴시에 정확한 디파인(Define)이 가능하게 되며, 게이트 폴리 증착 후에도 별도의 추가공정 없이 평탄화된 실리콘 기판 상에서 STI 공정을 진행할 수 있으며, 이때 게이트 폴리 실리콘 막을 STI CMP 공정 진행 시에 스톱 레이어(Stop layer)로 사용할 수 있어서 공정 진행이 용이하게 된다.
또한 STI 공정보다 실리사이드 공정이 먼저 진행되므로 필드 영역과 활성 영역의 단차에 의한 티타늄 또는 코발트 등의 금속 잔존물이 남지 않게 되어 잔존물에 의한 여러 가지 반도체 소자 오동작을 방지시킬 수 있게 되며, 실리콘 기판 내부에 어떤 종류의 임플란트도 진행되지 않은 상태에서 실리사이드 공정을 진행하기 때문에 실리사이드 두께를 제어하는 것이 용이하게 된다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명에서는 실리콘 기판 내부에 어떤 종류의 임플란트도 진행되지 않은 상태에서 실리사이드 공정을 진행하기 때문에 실리사이드 두께를 제어하는 것이 용이하게 되며, STI 공정보다 실리사이드 공정이 먼저 진행되도록 함으로써, 필드 영역과 활성 영역의 단차에 의한 티타늄 또는 코발트 등의 금속 잔존물이 남지않게 되어 잔존물에 의한 여러 가지 반도체 소자의 특성 저하를 방지시킬 수 있게 되는 이점이 있다.
또한 본 발명에서는 임플란트 공정에서 필요한 버퍼 옥사이드 공정을 진행한 후에 임플란트 공정을 진행하기 때문에 종래 STI 공정에서 CMP 공정의 스톱 레이어(Stop Layer)로 사용하기 위해 진행했던 나이트 라이드 증착 공정 및 나이트 라이드 제거를 위한 습식 식각 공정이 필요 없게 되어 공정 진행이 용이하게 되는 이점이 있다.
Claims (9)
- 반도체 소자 제조 방법에 있어서,(a)실리콘 기판 상에 패드 옥사이드 층을 증착시키는 단계와;(b)상기 패드 옥사이드 막 형성된 실리콘 기판 상에 Vtn, Vtp, N, P Well 임플란트 공정을 수행시키는 단계와;(c)상기 임플란트 공정 수행된 실리콘 기판 상에 실리사이드 층을 형성시키는 단계와;(d)STI 공정을 통해 반도체 소자간 분리를 위한 소자 분리막을 형성시키는 단계와;(e)상기 소자 분리막내 게이트 전극 형성 위치 증착된 실리사이드 층을 식각시켜 게이트 폴리를 형성시키는 단계와;(f)상기 활성 영역의 실리콘 기판 상 해당 위치에 게이트 패턴을 형성하고, 게이트 및 소오스/드레인 임플란트 공정을 진행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 (c)단계는, (c1)티타늄이나 코발트 등과 같은 금속을 스퍼터링 방법에 의하여 실리콘 기판 전면에 증착시키는 단계와;(c2)어닐링(Annealing) 공정을 통해 상기 게이트 전극과 소오스/드레인 영역에 증착된 금속을 상기 실리콘과 반응된 접촉 저항 및 비저항이 낮은 실리사이드를 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 (d)단계는, (d1)STI 패턴에 따라 실리콘 기판 상 해당 위치에 소자 분리용 트랜치를 형성시키는 단계와;(d2)상기 트랜치에 소자 분리용 절연물질을 매립시켜 소자 분리막을 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 (d1)단계는, (d11)상기 실리사이드 막 상부에 포토레지스트 층을 형성시키는 단계와;(d12)상기 STI 공정을 위해 식각하여야 할 실리콘 기판 상의 해당 위치에 증착된 포토레지스트를 포토리소그래피 공정 및 식각 공정으로 패터닝시키는 단계와;(d13)상기 패터닝된 포토레지스트 마스크를 이용하여 상기 패터닝된 위치에 드러난 실리콘 기판을 식각하여 소자 분리용 트랜치를 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 (d2)단계는, 실리콘 산화막 증착 공정을 통해 옥사이드로 상기 트랜치를 매립하여 소자 분리막을 형성시키는 단계인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제4항에 있어서,상기 실리사이드 막은, 상기 STI, CMP 공정시에 스톱 레이어로 사용되도록 하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서,상기 (d2)단계 이후, (d3)상기 매립된 절연물질을 CMP를 통해 실리콘 기판 상에 평평하게 되도록 연마하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 (e)단계는, (e1)상기 게이트 전극 형성 위치에 고정질의 게이트 옥사이드 층을 증착시키는 단계와;(e2)상기 게이트 옥사이드 층 상부에 게이트 전극 형성을 위한 게이트 폴리를 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 (f)단계는, (f1)상기 게이트 전극의 양측 실리콘 기판에 저농도의 불순물을 이온 주입시켜 엘.디.디(Lightly Doped Drain: LDD) 영역을 형성하는 단계와;(f2)상기 실리콘 기판 전체표면 상부에 절연막을 형성한 다음, 전면 식각하여 상기 게이트 전극의 측벽에 절연막 스페이서를 형성시키는 단계와;(f3)상기 절연막 스페이서의 양쪽 실리콘 기판에 고농도의 불순물을 이온 주입하여 소오스/드레인 영역을 형성시키는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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| JPH04127440A (ja) * | 1990-09-18 | 1992-04-28 | Nec Corp | 半導体装置の製造方法 |
| JPH07135313A (ja) * | 1993-11-09 | 1995-05-23 | Oki Electric Ind Co Ltd | 電界効果トランジスタ及びその製造方法 |
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2002
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|---|---|---|---|---|
| JPH0274043A (ja) * | 1988-09-09 | 1990-03-14 | Mitsubishi Electric Corp | 電界効果型半導体装置およびその製造方法 |
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