JPH0274043A - 電界効果型半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電界効果型半導体装置およびその製造方法に
関するものであり、゛特に、ソース・ドレイン領域の抵
抗の低減化を図った電界効果型半導体装置およびその製
造方法に関するものである。

［従来の技術］ 電界効果トランジスタは、多数キャリアの流れをゲート
に加える電圧によって水道の蛇口を調節するように制御
するデバイスである。

第５図は、従来のＭＯＳ型トランジスタの断面図である
。ＭＯＳ型トランジスタには、Ｎチャネルトランジスタ
とＰチャネルトランジスタの２つのタイプがあるが、こ
こでは前者を例にとって説明する。

第５図を参照して、Ｐ型半導体基板１の主面に、素子分
離用絶縁＠２と、該素子分離用絶縁膜２に挾まれ、互い
に間隔を隔てて形成されるソース・ドレインを構成する
Ｎ型不純物拡散層８と、該Ｎ型不純物拡散層８に挾まれ
て形成されるチャネル領域が設けられている。チャネル
領域には、しきい値設定用のＰ型不純物拡散層９が設け
られている。Ｎ型不純物拡散層８の下には、Ｎ型不純物
拡散層８と同型のＮ型不純物拡散層１５が形成されてい
る。Ｎ型不純物拡散層８およびＰ型不純物拡散層９上に
ゲート絶縁膜７が設けられ、ゲート絶縁欣７上にはゲー
ト電極１０が設けられている。

ゲート電極１０を含む全面に層間絶！［１１が設けられ
、該層間絶縁膜１１にはソース、ゲート。

ドレイン領域においてコンタクト孔が開孔されている。

このコンタクト孔を介して、ソース電極配線１２．ゲー
ト電極配線１３．ドレイン電極配線１４がそれぞれ、ソ
ース領域、ゲート電極、ドレイン領域に接続されている
。なお、コンタクト領域に設けられたＮ型不純物拡散層
１５は、ソース電極配線１２．ドレイン電極配線１４と
Ｐ型半導体基板１との接合リークを防止するために設け
られているものである。

動作について説明すると、ゲート電極１０に電圧を印加
しないときには、ソース・ドレインのＮ型不純物拡散層
８と、ゲート電極１０直下のチャネル領域はＰＮ接合に
よって分離されており、ソース・ドレイン間に電流は流
れない。ゲート電極１０にしきい値電圧以上の正の電圧
が印加されると、チャネル領域に電子が引き寄せられ、
チャネル領域はＰ型からＮ型に反転し、ソース・ドレイ
ン間は電気的に導通し、電流が流れる。

第７Ａ図〜第７Ｄ図は、従来のＭＯＳ型トランジスタの
製造工程を示す断面図である。これらの図を参照して、
従来のＭＯＳ型トランジスタの製造方法について説明す
る。

第７Ａ図を参照して、半導体基板１を準備し、該半導体
基板１の上に、たとえばＬＯＣＯ５法により素子分離用
絶縁Ｊｌｉ２を形成する。次に、イオン注入法によって
、トランジスタのしきい値設定用の不純物拡散層９を形
成し、熱酸化法等によって、ゲート絶縁膜７を形成する
。

次に、第７Ｂ図を参照して、ポリシリコン層またはポリ
サイド層（金属シリサイドをポリシリコン上に重ねた構
造のもの）を全面に形成し、これをパターニングするこ
とによって、ゲート電極１０を形成する。

次に、第７Ｃ図を参照して、ゲート電極１０をマスクに
して、不純物を注入し、熱処理で活性化することによっ
て、ソース・ドレインを構成する不純物拡散層８を形成
する。

次に、第７Ｄ図を参照して、層間絶縁膜１１を全面に堆
積し、これをバターニングして、ソース。

ゲート、ドレイン領域においてコンタクト孔を形成する
。その後、コンタクト孔をマスクにして、ソースドレイ
ン用の不純物拡散層８と同型の不純物拡散層１５を形成
する。次いで、これらのコンタクト孔を介して、ソース
電極配線１２．ゲート電極配Ａ１１Ｂ、　　ドレイン電
極配線１４をそれぞれ、ソース領域、ゲート電極、ドレ
イン領域に接続する。

第６図は従来のサリサイドトランジスタの断面図である
。第５図に示す従来のＭＯ５！トランジスタにおいては
、ソース・ドレインが不純物拡散層８であり、この部分
の抵抗がソース・ドレイン間に流れる電流に対して、直
列抵抗となるため、利得定数βを下げるという問題点が
あった。この問題点を解決するために、サリサイドトラ
ンジスタが提案されている。

第６図を参照して、サリサイドトランジスタの構造につ
いて説明する。半導体基板１の主面には、素子分離用酸
化膜２と、該素子分離用酸化膜２に挾まれ、互いに間隔
を隔てて形成される高融点金属シリサイド層１７と、該
高融点金属シリサイド層１７の下部に設けられるソース
・ドレイン用の不純物拡散層８と、ソース・ドレイン用
の不純物拡散層８に挾まれて形成されるチャネル領域と
、が設けられている。チャネル領域には、しきい値設定
用の不純物拡散層９が設けられている。ソース・ドレイ
ン用の不純物拡散層８の下には、不純物拡散層８と同型
の不純物拡散層１５が設けられている。チャネル用の不
純物拡散層９上にはゲート絶縁膜７が形成され、ゲート
絶縁膜７上にはゲート電極１０が形成され、ゲート電極
１０上には高融点金属シリサイド層１７が形成されてい
る。

ゲート絶縁膜７、ゲート電極１０および高融点金属シリ
サイド層１７の側壁には、絶縁物の枠６が形成されてい
る。高融点金属シリサイド層１７を含んで、全面に、層
間絶縁膜１１が設けられ、該層間絶縁膜１１には、ソー
ス、ゲート、ドレイン領域において、コンタクト孔が開
孔されている。

これらのコンタクト孔を介して、ソース電極配線１２、
ゲート電極配線１３、ドレイン電極配線１４が、それぞ
れ、ソース領域、ゲート電極、ドレイン領域に接続され
ている。

サリサイドトランジスタの製造工程を、第８Ａ図〜第８
Ｄ図に示す。

第８Ａ図を参照して、半導体基板１上に、素子分離用酸
化膜２を設け、イオン注入法によってトランジスタのし
きい値設定用の不純物９を導入し、熱酸化法等によって
、ゲート絶縁膜７を形成する。

次にポリシリコンまたはポリサイド層を全面に堆積し、
これをパターニングすることによって、ゲート電極１０
を形成する。以上の工程は、従来のＭＯＳ型トランジス
タの製造工程と同じである。

ポリシリコンゲート電極１０を形成した後、ソース・ド
レインの一部を構成する濃度の比較的薄い不純物拡散層
１６を形成する。

次に、第８Ｂ図を参照して、全面にシリコン酸化膜等の
絶縁膜を堆積し、これを異方性エツチングすることによ
って、ポリシリコンゲート電極１０の側壁に絶縁物の枠
６を形成し、さらに、濃度の濃い不純物拡散層８を形成
する。

次に、第８Ｃ図を参照して、全面にＴｉ等の高融点金属
膜を堆積し、熱処理を加え、シリコンと高融点金属を反
応させる。次いで、未反応の高融点金属膜を除去すると
、シリコンに接したソース・ドレイン上とポリシリコン
ゲート上のみに、高融点金属シリサイド層１７が形成さ
れる。次に、第８Ｄ図を参照して、層間絶縁膜１１を堆
積し、これをエツチングすることによって、ソース、ゲ
ート、ドレイン領域において、コンタクト孔を開孔する
。そして、これらのコンタクト孔を介して、ソース電極
配線、ゲート電極配線、ドレイン電極配線をそれぞれ、
ソース領域、ゲート電極、ドレイン領域に接続する。

［発明が解決しようとする課題］ 従来のＭＯＳ型トランジスタおよびサリサイドトランジ
スタは以上のように構成されている。しかしながら、Ｍ
ＯＳ型トランジスタにおいては、第５図を参照して、ソ
ース・ドレインが不純物拡散層であり、この部分の抵抗
がソース・ドレイン間に流れる電流に対して直列抵抗と
なるため、利得定数βを下げるという問題点があった。

一方、サリサイドトランジスタにおいては、第６図を参
照して、高巖点金属シリサイド層１７は、一般に１００
ＯＡ程度の膜厚であり、不純物拡散層８より抵抗が約１
指手さいため、ソース・ドレインの抵抗が低減され、ト
ランジスタの利得定数βを大きくできる。しかしながら
、サリサイドトランジスタでは、シリサイド化反応時に
、半導体基板１のシリコンが消費されるため、接合リー
クを防止するために、不純物拡散層８を成る程度深く形
成する必要があった。不純物拡散層８を深く形成するこ
とは、チャネル長の短い微細Ｍｏ５ｓ！）ランジスタに
おいては、ソース・ドレイン間の耐圧劣化につながり、
不利であった。また、ソース・ドレインの抵抗をより下
げるため高融点金属シリサイド層１７を厚くしようとす
ると、シリコンの消費が増えると同時に、シリサイド形
成に伴うストレスが大きくなるため、接合リークが悪化
するという問題点があった。また、ＭＯＳ型トランジス
タ、サリサイドトランジスタ双方において、コンタクト
領域における不純物拡散層１５が必要な点も不利であっ
た。

この発明は上記のような問題点を解決するためになされ
たもので、浅い接合を有したまま、ソース・ドレイン抵
抗を低減することのできる電界効果型半導体装置および
その製造方法を提供することを目的とする。

［課題を解決するための手段］ 上記目的を達成するために、本発明に係る電界効果型半
導体装置においては、互いに間隔を隔てて形成されるソ
ース・ドレイン領域および該ソース・ドレイン領域に挾
まれて形成されるチャネル領域がその主面に設けられた
半導体基板と、上記半導体基板の主面上であって、かつ
上記ソース・ドレイン領域に接触して設けられた導電体
層と、を備えている。

本発明で用いる導電体層は、金属シリサイドまたはポリ
サイド（ボシリコン上に金属シリサイドを重ねた構造の
もの）である。最も一般的に用いｉ）る代表的なものを
例示すれば、ＷＳｉ２．Ｍ。

Ｓ　ｔ２　、ＴａＳ　ｉ２である。

本発明で用いる導電体層は、素子分離用絶縁膜上にまで
延びて形成されるのが好ましい。第５図および第６図を
参照して、ＭＯ５型トランジスタおよびサリサイドトラ
ンジスタでは、ソース・ドレインと電極配線とのコンタ
クトを不純物拡散層８上でとる必要があるため、コンタ
クト領域の占有面桔が大きく、微細化に不利という欠点
があった。しかしながら、本発明において、上述のよう
に、導電体層を素子分離用絶縁膜上にまで伸ばして形成
した場合には、電極配線とのコンタクトを素子分離用絶
縁膜上でとることができるため、微細化に適したＭＯ８
’！トランジスタが得られる。

本発明で用いる導電体層の表面および側壁は、厚い酸化
膜で覆われ、それによってゲート電極と導電体層が十分
な距離をもって隔てられているのが好ましい。このよう
な構成にすることにより、ゲート電極とソース・ドレイ
ン間の容量が減り、トランジスタのスイッチ速度が早く
なる。

そして、電界効果型半導体装置の製造方法としては、主
面を有する半導体基板を準備する工程と、上記半導体基
板の主面上に導電体層を堆積する工程と、上記導電体層
中に不純物を導入する工程と、上記不純物が導入された
上記導電体層をエツチングし、それによってチャネル領
域を形成する部分を選択的に開孔する工程と、上記導電
体層のエツチング後、熱処理を行なうことにより、上記
導電体層中に導入されている不純物を上記半導体基板中
に拡散させ、それによって上記半導体基板の主面にソー
ス・ドレイン領域となる不純物拡散層を形成する工程と
、を備えた方法がある。

本製造方法においては、導電体層を、素子分離用絶縁膜
上にまで延びて形成するのが好ましい。

このようにすることによって、ソース・ドレインと電極
配線とのコンタクトを素子分離用絶縁膜上でとることが
でき、微細化に適したＭＯ３型トランジスタが得られる
。

また本製造方法において、上記不純物が導入された上記
導電体層をエツチングし、それによってチャネル領域を
形成する部分を選択的に開孔する工程は、上記導電体層
上に絶縁膜を形成し、該絶縁膜をエツチングする工程と
、該エツチングされた絶縁膜をマスクにして上記導電体
層をエツチングし、それによってチャネル領域を形成す
る部分を選択的に開孔する工程を含み、さらに、その後
に、全面に絶縁膜を形成し、該絶縁膜を異方性エツチン
グし、それによって、上記導電体層の表面および側壁を
絶縁膜で覆う工程を含むのが好ましい。このようにする
ことによって、ゲート電極とソースドレイン間の容量が
減り、スイッチ速度の速いＭＯ５型トランジスタが得ら
れる。

上、？Ｃ！導電体層中に注入する不純物には、拡散係数
の異なるものを２種類用いるのが好ましい。このように
することによって、ソース・ドレインは比較的高濃度の
第２の不純物拡散層のまわりを比較的低濃度の第１の不
純物拡散層が取り囲んだ構造となり、ドレイン近傍での
電界が緩和され、ホットエレクトロンによる劣化の少な
いＭＯ８型トランジスタが得られる。

［発明の作用効果］ この発明に係る電界効果型半導体装置によれば、半導体
基板の主面上に位置し、ソース・ドレイン領域に接触し
て設けられた導電体層を備えているので、浅い接合を有
したまま、ソース・ドレイン抵抗の低減を図ることがで
き、利得定数βの大きな電界効果型半導体装置が得られ
るという効果を奏する。

また、この発明に係る電界効果型半導体装置の製造方法
によれば、ソース・ドレインの不純物拡散層が導電体層
中に導入された不純物の熱拡散によって形成されるので
、サリサイドトランジスタで生じるシリコンの消費も起
こらず、浅い接合を有したまま、ソース・ドレイン抵抗
の小さい電界効果型半導体装置を形成できるという効果
を奏する。また、チャネル領域は導電体層のエツチング
によって定義され、かつ、自己整合的にソース・ドレイ
ン・ゲート領域を形成できるので、半導体装置の微細化
が可能となる。

［実施例］ 以下、この発明の実施例を図について説明するが、この
発明はこれに限定されるものではない。

第１図は、本発明の一実施例に係るＭＯＳ型トランジス
タの断面図である。半導体基板１の主面に素子分層用絶
縁膜２と、該素子分離領域ｈ’Ｍ２に挾まれ、互いに間
隔を隔てて形成されるソース・ドレインを構成する不純
物拡散層８と、該不純物拡散層８に挾まれて形成される
チャネル領域が形成されている。チャネル領域には、し
きい値設定用の不純物拡散層９が設けられている。導電
体層３が半導体基板１の主面上に位置し、ソース・ドレ
イン領域に接触して設けられている。導電体層３は、Ｗ
Ｓ　ｉ２　、ＭｏＳ　ｆ２．ＴａＳ　ｉ２等の金属シリ
サイドまたはポリサイド（ポリシリコン上に上記金属シ
リサイドが形成されたもの）で形成される。導電体層３
上には、絶縁膜４が形成されている。導電体層３および
絶縁膜４の開孔部でチャネル領域が定義されている。導
電体層３および絶縁膜４の開孔部の側壁には、絶縁膜の
枠６が形成されている。チャネル領域上にはゲート絶縁
膜７が設けられ、その上にゲート電極１０が形成されて
いる。ゲート電極１０と導電体層３は、絶縁膜４と絶縁
物の枠６によって分離されている。

絶縁膜４には、ソース・ドレイン領域において、コンタ
クト孔が開孔されている。ソース電極配線１２およびド
レイン電極配線１４がこのコンタクトを介して、それぞ
れ導電体層３に接触している。

ゲート電極１０には、ゲート電極配線１３が接続されて
いる。そして、ソース電極配線１２、ゲート電極配線１
３およびドレイン電極配線１４は、層間絶縁膜１１によ
り分離されている。

実施例に係るＭＯＳ型トランジスタでは、ソース・ドレ
インを構成する不純物拡散層８上に導電体層３である金
属シリサイド層が重ねられた構造となっているため、ゲ
ート電極１０に電圧が印加され、ソース・ドレインが導
通したときの、ソース・ドレインの直列抵抗が低減し、
トランジスタの利得定数βは大きくなる。

また、不純物拡散層８が浅く形成されているので、ソー
ス・ドレイン間の耐圧は向上する。さらに、導電体層３
を素子分離用絶縁膜２上にまで伸ばして形成し、素子分
離用絶縁膜２上で、ソース・ドレインと電極配線１２．
１４とのコンタクトをとると、トランジスタの微細化を
図ることができ、同時に、従来のＭＯＳ型トランジスタ
で必要となるコンタクト孔域の不純物拡散層１５（第５
図および第６図参ｆｆ？ｉｌ）が不要となる。

次に、実施例に係るＭＯ５’Ｃ２トランジスタの製造方
法について説明する。

第４Ａ図〜第４Ｇ図は、その製造工程を断面図で示した
ものである。

第４Ａ図を参照して、半導体基板１の主面に素子分離用
酸化膜２を設ける。次いで、第４Ｂ図を参照して、全面
に、導電体層であるＷＳｉ２．ＭｏＳｉ２．ＴａＳｉ２
等の金属シリサイド層３を堆積し、この金属シリサイド
層３中にソース・ドレインの拡散層を作る不純物を、イ
オン注入法等により導入する。

次に、第４Ｃ図を参照して、シリコン酸化膜等の絶縁膜
４を堆積し、これをバターニングして、チャネル領域お
よび素子分離領域の絶縁膜を取り除く。このエツチング
された絶縁膜４をマスクにして、金属シリサイド層３を
エツチングし、チャネル領域および素子分離領域を定ａ
（開孔）する。

次に、第４Ｄ図を参照して、シリコン酸化膜等の絶縁膜
５を堆積する。次に、第４Ｅ図を参照して、これを異方
性エツチングし、金属シリサイド層３および絶縁膜４の
開孔部の側壁に絶縁物の枠６を形成する。次に、イオン
注入法によって、しきい値設定用の不純物拡散層９をチ
ャネル領域に導入し、その後、熱酸化法またはＣＶＤ法
によって、ゲート絶縁膜７を形成する。このとき、また
は、その後の熱処理によって、金属シリサイド層３中に
導入されている不純物を半導体基板ｌ中に熱拡散させ、
それによって、ソース、ドレイン領域を構成する不純物
拡散層８を形成する。

次に、第４Ｆ図を参照して、ゲート電極となるポリシリ
コンまたはポリサイドを堆積し、これをチャネル領域を
覆うようにバターニングし、ゲート電極１０を形成する
。

次に、第４Ｇ図を参照して、層間絶縁膜１１を堆積し、
この層間絶縁膜１１をソース、ゲート、ドレイン領域に
おいて開孔し、コンタクト孔を形成する。次に、これら
のコンタクト孔を介して、ソース電極配線１２、ゲート
電極配線１３、ドレイン電極配線１４を、それぞれ、ソ
ース領域、ゲート電極、ドレイン領域に接続すると、Ｍ
ＯＳ型トランジスタが作られる。

本製造方法は、サリサイドトランジスタを作る際に採用
された、不純物拡散層が形成された基板シリコンを消費
することによって、金属シリサイドを形成する方法と異
なり、ソース・ドレイン用不純物拡散層を金属シリサイ
ド中に導入された不純物の熱拡散によって形成するため
、不純物拡散層８を浅く形成することができる。

また、ソース・ドレイン豐チャネル領域が金属シリサイ
ドのエツチングによって定義されるため、自己整合的に
トランジスタが形成されることとなり、トランジスタの
微結１化が可能となる。

第２図は、この発明の他の実施例に係るＭ　ＯＳ型トラ
ンジスタの断面図である。第２図に示す実施例は、以下
の点を除いて第１図に示す実施例と同様であり、相当す
る部分には同一の参照番号を付し、その説明を省略する
。第１図に示す実施例では、絶縁膜４と絶縁物の枠６に
よって、ゲート電極１０と金属シリサイド層３とを分離
している。

これは、ゲート電極１０と金属シリサイド層３間の容量
を小さくシ、トランジスタの性能を向上させるために行
なったもので、動作速度が多少遅くてもよい場合には、
このような絶縁膜４および絶縁物の枠６は必ずしも必要
でない。すなわち、第２図に示すように、ゲート絶縁膜
７の形成工稈で作られた金属シリサイド層３上のシリコ
ン酸化膜７′によって、ゲート電極１０と金属シリサイ
ド層３を分離しても、実施例と同様の効果を実現する。

このようなシリコン酸化膜７′は、周知のとおり、熱酸
化法によって、ゲート絶縁膜７を形成するとき、条件を
適当に選ぶことにより、金属シリサイド上またはポリサ
イド上に形成され得る。

第３図は、この発明のさらに池の実施例の断面図である
。第３図に示す実施例は、以下の点を除いて、第１図に
示す実施例と同様であり、相当する部分には同一の参照
番号を付し、その説明を省略する。第３図に示す実施例
が第１図に示す実施例と異なる点は、ソース・ドレイン
が比較的高濃度の第１の不純物拡散層８と、該第１の不
純物拡散ｇｌＩ８のまわりを取り囲む、比較的低濃度の
第２の不純物拡散層１６とからなっている。このような
ＭＯＳ型トランジスタは、金属シリサイド層３中に導入
する不純物として拡散係数の異なるものを２種類用いる
ことによって形成され得る。すなわち、第４Ｂ図におい
て、半導体基板１での拡散係数が大きな第２の不純物（
たとえばＰ）を比較的低濃度に、そして、拡散係数が小
さな、上記第２の不純物と同じ導電型の第１の不純物（
たとえばＡｓ）を比較的高濃度に上記金属シリサイド層
３中に導入することによって可能となる。このような構
造のＭＯＳ型トランジスタは、ドレイン近傍での電界が
緩和され、ホットエレクトロンによる劣化の少ないもの
となる。

なお、上記実施例では、ソース・ドレイン上に金属シリ
サイド層３を形成した場合について説明したが、ポリシ
リコン上に金属シリサイドを重ねた構造のポリサイドを
用いても、実施例と同様の効果を実現する。

【図面の簡単な説明】 第１図はこの発明の一実施例に係るＭＯＳ型トランジス
タの断面図である。 第２図は、この発明の他の実施例に係るＭＯＳ型トラン
ジスタの断面図である。 第３図は、この発明のさらに他の実施例に係るＭＯＳ型
トランジスタの断面図である。 第４Ａ図、第４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図、
第４Ｆ図および第４Ｇ図は、第１図に示したＭＯＳ！２
）ランジスタの製造工程を断面図で示したものである。 第５図は、従来のＭＯＳ’４２　トランジスタの断面図
である。 第６図は、従来のサリサイドトランジスタの１析面図で
ある。 第７Ａ図、第７Ｂ図、第７Ｃ図および第７Ｄ図は、従来
のＭＯＳ型トランジスタの製造工程を断面図で示したも
のである。 第８Ａ図、第８Ｂ図、第８Ｃ図および第８Ｄ図は、従来
のサリサイドトランジスタの製造工程を断面図で示した
ものである。 図において、１は半導体基板、３は金属シリサイド層、
８はソースドレイン用の不純物拡散層、９はチャネル用
の不純物拡散層である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）互いに間隔を隔てて形成されるソース・ドレイン
   領域および前記ソース・ドレイン領域に挾まれて形成さ
   れるチャネル領域がその主面に設けられた半導体基板と
   、 前記半導体基板の主面上であって、かつ前記ソース・ド
   レイン領域に接触して設けられた導電体層と、 を備えた電界効果型半導体装置。
2. （２）主面を有する半導体基板を準備する工程と、 前記半導体基板の主面上に導電体層を堆積する工程と、 前記導電体層中に不純物を注入する工程と、前記不純物
   が注入された前記導電体層をエッチングし、それによっ
   てチャネル領域を形成する部分を選択的に開口する工程
   と、 前記導電体層のエッチング後、熱処理を行なうことによ
   り、前記導電体層中に注入されている不純物を前記半導
   体基板中に拡散させ、それによって前記半導体基板の主
   面にソース・ドレイン領域となる不純物拡散層を形成す
   る工程と、 を備えた電界効果型半導体装置の製造方法。