JP2753301B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2753301B2 JP2753301B2 JP1009735A JP973589A JP2753301B2 JP 2753301 B2 JP2753301 B2 JP 2753301B2 JP 1009735 A JP1009735 A JP 1009735A JP 973589 A JP973589 A JP 973589A JP 2753301 B2 JP2753301 B2 JP 2753301B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体集積回路装置に適用して有効な技術
に関するもので、さらに詳しくは、同一層からなるＰ型
ポリシリコン層とＮ型ポリシリコン層とを有し、その上
に高融点金属シリサイド層が形成される半導体集積回路
に適用して有効な技術に関するものである。
に関するもので、さらに詳しくは、同一層からなるＰ型
ポリシリコン層とＮ型ポリシリコン層とを有し、その上
に高融点金属シリサイド層が形成される半導体集積回路
に適用して有効な技術に関するものである。
［従来の技術］ CMOS（相補型MOS）LSIを構成するにあたり、PMOSFET
においてはＰ型多結晶シリコン層と高融点金属シリサイ
ド層とを積層してなるゲート電極（導電層）を、一方、
NMOSFETにおいてはＮ型多結晶シリコン層と高融点金属
シリサイド層とを積層してなるゲート電極（導電層）を
用いる技術があり、この技術は0.5μｍ以下の短チャネ
ル構造を実現するのに役立つ。なお、このような技術に
ついては、例えば、アイ・イー・デー・エム,1986,テク
ニカルダイジェスト第236頁から第239頁に記載されてい
る。
においてはＰ型多結晶シリコン層と高融点金属シリサイ
ド層とを積層してなるゲート電極（導電層）を、一方、
NMOSFETにおいてはＮ型多結晶シリコン層と高融点金属
シリサイド層とを積層してなるゲート電極（導電層）を
用いる技術があり、この技術は0.5μｍ以下の短チャネ
ル構造を実現するのに役立つ。なお、このような技術に
ついては、例えば、アイ・イー・デー・エム,1986,テク
ニカルダイジェスト第236頁から第239頁に記載されてい
る。
第５図には上記技術を用いた従来の半導体集積回路装
置の一例が示されている。
置の一例が示されている。
同図において符号１はＰ型の半導体基板を表わしてお
り、この半導体基板１内にはウェルを構成するＰ型拡散
領域２およびＮ型拡散領域３が互いに隣接されるように
して形成されており、Ｐ型拡散領域２にはＮチャネルMO
SFETが構成され、一方、Ｎ型拡散領域３にはＰチャネル
MOSFETが構成されている。Ｐ型拡散領域２およびＮ型拡
散領域３の表面にはゲート酸化膜４がそれぞれ形成さ
れ、さらに、ゲート酸化膜４の上にはゲート電極5,6が
形成されている。なお、第５図において符号７はフィー
ルド酸化膜を、また符号８は層間絶縁膜をそれぞれ表わ
している。
り、この半導体基板１内にはウェルを構成するＰ型拡散
領域２およびＮ型拡散領域３が互いに隣接されるように
して形成されており、Ｐ型拡散領域２にはＮチャネルMO
SFETが構成され、一方、Ｎ型拡散領域３にはＰチャネル
MOSFETが構成されている。Ｐ型拡散領域２およびＮ型拡
散領域３の表面にはゲート酸化膜４がそれぞれ形成さ
れ、さらに、ゲート酸化膜４の上にはゲート電極5,6が
形成されている。なお、第５図において符号７はフィー
ルド酸化膜を、また符号８は層間絶縁膜をそれぞれ表わ
している。
上記ゲート電極5,6た多結晶シリコン層5a,6aと高融点
金属シリサイド層5b,6bの２層積層構造となっている。
つまり、高融点金属シリサイド5b,6bの形成によってゲ
ート電極5,6の低抵抗化を図らんとしている。なお、上
記多結晶シリコン層5aにはＮ型不純物がドープされ、一
方、上記多結晶シリコン層6aにはＰ型不純物がドープさ
れている。
金属シリサイド層5b,6bの２層積層構造となっている。
つまり、高融点金属シリサイド5b,6bの形成によってゲ
ート電極5,6の低抵抗化を図らんとしている。なお、上
記多結晶シリコン層5aにはＮ型不純物がドープされ、一
方、上記多結晶シリコン層6aにはＰ型不純物がドープさ
れている。
なお、上記半導体集積回路装置にあっては、製造プロ
セスの簡略化のために、ゲート電極5,6の多結晶シリコ
ン層5a,6aは、同一のアンドープ多結晶シリコン層への
Ｎ型不純物およびＰ型不純物の選択的な打込みと、その
後のアニール・パターンニングとによって形成されてい
る。つまり、上記半導体集積回路装置にあっては、上記
多結晶シリコン層5a,6aは同一層となっている。
セスの簡略化のために、ゲート電極5,6の多結晶シリコ
ン層5a,6aは、同一のアンドープ多結晶シリコン層への
Ｎ型不純物およびＰ型不純物の選択的な打込みと、その
後のアニール・パターンニングとによって形成されてい
る。つまり、上記半導体集積回路装置にあっては、上記
多結晶シリコン層5a,6aは同一層となっている。
［発明が解決しようとする課題］ ところで、上述のように、Ｎ型多結晶シリコン層5aと
Ｐ型多結晶シリコン層6aとが同一層で構成され、その上
に高融点金属シリサイド層5b,6bが存在し、しかもそれ
らが相互に接続される場合にあっては、下記のような問
題が生じる。
Ｐ型多結晶シリコン層6aとが同一層で構成され、その上
に高融点金属シリサイド層5b,6bが存在し、しかもそれ
らが相互に接続される場合にあっては、下記のような問
題が生じる。
即ち、高融点金属シリサイド層5b,6bの形成後に行わ
れる熱処理によって、多結晶シリコン層5a,6aに含まれ
るＮ型不純物およびＰ型不純物が高融点金属シリサイド
層5b,6b中を相互拡散し、該不純物はそれと逆導電型の
多結晶シリコン層に達する。これによつて、第６図に示
すように、Ｎ型多結晶シリコン層5aの表層は反転してＰ
型化し、一方、Ｐ型多結晶シリコン層6aの表層は反転し
てＮ型化してしまい、ゲート電極5,6同士のコンタクト
不良や、ゲート電極5,6とそれより上層のAl配線との間
にコンタクト不良が発生することとなる。
れる熱処理によって、多結晶シリコン層5a,6aに含まれ
るＮ型不純物およびＰ型不純物が高融点金属シリサイド
層5b,6b中を相互拡散し、該不純物はそれと逆導電型の
多結晶シリコン層に達する。これによつて、第６図に示
すように、Ｎ型多結晶シリコン層5aの表層は反転してＰ
型化し、一方、Ｐ型多結晶シリコン層6aの表層は反転し
てＮ型化してしまい、ゲート電極5,6同士のコンタクト
不良や、ゲート電極5,6とそれより上層のAl配線との間
にコンタクト不良が発生することとなる。
ちなみに、実験によれば、高融点金属シリサイド5b,6
b中の不純物の相互拡散は、非常に速く、800℃、300分
程度の熱処理でその境界部９から20μｍ程度まで拡散し
てしまうことが確認されている。
b中の不純物の相互拡散は、非常に速く、800℃、300分
程度の熱処理でその境界部９から20μｍ程度まで拡散し
てしまうことが確認されている。
かかる問題は、Ｎ型多結晶シリコン層5aとＰ型多結晶
シリコン層6aとが同一層で構成され、その上に高融点金
属シリサイド層が存在し、しかもそれらが近接して設け
られている場合にも生じる。
シリコン層6aとが同一層で構成され、その上に高融点金
属シリサイド層が存在し、しかもそれらが近接して設け
られている場合にも生じる。
本発明の目的は、高融点金属シリサイド層中のＰ型不
純物およびＮ型不純物の相互拡散を抑制し、Ｐ型多結晶
シリコンおよびＮ型多結晶シリコン間のコンタクトを良
好にできる構造を持つ半導体集積回路装置を提供するこ
とにある。
純物およびＮ型不純物の相互拡散を抑制し、Ｐ型多結晶
シリコンおよびＮ型多結晶シリコン間のコンタクトを良
好にできる構造を持つ半導体集積回路装置を提供するこ
とにある。
［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば下記のとおりである。
要を簡単に説明すれば下記のとおりである。
即ち、本発明に係る半導体集積回路装置は、多結晶シ
リコン層と高融点金属シリサイド層との間に低抵抗拡散
防止膜を挟んだ構造となっている。この場合の低抵抗拡
散防止膜としては多結晶シリコンよりも不純物の拡散の
しにくいもの、例えば窒化チタンが用いられる。
リコン層と高融点金属シリサイド層との間に低抵抗拡散
防止膜を挟んだ構造となっている。この場合の低抵抗拡
散防止膜としては多結晶シリコンよりも不純物の拡散の
しにくいもの、例えば窒化チタンが用いられる。
［作用］ 上記した手段によれば、低抵抗拡散防止膜を設けてい
るので、高融点金属シリサイド層側にＰ型不純物および
Ｎ型不純物が拡散するのが抑制され、これによって高融
点金属シリサイド層を通じての不純物の相互拡散が抑制
されるという作用によって、Ｐ型多結晶シリコン層とＮ
型多結晶シリコン層との間のコンタクト、多結晶シリコ
ン層とそれより上に位置する配線とのコンタクトが良好
となる。
るので、高融点金属シリサイド層側にＰ型不純物および
Ｎ型不純物が拡散するのが抑制され、これによって高融
点金属シリサイド層を通じての不純物の相互拡散が抑制
されるという作用によって、Ｐ型多結晶シリコン層とＮ
型多結晶シリコン層との間のコンタクト、多結晶シリコ
ン層とそれより上に位置する配線とのコンタクトが良好
となる。
［実施例］ 以下、本発明に係る半導体集積回路装置の実施例を図
面に基づいて説明する。
面に基づいて説明する。
第１図および第２図には本発明に係る半導体集積回路
装置の第１の実施例が示されている。なお、第１図は第
２図のＩ−Ｉ線に沿った断面図である。
装置の第１の実施例が示されている。なお、第１図は第
２図のＩ−Ｉ線に沿った断面図である。
この第１の実施例の半導体集積回路装置はインバータ
接続された相補型MISを含む半導体集積回路装置であっ
て、例えばＰ型の半導体基板11の表面側にはウェルを構
成するＰ型拡散領域12とＮ型拡散領域13とが形成されて
おり、このうちＰ型拡散領域12にはＮチャネルMISが構
成され、一方、Ｎ型拡散領域13にはＰチャネルMISが構
成されている。なお、第１図において符号14はＮチャネ
ルMISおよびＰチャネルMISを絶縁分離するためのフィー
ルド絶縁膜を表わしている。
接続された相補型MISを含む半導体集積回路装置であっ
て、例えばＰ型の半導体基板11の表面側にはウェルを構
成するＰ型拡散領域12とＮ型拡散領域13とが形成されて
おり、このうちＰ型拡散領域12にはＮチャネルMISが構
成され、一方、Ｎ型拡散領域13にはＰチャネルMISが構
成されている。なお、第１図において符号14はＮチャネ
ルMISおよびＰチャネルMISを絶縁分離するためのフィー
ルド絶縁膜を表わしている。
ＮチャネルMISはＰ型拡散領域12内に形成されたN+型
のソース領域21およびドレイン領域22と、Ｐ型拡散領域
12上に形成されたSiO2膜等からなるゲート絶縁膜15と、
このゲート絶縁膜15上に形成されたゲート電極（導電
層）16とから構成されている。ここで、上記ソース領域
21およびドレイン領域22はゲート電極16およびフィール
ド絶縁膜14に対して自己整合的に形成されている。な
お、ドレイン領域22に低濃度領域を連設しドレイン近傍
の電界を緩和するLDD構造を採用しても良い。
のソース領域21およびドレイン領域22と、Ｐ型拡散領域
12上に形成されたSiO2膜等からなるゲート絶縁膜15と、
このゲート絶縁膜15上に形成されたゲート電極（導電
層）16とから構成されている。ここで、上記ソース領域
21およびドレイン領域22はゲート電極16およびフィール
ド絶縁膜14に対して自己整合的に形成されている。な
お、ドレイン領域22に低濃度領域を連設しドレイン近傍
の電界を緩和するLDD構造を採用しても良い。
一方、ＰチャネルMISはＮ型拡散領域13内に形成され
たP+型のソース領域23およびドレイン領域24と、Ｎ型拡
散領域13上に形成されたSiO2膜等からなるゲート絶縁膜
15と、このゲート絶縁膜15上に形成されたゲート電極
（導電層）17とから構成されている。ここで、上記ソー
ス領域23およびドレイン領域24はゲート電極17およびフ
ィールド酸化膜14に対して自己整合的に形成されてい
る。なお、ドレイン領域24に低濃度領域を連設しドレイ
ン近傍の電界を緩和するLDD構造を採用しても良い。
たP+型のソース領域23およびドレイン領域24と、Ｎ型拡
散領域13上に形成されたSiO2膜等からなるゲート絶縁膜
15と、このゲート絶縁膜15上に形成されたゲート電極
（導電層）17とから構成されている。ここで、上記ソー
ス領域23およびドレイン領域24はゲート電極17およびフ
ィールド酸化膜14に対して自己整合的に形成されてい
る。なお、ドレイン領域24に低濃度領域を連設しドレイ
ン近傍の電界を緩和するLDD構造を採用しても良い。
なお、第２図において符号25はＰ型拡散層引上げ領域
を、一方、符号26はＮ型拡散層引上げ領域を表わしてい
る。
を、一方、符号26はＮ型拡散層引上げ領域を表わしてい
る。
ところで、上記ゲート電極16,17は同一層から構成さ
れ、その各々は、多結晶シリコン層16a,17aと、窒化チ
タン（TiN）からなる低抵抗拡散防止膜16b,17bと、タン
グステンシリサイド（WSi）等からなる高融点金属シリ
サイド層16c,17cとを順次積層した構造となっており、
多結晶シリコン層16aにはＮ型不純物がドープされ、一
方、多結晶シリコン層17aにはＰ型不純物がドープされ
ている。つまり、同一のアンドープ多結晶シリコン層に
選択的にＮ型およびＰ型の不純物をイオン打ち込みして
多結晶シリコン16a,17aを形成した構造となっている。
なお、ＮチャネルMISのゲート電極16とＰチャネルMISの
ゲート電極17とを相互に接続され、それらはコンタクト
C1を介して信号入力電極（Vin）に接続されている。
れ、その各々は、多結晶シリコン層16a,17aと、窒化チ
タン（TiN）からなる低抵抗拡散防止膜16b,17bと、タン
グステンシリサイド（WSi）等からなる高融点金属シリ
サイド層16c,17cとを順次積層した構造となっており、
多結晶シリコン層16aにはＮ型不純物がドープされ、一
方、多結晶シリコン層17aにはＰ型不純物がドープされ
ている。つまり、同一のアンドープ多結晶シリコン層に
選択的にＮ型およびＰ型の不純物をイオン打ち込みして
多結晶シリコン16a,17aを形成した構造となっている。
なお、ＮチャネルMISのゲート電極16とＰチャネルMISの
ゲート電極17とを相互に接続され、それらはコンタクト
C1を介して信号入力電極（Vin）に接続されている。
また、ＮチャネルMISのソース領域21とＰ型拡散層引
上げ領域25はコンタクトC2を介して接地電極（GND）に
接続されている。一方、ＰチャネルMISのソース領域23
とＮ型拡散層引上げ領域26はコンタクトC3を介して電源
配線（Vcc）に接続されている。また、ドレイン領域22,
24はコンタクトC4を介して信号出力電極（Vout）に接続
されている。
上げ領域25はコンタクトC2を介して接地電極（GND）に
接続されている。一方、ＰチャネルMISのソース領域23
とＮ型拡散層引上げ領域26はコンタクトC3を介して電源
配線（Vcc）に接続されている。また、ドレイン領域22,
24はコンタクトC4を介して信号出力電極（Vout）に接続
されている。
なお、信号入力電極（Vin）、接地電極（GND）、電源
配線（Vcc）および信号出力電極（Vout）はAlによって
構成されている。
配線（Vcc）および信号出力電極（Vout）はAlによって
構成されている。
上記のように構成された半導体集積回路装置によれば
下記のような効果を得ることができる。
下記のような効果を得ることができる。
即ち、実施例の半導体集積回路装置によれば、多結晶
シリコン層16a,17aと高融点金属シリサイド層16c,17cと
の間に低抵抗拡散防止膜16b,16bを介在させているの
で、高融点金属シリサイド層16c,17cの形成後の熱処理
によって多結晶シリコン層16a,17aに含まれるＮ型およ
びＰ型の不純物が高融点金属シリサイド16c,17c側に拡
散するのが抑制されるという作用によって、Ｎ型および
Ｐ型の多結晶シリコン層16a,17aの表層の反転化が防止
される。その結果、多結晶シリコン層16a,17aのコンタ
クトが良好となる。なお、このようにすれば、高融点金
属シリサイド層16c,17cの利点も損なわないので、ゲー
ト電極16,17の信頼性が向上されることになる。
シリコン層16a,17aと高融点金属シリサイド層16c,17cと
の間に低抵抗拡散防止膜16b,16bを介在させているの
で、高融点金属シリサイド層16c,17cの形成後の熱処理
によって多結晶シリコン層16a,17aに含まれるＮ型およ
びＰ型の不純物が高融点金属シリサイド16c,17c側に拡
散するのが抑制されるという作用によって、Ｎ型および
Ｐ型の多結晶シリコン層16a,17aの表層の反転化が防止
される。その結果、多結晶シリコン層16a,17aのコンタ
クトが良好となる。なお、このようにすれば、高融点金
属シリサイド層16c,17cの利点も損なわないので、ゲー
ト電極16,17の信頼性が向上されることになる。
また、上記と同様の理由によって、ゲート電極16,17
の境界部近傍でのゲート電極16,17と信号入力電極（Vc
c）とのコンタクトが良好となる。その結果、ゲート電
極16,17と信号入力電極（Vcc）とのコンタクトC1を任意
位置に設けることが可能となり、半導体集積回路の微細
化・高集積化が図れることになる。
の境界部近傍でのゲート電極16,17と信号入力電極（Vc
c）とのコンタクトが良好となる。その結果、ゲート電
極16,17と信号入力電極（Vcc）とのコンタクトC1を任意
位置に設けることが可能となり、半導体集積回路の微細
化・高集積化が図れることになる。
第３図および第４図には第２の実施例に係る半導体集
積回路装置即ちバイCMISが示されている。なお、第３図
は第４図のIII−III線に沿っての断面図である。
積回路装置即ちバイCMISが示されている。なお、第３図
は第４図のIII−III線に沿っての断面図である。
この半導体集積回路装置にあっては、例えばＰ型の半
導体基板32におけるNPNバイポーラトランジスタの底部
となる領域にN+型埋込層31が形成され、このN+型埋込層
31が形成されたＰ型半導体基板32上全面にはＰ型エピタ
キシャル層33が形成されている。そして、Ｐ型エピタキ
シャル層33には、表面から拡散によってＮ型のコレクタ
領域34が形成され、このコレクタ領域34中にはＰ型のベ
ース領域35が形成され、さらに、このベース領域35中に
はＮ型のエミッタ領域36が形成されている。なお、上記
拡散領域34、ベース領域35およびエミッタ領域36が形成
される所謂活性領域は例えばSiO2膜のようなフィールド
絶縁膜37によって区画され、これにより素子分離がなさ
れている。また、上記Ｐ型のベース領域35にはP+型の外
部ベース領域35aが連設されている。
導体基板32におけるNPNバイポーラトランジスタの底部
となる領域にN+型埋込層31が形成され、このN+型埋込層
31が形成されたＰ型半導体基板32上全面にはＰ型エピタ
キシャル層33が形成されている。そして、Ｐ型エピタキ
シャル層33には、表面から拡散によってＮ型のコレクタ
領域34が形成され、このコレクタ領域34中にはＰ型のベ
ース領域35が形成され、さらに、このベース領域35中に
はＮ型のエミッタ領域36が形成されている。なお、上記
拡散領域34、ベース領域35およびエミッタ領域36が形成
される所謂活性領域は例えばSiO2膜のようなフィールド
絶縁膜37によって区画され、これにより素子分離がなさ
れている。また、上記Ｐ型のベース領域35にはP+型の外
部ベース領域35aが連設されている。
また、第３図および第４図において符号38はベース電
極（導電層）を表わしている。このベース電極38はＰ型
多結晶シリコン層38aと、窒化チタンからなる低抵抗拡
散防止膜38bとタングステンシリサイド等からなる高融
点金属防止層38cとを積層した構造となっている。そし
て、このベース電極38の内端部は上記外部ベース領域35
aを通じて真性ベース領域に接続されている。ちなみ
に、上記外部ベース領域35aはＰ型多結晶シリコン層38a
からの固相拡散によって形成される。なお、第３図にお
いて符号44はベース電極38にコンタクトC5を介して接続
されるAl配線である。
極（導電層）を表わしている。このベース電極38はＰ型
多結晶シリコン層38aと、窒化チタンからなる低抵抗拡
散防止膜38bとタングステンシリサイド等からなる高融
点金属防止層38cとを積層した構造となっている。そし
て、このベース電極38の内端部は上記外部ベース領域35
aを通じて真性ベース領域に接続されている。ちなみ
に、上記外部ベース領域35aはＰ型多結晶シリコン層38a
からの固相拡散によって形成される。なお、第３図にお
いて符号44はベース電極38にコンタクトC5を介して接続
されるAl配線である。
さらに、第３図および第４図において符号39はエミッ
タ電極を表わしている。このエミッタ電極38はＮ型多結
晶シリコン層として構成され、このエミッタ電極39から
の固相拡散によってエミッタ領域36が形成される。な
お、ベース電極38とエミッタ電極39との絶縁分離はシリ
コン酸化膜からなる分離層40によってなされている。第
３図において符号45はエミッタ電極39にコンタクトC6を
介して接続されるAl配線である。
タ電極を表わしている。このエミッタ電極38はＮ型多結
晶シリコン層として構成され、このエミッタ電極39から
の固相拡散によってエミッタ領域36が形成される。な
お、ベース電極38とエミッタ電極39との絶縁分離はシリ
コン酸化膜からなる分離層40によってなされている。第
３図において符号45はエミッタ電極39にコンタクトC6を
介して接続されるAl配線である。
また、第３図および第４図において符号41はゲート電
極に接続されるゲート配線（導電層）を示している。こ
のゲート配線41はＮ型多結晶シリコン層として構成さ
れ、上記ベース電極38の近傍に形成されている。なお、
上記ゲート配線41は上記ベース電極38と同一層として構
成されている。
極に接続されるゲート配線（導電層）を示している。こ
のゲート配線41はＮ型多結晶シリコン層として構成さ
れ、上記ベース電極38の近傍に形成されている。なお、
上記ゲート配線41は上記ベース電極38と同一層として構
成されている。
なお、ついでに、実施例の自己整合PNPバイポーラト
ランジスタ構造におけるベース電極38とエミッタ電極39
とを絶縁分離する分離層40の形成を説明すれば次のよう
な工程となる。
ランジスタ構造におけるベース電極38とエミッタ電極39
とを絶縁分離する分離層40の形成を説明すれば次のよう
な工程となる。
先ず、ベース電極38上にシリコン酸化膜をデポジショ
ンし、このベース電極38およびシリコン酸化膜からなる
４層膜を所定形状にエッチング加工する。再び、シリコ
ン酸化膜をデポジションした後に異方性ドライエッチン
グを施し、分離層40の形状を得る。
ンし、このベース電極38およびシリコン酸化膜からなる
４層膜を所定形状にエッチング加工する。再び、シリコ
ン酸化膜をデポジションした後に異方性ドライエッチン
グを施し、分離層40の形状を得る。
このような構造とすれば下記のような効果を得ること
ができる。
ができる。
即ち、従来構造では、ベース電極38にシリコン酸化膜
をデポジションする間の熱処理でＰ型およびＮ型の不純
物が高融点金属シリサイド層38c中を拡散し、ベース電
極38のコンタクト抵抗を上げてしまい、ベース電極38と
その他の配線およびゲート電極とを同一層として形成す
るのは不可能となっていたが、本構造では多結晶シリコ
ン膜38a上の低抵抗拡散防止膜38bが高融点金属シリサイ
ド層38c中への不純物の拡散を押えるため、ベース電極3
8とその他の配線およびゲート電極とを同一層として形
成できる。その上に、各素子を近接して配置しても、各
素子の特性劣化が起こることはなくなる。
をデポジションする間の熱処理でＰ型およびＮ型の不純
物が高融点金属シリサイド層38c中を拡散し、ベース電
極38のコンタクト抵抗を上げてしまい、ベース電極38と
その他の配線およびゲート電極とを同一層として形成す
るのは不可能となっていたが、本構造では多結晶シリコ
ン膜38a上の低抵抗拡散防止膜38bが高融点金属シリサイ
ド層38c中への不純物の拡散を押えるため、ベース電極3
8とその他の配線およびゲート電極とを同一層として形
成できる。その上に、各素子を近接して配置しても、各
素子の特性劣化が起こることはなくなる。
以上本発明者ににってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
上記実施例では、高融点金属としてタングステンを使
っているが、このほかモリブデン、チタンなど各種高融
点金属およびそのシリサイド層を用いても本実施例の効
果は替わらない。
っているが、このほかモリブデン、チタンなど各種高融
点金属およびそのシリサイド層を用いても本実施例の効
果は替わらない。
また、実施例では、低抵抗拡散防止膜として窒化チタ
ン膜を使っているが、白金シリサイドと窒化チタン膜の
積層膜などを使用しても良い。要は、低抵抗拡散防止膜
が多結晶シリコンよりも不純物の拡散のし難い材料によ
って構成されていれば良い。
ン膜を使っているが、白金シリサイドと窒化チタン膜の
積層膜などを使用しても良い。要は、低抵抗拡散防止膜
が多結晶シリコンよりも不純物の拡散のし難い材料によ
って構成されていれば良い。
［発明の効果］ 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
即ち、本発明に係る半導体集積回路装置は、多結晶シ
リコン層と高融点金属シリサイド層との間に低抵抗拡散
防止膜を挟んだ構造となっているので、高融点金属シリ
サイド層側にＰ型不純物およびＮ型不純物が拡散するの
が抑制され、これによって高融点金属シリサイド層を通
じての不純物の相互拡散が抑制される。その結果、Ｐ型
多結晶シリコン層およびＮ型多結晶シリコン層間のコン
タクト、多結晶シリコン層とそれより上に位置する配線
とのコンタクトが良好となる。
リコン層と高融点金属シリサイド層との間に低抵抗拡散
防止膜を挟んだ構造となっているので、高融点金属シリ
サイド層側にＰ型不純物およびＮ型不純物が拡散するの
が抑制され、これによって高融点金属シリサイド層を通
じての不純物の相互拡散が抑制される。その結果、Ｐ型
多結晶シリコン層およびＮ型多結晶シリコン層間のコン
タクト、多結晶シリコン層とそれより上に位置する配線
とのコンタクトが良好となる。
第１図は本発明に係る半導体集積回路装置の第１の実施
例を示し、第２図Ｉ−Ｉ線に沿う要部断面図、 第２図は本発明の第１の実施例を示す半導体集積回路装
置の要部平面図、 第３図は本発明に係る半導体集積回路装置の第２の実施
例を示し、第４図III−III線に沿う要部断面図、 第４図は本発明の第２の実施例を示す半導体集積回路装
置の要部平面図、 第５図は従来の半導体集積回路装置の要部断面図、 第６図は第５図の半導体集積回路装置の一部拡大図であ
る。 15a,16a,38a……多結晶シリコン層、15b,16b,38b……低
抵抗拡散防止膜、15c,16c,38c……高融点金属シリサイ
ド層。
例を示し、第２図Ｉ−Ｉ線に沿う要部断面図、 第２図は本発明の第１の実施例を示す半導体集積回路装
置の要部平面図、 第３図は本発明に係る半導体集積回路装置の第２の実施
例を示し、第４図III−III線に沿う要部断面図、 第４図は本発明の第２の実施例を示す半導体集積回路装
置の要部平面図、 第５図は従来の半導体集積回路装置の要部断面図、 第６図は第５図の半導体集積回路装置の一部拡大図であ
る。 15a,16a,38a……多結晶シリコン層、15b,16b,38b……低
抵抗拡散防止膜、15c,16c,38c……高融点金属シリサイ
ド層。
フロントページの続き (72)発明者 平尾 充 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内 (72)発明者 深見 彰 茨城県日立市久慈町4026番地 株式会社 日立製作所日立研究所内
Claims (3)
- 【請求項１】Ｐ型多結晶シリコン層とＮ型多結晶シリコ
ン層とが同一層で構成され、この両多結晶シリコン層上
に高融点金属シリサイド層を形成した導電層を有する半
導体集積回路装置において、上記両多結晶シリコン層と
高融点金属シリサイド層との間に低抵抗拡散防止膜を介
在させたことを特徴とする半導体集積回路装置。 - 【請求項２】上記低抵抗拡散防止膜は多結晶シリコンよ
りも不純物の拡散のし難い材料によって構成されている
ことを特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】上記低抵抗拡散防止膜は窒化チタンから構
成されていることを特徴とする請求項１記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009735A JP2753301B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1009735A JP2753301B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02192161A JPH02192161A (ja) | 1990-07-27 |
| JP2753301B2 true JP2753301B2 (ja) | 1998-05-20 |
Family
ID=11728570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1009735A Expired - Lifetime JP2753301B2 (ja) | 1989-01-20 | 1989-01-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753301B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355010A (en) * | 1991-06-21 | 1994-10-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device with a dual type polycide layer comprising a uniformly p-type doped silicide |
| US5341014A (en) * | 1992-01-07 | 1994-08-23 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and a method of fabricating the same |
| US5652183A (en) * | 1994-01-18 | 1997-07-29 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating semiconductor device containing excessive silicon in metal silicide film |
| KR0161380B1 (ko) * | 1994-12-28 | 1998-12-01 | 김광호 | 반도체장치의 트랜지스터 및 그 제조방법 |
| JP2001358088A (ja) * | 2000-06-15 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置 |
-
1989
- 1989-01-20 JP JP1009735A patent/JP2753301B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02192161A (ja) | 1990-07-27 |
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Legal Events
| Date | Code | Title | Description |
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