JPH0410564A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル回路で構成された半導体集積回路装
置及びその製造方法に関し、特に、絶縁ゲート型電界効
果半導体集積回路装置及びその製造方法に関する。

［従来の技術］ ロジックＬＳＩ及びメモリＬＳＩ等のデインタル回路で
構成された半導体集積回路装置、特に、絶縁ゲート型電
界効果半導体集積回路装置は、現在、−殻内に５Ｖの単
一電源を使用するものが多い。これは、現在までに市販
されているこの種の半導体集積回路装置との相互接続を
行なう際に汎用性を維持することができるという利点が
あるからである。

ところで、上述した半導体集積回路装置は、高集積化及
び高速化のため、装置内に形成される素子の寸法の微細
化が急速に推進されている。この素子寸法の微細化に伴
って装置内部の電界強度が増大するため、従来、素子の
長期的信頼性を確保する方法として、Ｌ　Ｄ　Ｄ　（Ｌ
ｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｒａｉｎ　）構造が採用
されている。

第５図は従来のＬＤＤ構造を有する半導体集積回路装置
を示す断面図である。

この第５図に示すように、選択酸化法によりＰ型シリコ
ン基板１上にフィールド酸化１１に２を形成することに
よりＰ型シリコン基板１の表面が素子分離されている。

また、フィールド酸化膜２の直下域のＰ型シリコン基板
１にはＰ型の反転防止層（図示せず）が形成されている
。素子領域のＰ型シリコン基板１の表面にはゲート酸化
膜３が形成されている。このゲート酸化膜３上には多結
晶シリコン層からなるゲート電極４が選択的に形成され
ていて、Ｐ型シリコン基板１の表面にはＮ−型領域５，
８がゲート電極４に自己整合して形成されている。また
、ゲート電極４の側方にはスペーサとして酸化膜３５が
形成されていて、Ｐ型シリコン基板１の表面にはＮ１型
領域８，９が酸化膜３５に自己整合して形成されている
。そして、これらのＮ−型領域５，６及びＮ＋型領領域
８９がソース・ドレイン領域を構成している。

このように構成される半導体集積回路装置においては、
Ｎ−型領域５．θ内にもドレイン接合の空乏層が広がる
ため、装置内部に生じる電界が緩和されている。

［発明が解決しようとする課題］ しかしながら、上述した従来のＭＯＳ型半導体集積回路
装置においては、素子寸法の微細化に伴って、ゲート電
極（ゲート電極４）のゲート長がサブミクロン未満、又
はゲート絶縁膜（ゲート酸化膜３）の膜厚が１００Å以
下のレベルになると、従来から使用されている電源電圧
によってｉｔ内部に生じる電界により、上述のＬＤＤ構
造を使用しても、素子の信頼性を確保することが困難で
あるという問題点がある。特に、ゲート絶縁膜にかかる
電界がゲート絶縁膜自体の長期絶縁破壊耐圧の限界に達
する虞がある。

本発明はかかる問題点に鑑みてなされたものであって、
内部回路を微細化することができる。共に、従来から使
用されている電源電圧を使用しても、素子の信頼性を高
めることができる半導体集積回路装置及びその製造方法
を提供することを目的とする。

［課題を解決するための手段］ 本発明に係る半導体集積回路装置は、入出力回路用のＭ
ＯＳトランジスタ及び内部回路用のＭＯＳトランジスタ
を有する半導体集積回路装置において、半導体基板の表
面の第１導電型領域上にゲート絶縁膜を介して形成され
たゲート電極と、このゲート電極に自己整合して前記第
１導電型領域の表面に選択的に形成された第２導電型の
ソース・ドレイン領域とを有し、入出力回路用のＭＯＳ
トランジスタのゲート絶縁膜は内部回路用のＭＯＳトラ
ンジスタのゲート絶縁膜に比して厚く形成されていると
共に、前記入出力回路用のＭＯＳトランジスタのソース
拳ドレイン領域は前記ゲート電極に近接する第１の不純
物拡散領域及びこの第１の不純物拡散領域に連接し前記
第１の不純物拡散領域よりも高濃度の第２の不純物拡散
領域からなることを特徴とする。

また、本発明に係る半導体集積回路装置の製造方法は、
半導体基板の表面の第１導電型の第１及び第２の素子形
成予定領域に夫々入出力回路用及び内部回路用のＭＯＳ
トランジスタを形成する半導体集積回路装置の製造方法
において、前記第１及び前記第２の素子形成予定領域上
に第１のゲート絶縁膜を形成する工程と、全面に第１の
導電膜を被着する工程と、前記第２の素子形成予定領域
上の前記第１の導電膜及び前記第１のゲート絶縁膜を選
択的に除去する工程と、前記第２の素子形成予定領域上
に前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁
膜を形成する工程と、前記第２のゲート絶縁膜よ及び前
記第１の導電膜上に第２の導電膜を被着する工程と、こ
の第２の導電膜を選択的に除去することにより前記第２
のゲート絶縁膜上及び前記第１の導電膜上に夫々第１の
ゲート電極をパターン形成する工程と、前記第１及び前
記第２の素子形成予定領域の表面に前記第１のゲート電
極に自己整合的に第２導電型の第１の不純物拡散領域を
形成する工程と、前記第１のゲート電極の側方に側壁を
形成する工程と、前記第１のゲート電極及び前記側壁を
マスクとして前記第１の導電膜を選択的に除去すること
により第２のゲート電極をパターン形成する工程と、前
記第１の不純物拡散領域よりも高濃度の第２導電型の第
２の不純物拡散領域を前記第１の不純物拡散領域の表面
に前記側壁に自己整合的に形成する工程とを膏すること
を特徴とする。

［作用コ 本発明においては、入出力回路用のＭＯＳトランジスタ
のゲート絶縁膜は内部回路用のＭＯＳトランジスタのゲ
ート絶縁膜に比して厚く形成されている。このため、前
記入出力回路用のＭＯＳトランジスタは前記内部回路用
のＭＯＳトランジスタに比して長期絶縁破壊耐圧が優れ
ている。また、前記入出力回路用のＭＯＳトランジスタ
はソース・ドレイン領域がゲート電極に近接する低濃度
の第１の不純物拡散領域及びこの第１の不純物拡散領域
に連接する高濃度の第２の不純物拡散領域により構成さ
れている。このため、前記第１の不純物拡散領域にもド
レイン接合の空乏層が広がるため、装置内部に生じる電
界が緩和されている。従って、入出力回路用のＭＯＳト
ランジスタは従来から一般的に使用されている電源電圧
（例えば、５Ｖ）を供給しても、素子が破壊されること
はなく、素子の信頼性を高めることができる。

一方１、内部回路用のＭＯＳトランジスタには、入出力
回路において前記電源電圧を低減した後の低い電圧が供
給される。しかしながら、前記内部回路用のＭＯＳトラ
ンジスタはゲート絶縁膜が入出力回路用のＭＯＳトラン
ジスタゲート絶縁膜に比して薄く形成されているため、
前記電源電圧を下げて使用しても、トランジスタの性能
を維持することができる。このように、トランジスタの
特性を維持しつつ、内部回路の電源電圧を下げることが
できるため、内部回路を微細化することが可能である。

また、この場合、論理振幅を小さくすることができるの
で、雑音及び消費電力を低減することもできる。

従って、本発明によれば、内部回路を微細化することが
できる共に、従来から使用されている電源電圧を使用し
ても、素子の信頼性を高めることができる。

なお、本発明においては、入出力回路用のＭＯＳトラン
ジスタは前記第１の不純物拡散領域とゲート電極とが自
己整合的にオーバーラツプした構造を有することが好ま
しい。この場合、前記第１の不純物拡散領域の寄生抵抗
を低減することができるため、半導体集積回路装置の駆
動能力をより一層高めることができる。

また、本発明方法においては、第１及び第２の素子形成
予定領域上に第１のゲート絶縁膜を形成し、全面に第１
の導電膜を被着し、更に前記第２の素子形成予定領域上
の前記第１の導電膜及び前記第１のゲート絶縁膜を選択
的に除去した後に、前記第２の素子形成予定領域上に前
記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を
形成する。このため、同一半導体基板上に異なる膜厚の
ゲート酸化膜を再現性良く形成することができる。

また、前記第２のゲート絶縁膜上及び前記第１の導電膜
上に第２の導電膜を被着した後に、この第２の導電膜を
選択的に除去することにより前記第２のゲート絶縁膜上
及び前記第１の導電膜上に夫々第１のゲート電極をパタ
ーン形成する。そして、前記第１及び前記第２の素子形
成予定領域の表面に前記第１のゲート電極に自己整合的
に低濃度の第２導電型の第１の不純物拡散領域を形成す
る。

更に、前記第１のゲート電極の側方に側壁を形成した後
に、前記第１のゲート電極及び前記側壁をマスクとして
前記第１の導電膜を選択的に除去することにより第２の
ゲート電極をパターン形成する。その後、前記第１の不
純物拡散領域の表面に前記側壁に自己整合的に高濃度の
第２導電型の第２の不純物拡散領域を形成する。このた
め。前記第２のゲート電極と前記第１の不純物拡散領域
とを自己整合的に容易にオーバーラツプさせることがで
きる。なお、この場合、入出力回路用のＭＯＳトランジ
スタのゲート電極は前記第１及び前記第２のゲート電極
により構成され、内部回路用のＭＯＳトランジスタのゲ
ート電極は前記第１のゲート電極により構成される。

従って、本発明方法によれば、前述の如く優れた半導体
集積回路装置を容易に且つ再現性良く製造することがで
きる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る半導体集積回路装
置を示す断面図である。

第１図に示すように、選択酸化法によりＰ型シリコン基
板１上にフィールド酸化膜２を形成することにより、Ｐ
型シリコン基板ｌの表面が入出力回路用及び内部回路用
のＭＯＳトランジスタ形成予定領域に素子分離されてい
る。入出力回路用及び内部回路用のＭＯＳトランジスタ
形成予定領域のＰ型シリコン基板１上には夫々ゲート酸
化膜３１．３２が形成されている。このゲート酸化膜３
１はゲート酸化膜３２に比して厚く形成されている。

ゲート酸化膜３１上には、ゲート酸化膜３工上に選択的
に形成された多結晶シリコン層４１と多結晶シリコン層
４１上に選択的に形成された多結晶シリコン層４２と多
結晶シリコン層４２の側壁に形成された多結晶シリコン
層４３とからなるゲート電極が設けられている。

一方、ゲート酸化膜３２上には、ゲート酸化膜３１上に
選択的に形成された多結晶シリコン層４２と多結晶シリ
コン層４２の側壁に形成された多結晶シリコン層４３と
からなるゲート電極が設けられている。

そして、Ｐ型シリコン基板１の表面には、Ｎ−型領域５
，６が多結晶シリコン層４２に自己整合的に、またＮ＋
型領領域８９が多結晶シリコン層４３に自己整合的に選
択的に形成されている。このＮ−型領域５，６及びＮ゛
型領領域８９は入出力回路用及び内部回路用のＭｏＳト
ランジスタ形成予定領域のソース・ドレイン領域になる
。また、基板の全面にはＰＳＧ膜１１が被着されている
。

このように構成される半導体集積回路装置においては、
入出力回路用のＭＯＳトランジスタのゲート酸化膜３１
は内部回路用のＭＯＳトランジスタのゲート酸化膜３２
に比して厚く形成されていて、ゲート酸化膜３２に比し
て長期絶縁破壊耐圧が優れている。また、入出力回路用
のＭＯＳトランジスタはソース・ドレイン領域がＮ−型
領域５゜６及びＮ＋型領領域８９により構成されている
から、Ｎ−型領域５，６内にもドレイン接合の空乏層が
広がるため、装置内部に生じる電界が緩和されている。

このため、入出力回路用のＭＯＳトランジスタは従来か
ら一般的に使用されている電源電圧を供給しても素子の
信頼性を高めることができる。

一方、内部回路用のＭＯＳトランジスタには入力回路に
おいて前記電源電圧を低減した後の低電圧が供給される
。しかしながら、内部回路用ＭＯＳトランジスタはゲー
ト酸化膜３２がゲート酸化Ｍ３１に比して薄く形成され
ているため、電源電圧を下げて使用しても、トランジス
タの性能を維持することができる。このようにして内部
回路の電源電圧を下げることができるため、内部回路を
微細化することが可能である。また、この場合、論理振
幅を小さくすることができるので、雑音及び消費電力を
低減することができる。

なお、本実施例においては、入出力回路用のＭＯＳトラ
ンジスタにおいて、ゲート電極（多結晶シリコン層４１
乃至４３）とＮ−型領域５．６とを自己整合的にオーバ
ーラツプさせている。このため、Ｎ−型領域５，６の寄
生抵抗を低減することができ、半導体集積回路装置の駆
動能力をより一層高めることができる。

次に、上述した第１の実施例に係る半導体集積回路装置
の製造方法について、第２図（ａ）乃至（ｇ）を参照し
て説明する。

先ず、第２図（ａ）に示すように、選択酸化によりＰ型
シリコン基板１上に膜厚が例えば約３０００乃至１００
００人のフィールド酸化膜２を選択的に形成することに
より、Ｐ型シリコン基板１の表面を入出力回路用及び内
部回路用のＭＯＳトランジスタ形成予定領域に素子分離
する。次に、入出力回路用及び内部回路用のＭＯＳトラ
ンジスタ形成予定領域のＰ型シリコン基板１上に膜厚が
例えば約１５０乃至３００人のゲート酸化膜３１を形成
した後、全面に厚さが５００乃至１５００人の多結晶シ
リコン層４１を被着する。次に、入出力回路用のＭＯＳ
トランジスタ形成予定領域の多結晶シリコン層４１上に
フォトレジスト膜１０ａをパターン形成し、このフォト
レジスト膜１０ａをマスクとして内部回路用のＭＯＳト
ランジスタ形成予定領域の多結晶シリコン層４１を除去
する。

次に、第２図（ｂ）に示すように、露出したゲート酸化
膜３１をウェットエツチングにより除去した後に、内部
回路用のＭＯＳトランジスタ形成予定領域のＰ型シリコ
ン基板１上に膜厚が例えば約８０乃至１５０人のゲート
酸化膜３２を形成する。

また、このとき、多結晶シリコン層４１上にも酸化膜３
３が形成される。

次に、第２図（Ｃ）に示すように、ゲート酸化膜３２上
にフォトレジスト膜１０ｂをパターン形成し、このフォ
トレジスト膜１０ｂをマスクとして酸化膜３３をウェッ
トエツチングにより除去する。

次に、第２図（ｄ）に示すように、フォトレジスト膜１
０ｂを除去した後に、全面に厚さが例えば約１５００乃
至６０００人であってリンがドープされた多結晶シリコ
ン層４２を被着する。次いで、ＣＶＤ法により多結晶シ
リコン層４２上に膜厚が例えば約５００乃至２０００人
の酸化膜３４を堆積させる。

次に、フォトリングラフィ技術により酸化膜３４上のゲ
ート電極形成予定領域にフォトレジスト膜１０ｃをパタ
ーン形成する。

次に、第２図（ｅ）に示すように、フォトレジスト膜１
０ｃをマスクとして異方性エツチングにより、酸化膜３
４及び多結晶シリコン層４２を選択的に除去する。この
場合、リンドープ多結晶シリコン層４２とノンドープ多
結晶シリコン層４１との間のエツチングレートが大きく
異なるエツチング条件を設定することにより、多結晶ン
リコン層４１が残存するようにして選択的にエツチング
を行なう。次に、多結晶シリコン層４２及びフィールド
酸化膜２をマスクとして、例えば、注入エネルギーが３
０乃至１５０　ｋ　ｅＶ１注入量が１０１２乃至１０１
１０１３ａの条件にてリン等をイオン注入することによ
り、Ｐ型半導体基板１の表面に多結晶シリコン層４２に
自己整合的にＮ−型領域５，６を形成する。

次に、第２図（ｆ）に示すように、ＣＶＤ法により基板
の全面に多結晶シリコン層４３を堆積させる。

次に、第２図（ｇ）に示すように、異方性エツチングに
より多結晶シリコン層４３及び４１を選択的に除去する
ことにより、多結晶シリコン層４２の側壁部にのみサイ
ドウオールとして多結晶シリコン層４３を残留させると
共に、多結晶シリコン層４２．４３の直下域の多結晶シ
リコン層４１を残留させる。次に、多結晶シリコン層４
２，４３及びフィールド酸化膜２をマスクとして、例え
ば、注入エネルギーが５０乃至＋００　ｋ　ｅＶ１注大
量がｌ０１５乃至１０′６ａｍ−２の条件にてヒ素等を
イオン注入することにより、Ｐ型半導体基板１の表面に
多結晶シリコン層４３に自己整合的にＮ＋型領領域８９
を形成する。

本実施例方法によれば、同一半導体基板上に異なる膜厚
のゲート酸化膜３１．３２を再現性良く形成することが
できると共に、ゲート電極（多結晶シリコン層４１乃至
４３）と低濃度不純物拡散領域（Ｎ−型領域５，６）と
を自己整合的に簡便にオーバーラツプさせることができ
る。従って、前述の如く優れた半導体集積回路装置を容
易に製造することができる。

第３図は本発明に第２の実施例に係る半導体集積回路装
置を示す断面図である。本発明はゲート電極がポリサイ
ド構造を有する実施例であるので、第１図と同一物には
同一符号を付してその部分の詳細な説明は省略する。

この第３図に示すように、多結晶シリコン層４２上には
シリサイド層７が形成されていて、多結晶シリコン層４
２及びシリサイド層７の側方には酸化膜３５からなるサ
イドウオールが形成されている。また、第１の実施例と
同様にして、全面にＰＳＧ膜（図示せず）等の絶縁膜が
被着されていても良い。

このように構成される半導体集積回路装置においては、
入出力回路用ＭＯ８トランジスタはゲート電極が多結晶
シリコン層４１．４２及びシリサイド層７からなるポリ
サイド構造をなしている。

一方、内部回路用ＭＯ８トランジスタはゲート電極が多
結晶シリコン層４２及びシリサイド層７からなるポリサ
イド構造をなしている。このため、ゲート電極に接続さ
れる配線の抵抗を低減することができ、装置の高速化に
極めて有効である。また、ゲート電極のサイドウオール
か酸化膜３５により形成されている。このため、内部回
路用のＭＯＳトランジスタは、ゲート電極（多結晶シリ
コン層４２及びシリサイド層７）とＮ−型領域５゜６と
がオーバーラツプしていないので、この部分における寄
生容量が小さいという利点がある。

次に、上述した第２の実施例に係る半導体集積回路装置
の製造方法について、第４図（ａ）乃至（ｈ）を参照し
て説明する。第４図（ａ）乃至（ｈ）において第２図（
ａ）乃至（ｇ）及び第３図と同一物には同一符号を付し
てその部分の詳細な説明は省略する。

先ず、第４図（ａ）に示すように、Ｐ型シリコン基板１
上にフィールド酸化膜２を選択的に形成することにより
、Ｐ型シリコン基板１の表面を入出力回路用及び内部回
路用のＭＯＳトランジスタ形成予定領域に素子分離する
。次に、入出力回路用及び内部回路用のＭＯＳトランジ
スタ形成予定領域のＰ型シリコン基板１上にゲート酸化
膜３１を形成した後、全面にノンドープ多結晶シリコン
層４１を被着する。次に、フォトレジスト膜１０ａをマ
スクとして内部回路用のＭＯＳトランジスタ形成予定領
域の多結晶ンリコン層４１を除去する。

次に、第４図（ｂ）に示すように、露出したゲート酸化
膜３１を除去した後に、内部回路用のＭＯＳトランジス
タ形成予定領域のＰ型シリコン基板１上にゲート酸化膜
３２を形成する。また、このとき、多結晶シリコン層４
１上にも酸化膜３３が形成される。

次に、第４図（ｃ）に示すように、酸化膜３３を選択的
に除去した後に、全面にリンドープされた多結晶シリコ
ン層４２、及び、例えば、タングステン又はモリブデン
等からなるシリサイド層７を順次被着する。次いで、シ
リサイド層７上のゲート電極形成予定領域にフォトレジ
スト膜１０ｃをパターン形成する。

次に、第４図（ｄ）に示すように、フォトレジスト膜１
０ｃをマスクとして異方性エツチングによりシリサイド
層７及び多結晶シリコン層４２をパターニングする。こ
の場合、第１の実施例と同様にして、多結晶シリコン層
４１が残存するようにする。次に、シリサイド層７及び
フィールド酸化膜２をマスクとしてリン等をイオン注入
することにより、Ｐ型半導体基板１の表面に多結晶シリ
コン層４２に自己整合的にＮ−型領域５，６を形成する
。

次に、第４図（ｅ）に示すように、ＣＶＤ法により基板
の全面に膜厚が例えば約１０００乃至３０００人の酸化
膜３５を堆積させる。

次に、第４図（ｆ）に示すように、異方性エツチングに
より酸化Ｉ！−３５を選択的に除去することにより、多
結晶シリコン層４２及びシリサイド層７の側壁部のみに
スペーサとして酸化膜３５を残留させる。

次に、第４図（ｇ）に示すように、内部回路用のＭＯＳ
トランジスタ形成予定領域を被覆するフォトレジスト膜
１０ｄ１多結晶シリコン層４１上のシリサイド層７及び
酸化膜３５をマスクとして、多結晶シリコン層４１を選
択的に除去することにより、この多結晶シリコン層４１
をパターニングする。

次に、第５図（ｈ）に示すように、フォトレジスト膜１
０ｄを除去した後に、シリサイド層７、酸化膜３５及び
フィールド酸化膜２をマスクとしてヒ素等をイオン注入
することにより、Ｐ型半導体基板１の表面に酸化膜３５
に自己整合的にＮ＋型領領域８９を形成する。

このようにして、第２の実施例に係る半導体集積回路装
置を容易に且つ再現性良く製造することができる。

［発明の効果コ 以上説明したように本発明によれば、入出力回路用のＭ
ＯＳトランジスタのゲート酸化膜は内部回路用のＭＯＳ
トランジスタのゲート酸化膜に比して厚く形成されてい
ると共に、前記入出力回路用のＭＯＳトランジスタはン
ースードレイン領域がゲート電極に近接する第１の不純
物拡散領域及びこの第１の不純物拡散領域に連接し前記
第１の不純物拡散領域よりも高濃度の第２の不純物拡散
領域により構成されているから、前記入出力回路用のＭ
ＯＳトランジスタは内部回路用のＭＯＳトランジスタに
比して長期絶縁破壊耐圧が優れていると共に、装置内部
に生じる電界が緩和されている。また、内部回路用のト
ランジスタは、トランジスタの特性を維持しつつ、微細
化することが可能である。従って、本発明によれば、内
部回路を微細化することができる共に、従来から使用さ
れている電源電圧を使用しても、素子の信頼性を高める
ことができる。

また、本発明方法によれば、上述の如く優れた半導体集
積回路装置を容易に且つ再現性良く製造することができ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体集積回路装
置を示す断面図、第２図（ａ）乃至（ｇ）はその製造方
法を工程順に示す断面図、第３図は本発明の第２の実施
例に係る半導体集積回路装置を示す断面図、第４図（ａ
）乃至（ｈ）はその製造方法を工程順に示す断面図、第
５図は従来の半導体集積回路装置を示す断面図である。 １；Ｐ型半導体基板、２；フィールド酸化膜、３．３１
，３２；ゲート酸化膜、４；ゲート電極、５．６；Ｎ−
型領域、７；シリサイド層、８，９；Ｎ＋型領領域１０
　ａ、　　１０　ｂ、　　１０　ｃ、　　１０　ｄ；フ
ォトレジスト膜、１１；ＰＳＧ膜、３３，３４．３５；
酸化膜、４１．４２．４３；多結晶シリコン層

Claims (3)

【特許請求の範囲】
1. （１）入出力回路用のＭＯＳトランジスタ及び内部回路
   用のＭＯＳトランジスタを有する半導体集積回路装置に
   おいて、半導体基板の表面の第１導電型領域上にゲート
   絶縁膜を介して形成されたゲート電極と、このゲート電
   極に自己整合して前記第１導電型領域の表面に選択的に
   形成された第２導電型のソース・ドレイン領域とを有し
   、入出力回路用のＭＯＳトランジスタのゲート絶縁膜は
   内部回路用のＭＯＳトランジスタのゲート絶縁膜に比し
   て厚く形成されていると共に、前記入出力回路用のＭＯ
   Ｓトランジスタのソース・ドレイン領域は前記ゲート電
   極に近接する第１の不純物拡散領域及びこの第１の不純
   物拡散領域に連接し前記第１の不純物拡散領域よりも高
   濃度の第２の不純物拡散領域からなることを特徴とする
   半導体集積回路装置。
2. （２）前記入出力回路用のＭＯＳトランジスタは前記第
   １の不純物拡散領域と前記ゲート電極とが自己整合的に
   オーバーラップした構造を有することを特徴とする請求
   項１に記載の半導体集積回路装置。
3. （３）半導体基板の表面の第１導電型の第１及び第２の
   素子形成予定領域に夫々入出力回路用及び内部回路用の
   ＭＯＳトランジスタを形成する半導体集積回路装置の製
   造方法において、前記第１及び前記第２の素子形成予定
   領域上に第１のゲート絶縁膜を形成する工程と、全面に
   第１の導電膜を被着する工程と、前記第２の素子形成予
   定領域上の前記第１の導電膜及び前記第１のゲート絶縁
   膜を選択的に除去する工程と、前記第２の素子形成予定
   領域上に前記第１のゲート絶縁膜よりも薄い第２のゲー
   ト絶縁膜を形成する工程と、前記第２のゲート絶縁膜上
   及び前記第１の導電膜上に第２の導電膜を被着する工程
   と、この第２の導電膜を選択的に除去することにより前
   記第２のゲート絶縁膜上及び前記第１の導電膜上に夫々
   第１のゲート電極をパターン形成する工程と、前記第１
   及び前記第２の素子形成予定領域の表面に前記第１のゲ
   ート電極に自己整合的に第２導電型の第１の不純物拡散
   領域を形成する工程と、前記第１のゲート電極の側方に
   側壁を形成する工程と、前記第１のゲート電極及び前記
   側壁をマスクとして前記第１の導電膜を選択的に除去す
   ることにより第２のゲート電極をパターン形成する工程
   と、前記第１の不純物拡散領域よりも高濃度の第２導電
   型の第２の不純物拡散領域を前記第１の不純物拡散領域
   の表面に前記側壁に自己整合的に形成する工程とを有す
   ることを特徴とする半導体集積回路装置の製造方法。