JP2973464B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JP2973464B2 JP2973464B2 JP2111954A JP11195490A JP2973464B2 JP 2973464 B2 JP2973464 B2 JP 2973464B2 JP 2111954 A JP2111954 A JP 2111954A JP 11195490 A JP11195490 A JP 11195490A JP 2973464 B2 JP2973464 B2 JP 2973464B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル回路で構成された半導体集積回路
装置の製造方法に関し、特に、絶縁ゲート型電界効果半
導体集積回路装置の製造方法に関する。
装置の製造方法に関し、特に、絶縁ゲート型電界効果半
導体集積回路装置の製造方法に関する。
［従来の技術］ ロジックLSI及びメモリLSI等のディジタル回路で構成
された半導体集積回路装置、特に、絶縁ゲート型電界効
果半導体集積回路装置は、現在、一般的に5Vの単一電源
を使用するものが多い。これは、現在までに市販されて
いるこの種の半導体集積回路装置との相互接続を行なう
際に汎用性を維持することができるという利点があるか
らである。
された半導体集積回路装置、特に、絶縁ゲート型電界効
果半導体集積回路装置は、現在、一般的に5Vの単一電源
を使用するものが多い。これは、現在までに市販されて
いるこの種の半導体集積回路装置との相互接続を行なう
際に汎用性を維持することができるという利点があるか
らである。
ところで、上述した半導体集積回路装置は、高集積化
及び高速化のため、装置内に形成される素子の寸法の微
細化が急速に推進されている。この素子寸法の微細化に
伴って装置内部の電界強度が増大するため、従来、素子
の長期的信頼性を確保する方法として、LDD（Lightly D
oped Drain）構造が採用されている。
及び高速化のため、装置内に形成される素子の寸法の微
細化が急速に推進されている。この素子寸法の微細化に
伴って装置内部の電界強度が増大するため、従来、素子
の長期的信頼性を確保する方法として、LDD（Lightly D
oped Drain）構造が採用されている。
第５図は従来のLDD構造を有する半導体集積回路装置
を示す断面図である。
を示す断面図である。
この第５図に示すように、選択酸化法によりＰ型シリ
コン基板１上にフィールド酸化膜２を形成することによ
りＰ型シリコン基板１の表面が素子分離されている。ま
た、フィールド酸化膜２の直下域のＰ型シリコン基板１
にはＰ型の反転防止層（図示せず）が形成されている。
素子領域のＰ型シリコン基板１の表面にはゲート酸化膜
３が形成されている。このゲート酸化膜３上には多結晶
シリコン層からなるゲート電極４が選択的に形成されて
いて、Ｐ型シリコン基板１の表面にはN-型領域5,6がゲ
ート電極４に自己整合して形成されている。また、ゲー
ト電極４の側方にはスペーサとして酸化膜35が形成され
ていて、Ｐ型シリコン基板１の表面にはN+型領域8,9が
酸化膜35に自己整合して形成されている。そして、これ
らのN-型領域5,6及びN+型領域8,9がソース・ドレイン領
域を構成している。
コン基板１上にフィールド酸化膜２を形成することによ
りＰ型シリコン基板１の表面が素子分離されている。ま
た、フィールド酸化膜２の直下域のＰ型シリコン基板１
にはＰ型の反転防止層（図示せず）が形成されている。
素子領域のＰ型シリコン基板１の表面にはゲート酸化膜
３が形成されている。このゲート酸化膜３上には多結晶
シリコン層からなるゲート電極４が選択的に形成されて
いて、Ｐ型シリコン基板１の表面にはN-型領域5,6がゲ
ート電極４に自己整合して形成されている。また、ゲー
ト電極４の側方にはスペーサとして酸化膜35が形成され
ていて、Ｐ型シリコン基板１の表面にはN+型領域8,9が
酸化膜35に自己整合して形成されている。そして、これ
らのN-型領域5,6及びN+型領域8,9がソース・ドレイン領
域を構成している。
このように構成される半導体集積回路装置において
は、N-型領域5,6内にもドレイン接合の空乏層が広がる
ため、装置内部に生じる電界が緩和されている。
は、N-型領域5,6内にもドレイン接合の空乏層が広がる
ため、装置内部に生じる電界が緩和されている。
［発明が解決しようとする課題］ しかしながら、上述した従来のMOS型半導体集積回路
装置においては、素子寸法の微細化に伴って、ゲート電
極（ゲート電極４）のゲート長がサブミクロン未満、又
はゲート絶縁膜（ゲート酸化膜３）の膜厚が100Å以下
のレベルになると、従来から使用されている電源電圧に
よって装置内部に生じる電界により、上述のLDD構造を
使用しても、素子の信頼性を確保することが困難である
という問題点がある。特に、ゲート絶縁膜にかかる電界
がゲート絶縁膜自体の長期絶縁破壊耐圧の限界に達する
虞がある。
装置においては、素子寸法の微細化に伴って、ゲート電
極（ゲート電極４）のゲート長がサブミクロン未満、又
はゲート絶縁膜（ゲート酸化膜３）の膜厚が100Å以下
のレベルになると、従来から使用されている電源電圧に
よって装置内部に生じる電界により、上述のLDD構造を
使用しても、素子の信頼性を確保することが困難である
という問題点がある。特に、ゲート絶縁膜にかかる電界
がゲート絶縁膜自体の長期絶縁破壊耐圧の限界に達する
虞がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、内部回路を微細化することができる共に、従来から
使用されている電源電圧を使用しても、素子の信頼性を
高めることができる半導体集積回路装置の製造方法を提
供することを目的とする。
て、内部回路を微細化することができる共に、従来から
使用されている電源電圧を使用しても、素子の信頼性を
高めることができる半導体集積回路装置の製造方法を提
供することを目的とする。
［課題を解決するための手段］ 本発明に係る半導体集積回路装置の製造方法は、半導
体基板の表面の第１導電型の第１及び第２の素子形成予
定領域に夫々入出力回路用及び内部回路用のMOSトラン
ジスタを形成する半導体集積回路装置の製造方法におい
て、前記第１及び前記第２の素子形成予定領域上に第１
のゲート絶縁膜を形成する工程と、全面に第１の導電膜
を被着する工程と、前記第２の素子形成予定領域上の前
記第１の導電膜及び前記第１のゲート絶縁膜を選択的に
除去する工程と、前記第２の素子形成予定領域上に前記
第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形
成する工程と、前記第２のゲート絶縁膜上及び前記第１
の導電膜上に第２の導電膜を被着する工程と、この第２
の導電膜を選択的に除去することにより前記第２のゲー
ト絶縁膜上及び前記第１の導電膜上に夫々第１のゲート
電極をパターン形成する工程と、前記第１及び前記第２
の素子形成予定領域の表面に前記第１のゲート電極に自
己整合的に第２導電型の第１の不純物拡散領域を形成す
る工程と、前記第１のゲート電極の側方に側壁を形成す
る工程と、前記第１のゲート電極及び前記側壁をマスク
として前記第１の導電膜を選択的に除去することにより
第２のゲート電極をパターン形成する工程と、前記第１
の不純物拡散領域よりも高濃度の第２導電型の第２の不
純物拡散領域を前記第１の不純物拡散領域の表面に前記
側壁に自己整合的に形成する工程とを有することを特徴
とする。
体基板の表面の第１導電型の第１及び第２の素子形成予
定領域に夫々入出力回路用及び内部回路用のMOSトラン
ジスタを形成する半導体集積回路装置の製造方法におい
て、前記第１及び前記第２の素子形成予定領域上に第１
のゲート絶縁膜を形成する工程と、全面に第１の導電膜
を被着する工程と、前記第２の素子形成予定領域上の前
記第１の導電膜及び前記第１のゲート絶縁膜を選択的に
除去する工程と、前記第２の素子形成予定領域上に前記
第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜を形
成する工程と、前記第２のゲート絶縁膜上及び前記第１
の導電膜上に第２の導電膜を被着する工程と、この第２
の導電膜を選択的に除去することにより前記第２のゲー
ト絶縁膜上及び前記第１の導電膜上に夫々第１のゲート
電極をパターン形成する工程と、前記第１及び前記第２
の素子形成予定領域の表面に前記第１のゲート電極に自
己整合的に第２導電型の第１の不純物拡散領域を形成す
る工程と、前記第１のゲート電極の側方に側壁を形成す
る工程と、前記第１のゲート電極及び前記側壁をマスク
として前記第１の導電膜を選択的に除去することにより
第２のゲート電極をパターン形成する工程と、前記第１
の不純物拡散領域よりも高濃度の第２導電型の第２の不
純物拡散領域を前記第１の不純物拡散領域の表面に前記
側壁に自己整合的に形成する工程とを有することを特徴
とする。
［作用］ 本発明においては、入出力回路用のMOSトランジスタ
のゲート絶縁膜は内部回路用のMOSトランジスタのゲー
ト絶縁膜に比して厚く形成されている。このため、前記
入出力回路用のMOSトランジスタは前記内部回路用のMOS
トランジスタに比して長期絶縁破壊耐圧が優れている。
また、前記入出力回路用のMOSトランジスタはソース・
ドレイン領域がゲート電極に近接する低濃度の第１の不
純物拡散領域及びこの第１の不純物拡散領域に連接する
高濃度の第２の不純物拡散領域により構成されている。
このため、前記第１の不純物拡散領域にもドレイン接合
の空乏層が広がるため、装置内部に生じる電界が緩和さ
れている。従って、入出力回路用のMOSトランジスタは
従来から一般的に使用されている電源電圧（例えば、5
V）を供給しても、素子が破壊されることはなく、素子
の信頼性を高めることができる。
のゲート絶縁膜は内部回路用のMOSトランジスタのゲー
ト絶縁膜に比して厚く形成されている。このため、前記
入出力回路用のMOSトランジスタは前記内部回路用のMOS
トランジスタに比して長期絶縁破壊耐圧が優れている。
また、前記入出力回路用のMOSトランジスタはソース・
ドレイン領域がゲート電極に近接する低濃度の第１の不
純物拡散領域及びこの第１の不純物拡散領域に連接する
高濃度の第２の不純物拡散領域により構成されている。
このため、前記第１の不純物拡散領域にもドレイン接合
の空乏層が広がるため、装置内部に生じる電界が緩和さ
れている。従って、入出力回路用のMOSトランジスタは
従来から一般的に使用されている電源電圧（例えば、5
V）を供給しても、素子が破壊されることはなく、素子
の信頼性を高めることができる。
一方、内部回路用のMOSトランジスタには、入出力回
路において前記電源電圧を低減した後の低い電圧が供給
される。しかしながら、前記内部回路用のMOSトランジ
スタはゲート絶縁膜が入出力回路用のMOSトランジスタ
ゲート絶縁膜に比して薄く形成されているため、前記電
源電圧を下げて使用しても、トランジスタの性能を維持
することができる。このように、トランジスタの特性を
維持しつつ、内部回路の電源電圧を下げることができる
ため、内部回路を微細化することが可能である。また、
この場合、論理振幅を小さくすることができるので、雑
音及び消費電力を低減することもできる。
路において前記電源電圧を低減した後の低い電圧が供給
される。しかしながら、前記内部回路用のMOSトランジ
スタはゲート絶縁膜が入出力回路用のMOSトランジスタ
ゲート絶縁膜に比して薄く形成されているため、前記電
源電圧を下げて使用しても、トランジスタの性能を維持
することができる。このように、トランジスタの特性を
維持しつつ、内部回路の電源電圧を下げることができる
ため、内部回路を微細化することが可能である。また、
この場合、論理振幅を小さくすることができるので、雑
音及び消費電力を低減することもできる。
従って、本発明によれば、内部回路を微細化すること
ができる共に、従来から使用されている電源電圧を使用
しても、素子の信頼性を高めることができる。
ができる共に、従来から使用されている電源電圧を使用
しても、素子の信頼性を高めることができる。
なお、本発明においては、入出力回路用のMOSトラン
ジスタは前記第１の不純物拡散領域とゲート電極とが自
己整合的にオーバーラップした構造を有することが好ま
しい。この場合、前記第１の不純物拡散領域の寄生抵抗
を低減することができるため、半導体集積回路装置の駆
動能力をより一層高めることができる。
ジスタは前記第１の不純物拡散領域とゲート電極とが自
己整合的にオーバーラップした構造を有することが好ま
しい。この場合、前記第１の不純物拡散領域の寄生抵抗
を低減することができるため、半導体集積回路装置の駆
動能力をより一層高めることができる。
また、本発明方法においては、第１及び第２の素子形
成予定領域上に第１のゲート絶縁膜を形成し、全面に第
１の導電膜を被着し、更に前記第２の素子形成予定領域
上の前記第１の導電膜及び前記第１のゲート絶縁膜を選
択的に除去した後に、前記第２の素子形成予定領域上に
前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜
を形成する。このため、同一半導体基板上に異なる膜厚
のゲート酸化膜を再現性良く形成することができる。ま
た、前記第２のゲート絶縁膜上及び前記第１の導電膜上
に第２の導電膜を被着した後に、この第２の導電膜を選
択的に除去することにより前記第２のゲート絶縁膜上及
び前記第１の導電膜上に夫々第１のゲート電極をパター
ン形成する。そして、前記第１及び前記第２の素子形成
予定領域の表面に前記第１のゲート電極に自己整合的に
低濃度の第２導電型の第１の不純物拡散領域を形成す
る。更に、前記第１のゲート電極の側方に側壁を形成し
た後に、前記第１のゲート電極及び前記側壁をマスクと
して前記第１の導電膜を選択的に除去することにより第
２のゲート電極をパターン形成する。その後、前記第１
の不純物拡散領域の表面に前記側壁に自己整合的に高濃
度の第２導電型の第２の不純物拡散領域を形成する。こ
のため。前記第２のゲート電極と前記第１の不純物拡散
領域とを自己整合的に容易にオーバーラップさせること
ができる。なお、この場合、入出力回路用のMOSトラン
ジスタのゲート電極は前記第１及び前記第２のゲート電
極により構成され、内部回路用のMOSトランジスタのゲ
ート電極は前記第１のゲート電極により構成される。
成予定領域上に第１のゲート絶縁膜を形成し、全面に第
１の導電膜を被着し、更に前記第２の素子形成予定領域
上の前記第１の導電膜及び前記第１のゲート絶縁膜を選
択的に除去した後に、前記第２の素子形成予定領域上に
前記第１のゲート絶縁膜よりも薄い第２のゲート絶縁膜
を形成する。このため、同一半導体基板上に異なる膜厚
のゲート酸化膜を再現性良く形成することができる。ま
た、前記第２のゲート絶縁膜上及び前記第１の導電膜上
に第２の導電膜を被着した後に、この第２の導電膜を選
択的に除去することにより前記第２のゲート絶縁膜上及
び前記第１の導電膜上に夫々第１のゲート電極をパター
ン形成する。そして、前記第１及び前記第２の素子形成
予定領域の表面に前記第１のゲート電極に自己整合的に
低濃度の第２導電型の第１の不純物拡散領域を形成す
る。更に、前記第１のゲート電極の側方に側壁を形成し
た後に、前記第１のゲート電極及び前記側壁をマスクと
して前記第１の導電膜を選択的に除去することにより第
２のゲート電極をパターン形成する。その後、前記第１
の不純物拡散領域の表面に前記側壁に自己整合的に高濃
度の第２導電型の第２の不純物拡散領域を形成する。こ
のため。前記第２のゲート電極と前記第１の不純物拡散
領域とを自己整合的に容易にオーバーラップさせること
ができる。なお、この場合、入出力回路用のMOSトラン
ジスタのゲート電極は前記第１及び前記第２のゲート電
極により構成され、内部回路用のMOSトランジスタのゲ
ート電極は前記第１のゲート電極により構成される。
従って、本発明方法によれば、前述の如く優れた半導
体集積回路装置を容易に且つ再現性良く製造することが
できる。
体集積回路装置を容易に且つ再現性良く製造することが
できる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図は本発明の第１の実施例に係る半導体集積回路
装置を示す断面図である。
装置を示す断面図である。
第１図に示すように、選択酸化法によりＰ型シリコン
基板１上にフィールド酸化膜２を形成することにより、
Ｐ型シリコン基板１の表面が入出力回路用及び内部回路
用のMOSトランジスタ形成予定領域に素子分離されてい
る。入出力回路用及び内部回路用のMOSトランジスタ形
成予定領域のＰ型シリコン基板１上には夫々ゲート酸化
膜31,32が形成されている。このゲート酸化膜31はゲー
ト酸化膜32に比して厚く形成されている。
基板１上にフィールド酸化膜２を形成することにより、
Ｐ型シリコン基板１の表面が入出力回路用及び内部回路
用のMOSトランジスタ形成予定領域に素子分離されてい
る。入出力回路用及び内部回路用のMOSトランジスタ形
成予定領域のＰ型シリコン基板１上には夫々ゲート酸化
膜31,32が形成されている。このゲート酸化膜31はゲー
ト酸化膜32に比して厚く形成されている。
ゲート酸化膜31上には、ゲート酸化膜31上に選択的に
形成された多結晶シリコン層41と多結晶シリコン層41上
に選択的に形成された多結晶シリコン層42と多結晶シリ
コン層42の側壁に形成された多結晶シリコン層43とから
なるゲート電極が設けられている。
形成された多結晶シリコン層41と多結晶シリコン層41上
に選択的に形成された多結晶シリコン層42と多結晶シリ
コン層42の側壁に形成された多結晶シリコン層43とから
なるゲート電極が設けられている。
一方、ゲート酸化膜32上には、ゲート酸化膜31上に選
択的に形成された多結晶シリコン層42と多結晶シリコン
層42の側壁に形成された多結晶シリコン層43とからなる
ゲート電極が設けられている。
択的に形成された多結晶シリコン層42と多結晶シリコン
層42の側壁に形成された多結晶シリコン層43とからなる
ゲート電極が設けられている。
そして、Ｐ型シリコン基板１の表面には、N-型領域5,
6が多結晶シリコン層42に自己整合的に、またN+型領域
8,9が多結晶シリコン層43に自己整合的に選択的に形成
されている。このN-型領域5,6及びN+型領域8,9は入出力
回路用及び内部回路用のMOSトランジスタ形成予定領域
のソース・ドレイン領域になる。また、基板の全面には
PSG膜11が被着されている。
6が多結晶シリコン層42に自己整合的に、またN+型領域
8,9が多結晶シリコン層43に自己整合的に選択的に形成
されている。このN-型領域5,6及びN+型領域8,9は入出力
回路用及び内部回路用のMOSトランジスタ形成予定領域
のソース・ドレイン領域になる。また、基板の全面には
PSG膜11が被着されている。
このように構成される半導体集積回路装置において
は、入出力回路用のMOSトランジスタのゲート酸化膜31
は内部回路用のMOSトランジスタのゲート酸化膜32に比
して厚く形成されていて、ゲート酸化膜32に比して長期
絶縁破壊耐圧が優れている。また、入出力回路用のMOS
トランジスタはソース・ドレイン領域がN-型領域5,6及
びN+型領域8,9により構成されているから、N-型領域5,6
内にもドレイン接合の空乏層が広がるため、装置内部に
生じる電界が緩和されている。このため、入出力回路用
のMOSトランジスタは従来から一般的に使用されている
電源電圧を供給しても素子の信頼性を高めることができ
る。
は、入出力回路用のMOSトランジスタのゲート酸化膜31
は内部回路用のMOSトランジスタのゲート酸化膜32に比
して厚く形成されていて、ゲート酸化膜32に比して長期
絶縁破壊耐圧が優れている。また、入出力回路用のMOS
トランジスタはソース・ドレイン領域がN-型領域5,6及
びN+型領域8,9により構成されているから、N-型領域5,6
内にもドレイン接合の空乏層が広がるため、装置内部に
生じる電界が緩和されている。このため、入出力回路用
のMOSトランジスタは従来から一般的に使用されている
電源電圧を供給しても素子の信頼性を高めることができ
る。
一方、内部回路用のMOSトランジスタには入力回路に
おいて前記電源電圧を低減した後の低電圧が供給され
る。しかしながら、内部回路用MOSトランジスタはゲー
ト酸化膜32がゲート酸化膜31に比して薄く形成されてい
るため、電源電圧を下げて使用しても、トランジスタの
性能を維持することができる。このようにして内部回路
の電源電圧を下げることができるため、内部回路を微細
化することが可能である。また、この場合、論理振幅を
小さくすることができるので、雑音及び消費電力を低減
することができる。
おいて前記電源電圧を低減した後の低電圧が供給され
る。しかしながら、内部回路用MOSトランジスタはゲー
ト酸化膜32がゲート酸化膜31に比して薄く形成されてい
るため、電源電圧を下げて使用しても、トランジスタの
性能を維持することができる。このようにして内部回路
の電源電圧を下げることができるため、内部回路を微細
化することが可能である。また、この場合、論理振幅を
小さくすることができるので、雑音及び消費電力を低減
することができる。
なお、本実施例においては、入出力回路用のMOSトラ
ンジスタにおいて、ゲート電極（多結晶シリコン層41乃
至43）とN-型領域5,6とを自己整合的にオーバーラップ
させている。このため、N-型領域5,6の寄生抵抗を低減
することができ、半導体集積回路装置の駆動能力をより
一層高めることができる。
ンジスタにおいて、ゲート電極（多結晶シリコン層41乃
至43）とN-型領域5,6とを自己整合的にオーバーラップ
させている。このため、N-型領域5,6の寄生抵抗を低減
することができ、半導体集積回路装置の駆動能力をより
一層高めることができる。
次に、上述した第１の実施例に係る半導体集積回路装
置の製造方法について、第２図（ａ）乃至（ｇ）を参照
して説明する。
置の製造方法について、第２図（ａ）乃至（ｇ）を参照
して説明する。
先ず、第２図（ａ）に示すように、選択酸化によりＰ
型シリコン基板１上に膜厚が例えば約3000乃至10000Å
のフィールド酸化膜２を選択的に形成することにより、
Ｐ型シリコン基板１の表面を入出力回路用及び内部回路
用のMOSトランジスタ形成予定領域に素子分離する。次
に、入出力回路及び内部回路用のMOSトランジスタ形成
予定領域のＰ型シリコン基板１上に膜厚が例えば約150
乃至300Åのゲート酸化膜31を形成した後、全面に厚さ
が500乃至1500Åの多結晶シリコン層41を被着する。次
に、入出力回路用のMOSトランジスタ形成予定領域の多
結晶シリコン層41上にフォトレジスト膜10aをパターン
形成し、このフォトレジスト膜10aをマスクとして内部
回路用のMOSトランジスタ形成予定領域の多結晶シリコ
ン層41を除去する。
型シリコン基板１上に膜厚が例えば約3000乃至10000Å
のフィールド酸化膜２を選択的に形成することにより、
Ｐ型シリコン基板１の表面を入出力回路用及び内部回路
用のMOSトランジスタ形成予定領域に素子分離する。次
に、入出力回路及び内部回路用のMOSトランジスタ形成
予定領域のＰ型シリコン基板１上に膜厚が例えば約150
乃至300Åのゲート酸化膜31を形成した後、全面に厚さ
が500乃至1500Åの多結晶シリコン層41を被着する。次
に、入出力回路用のMOSトランジスタ形成予定領域の多
結晶シリコン層41上にフォトレジスト膜10aをパターン
形成し、このフォトレジスト膜10aをマスクとして内部
回路用のMOSトランジスタ形成予定領域の多結晶シリコ
ン層41を除去する。
次に、第２図（ｂ）に示すように、露出したゲート酸
化膜31をウェットエッチングにより除去した後に、内部
回路用のMOSトランジスタ形成予定領域のＰ型シリコン
基板１上に膜厚が例えば約80乃至150Åのゲート酸化膜3
2を形成する。また、このとき、多結晶シリコン層41上
にも酸化膜33が形成される。
化膜31をウェットエッチングにより除去した後に、内部
回路用のMOSトランジスタ形成予定領域のＰ型シリコン
基板１上に膜厚が例えば約80乃至150Åのゲート酸化膜3
2を形成する。また、このとき、多結晶シリコン層41上
にも酸化膜33が形成される。
次に、第２図（ｃ）に示すように、ゲート酸化膜32上
にフォトレジスト膜10bをパターン形成し、このフォト
レジスト膜10bをマスクとして酸化膜33をウェットエッ
チングにより除去する。
にフォトレジスト膜10bをパターン形成し、このフォト
レジスト膜10bをマスクとして酸化膜33をウェットエッ
チングにより除去する。
次に、第２図（ｄ）に示すように、フォトレジスト膜
10bを除去した後に、全面に厚さが例えば約1500乃至600
0Åであってリンがドープされた多結晶シリコン層42を
被着する。次いで、CVD法により多結晶シリコン層42上
に膜厚が例えば約500乃至2000Åの酸化膜34を堆積させ
る。次に、フォトリソグラフィ技術により酸化膜34上の
ゲート電極形成予定領域にフォトレジスト膜10cをパタ
ーン形成する。
10bを除去した後に、全面に厚さが例えば約1500乃至600
0Åであってリンがドープされた多結晶シリコン層42を
被着する。次いで、CVD法により多結晶シリコン層42上
に膜厚が例えば約500乃至2000Åの酸化膜34を堆積させ
る。次に、フォトリソグラフィ技術により酸化膜34上の
ゲート電極形成予定領域にフォトレジスト膜10cをパタ
ーン形成する。
次に、第２図（ｅ）に示すように、フォトレジスト膜
10cをマスクとして異方性エッチングにより、酸化膜34
及び多結晶シリコン層42を選択的に除去する。この場
合、リンドープ多結晶シリコン層42とノンドープ多結晶
シリコン層41との間のエッチングレートが大きく異なる
エッチング条件を設定することにより、多結晶シリコン
層41が残存するようにして選択的にエッチングを行な
う。次に、多結晶シリコン層42及びフィールド酸化膜２
をマスクとして、例えば、注入エネルギーが30乃至150k
eV、注入量が1012乃至1013cm-2の条件にてリン等をイオ
ン注入することにより、Ｐ型半導体基板１の表面に多結
晶シリコン層42に自己整合的にN-型領域5,6を形成す
る。
10cをマスクとして異方性エッチングにより、酸化膜34
及び多結晶シリコン層42を選択的に除去する。この場
合、リンドープ多結晶シリコン層42とノンドープ多結晶
シリコン層41との間のエッチングレートが大きく異なる
エッチング条件を設定することにより、多結晶シリコン
層41が残存するようにして選択的にエッチングを行な
う。次に、多結晶シリコン層42及びフィールド酸化膜２
をマスクとして、例えば、注入エネルギーが30乃至150k
eV、注入量が1012乃至1013cm-2の条件にてリン等をイオ
ン注入することにより、Ｐ型半導体基板１の表面に多結
晶シリコン層42に自己整合的にN-型領域5,6を形成す
る。
次に、第２図（ｆ）に示すように、CVD法により基板
の全面に多結晶シリコン層43を堆積させる。
の全面に多結晶シリコン層43を堆積させる。
次に、第２図（ｇ）に示すように、異方性エッチング
により多結晶シリコン層43及び41を選択的に除去するこ
とにより、多結晶シリコン層42の側壁部にのみサイドウ
ォールとして多結晶シリコン層43を残留させると共に、
多結晶シリコン層42,43の直下域の多結晶シリコン層41
を残留させる。次に、多結晶シリコン層42,43及びフィ
ールド酸化膜２をマスクとして、例えば、注入エネルギ
ーが50乃至100keV、注入量が1015乃至1016cm-2の条件に
てヒ素等をイオン注入することにより、Ｐ型半導体基板
１の表面に多結晶シリコン層43に自己整合的にN+型領域
8,9を形成する。
により多結晶シリコン層43及び41を選択的に除去するこ
とにより、多結晶シリコン層42の側壁部にのみサイドウ
ォールとして多結晶シリコン層43を残留させると共に、
多結晶シリコン層42,43の直下域の多結晶シリコン層41
を残留させる。次に、多結晶シリコン層42,43及びフィ
ールド酸化膜２をマスクとして、例えば、注入エネルギ
ーが50乃至100keV、注入量が1015乃至1016cm-2の条件に
てヒ素等をイオン注入することにより、Ｐ型半導体基板
１の表面に多結晶シリコン層43に自己整合的にN+型領域
8,9を形成する。
本実施例方法によれば、同一半導体基板上に異なる膜
厚のゲート酸化膜31,32を再現性良く形成することがで
きると共に、ゲート電極（多結晶シリコン層41乃至43）
と低濃度不純物拡散領域（N-型領域5,6）とを自己整合
的に簡便にオーバーラップさせることができる。従っ
て、前述の如く優れた半導体集積回路装置を容易に製造
することができる。
厚のゲート酸化膜31,32を再現性良く形成することがで
きると共に、ゲート電極（多結晶シリコン層41乃至43）
と低濃度不純物拡散領域（N-型領域5,6）とを自己整合
的に簡便にオーバーラップさせることができる。従っ
て、前述の如く優れた半導体集積回路装置を容易に製造
することができる。
第３図は本発明に第２の実施例に係る半導体集積回路
装置を示す断面図である。本発明はゲート電極がポリサ
イド構造を有する実施例であるので、第１図と同一物に
は同一符号を付してその部分の詳細な説明は省略する。
装置を示す断面図である。本発明はゲート電極がポリサ
イド構造を有する実施例であるので、第１図と同一物に
は同一符号を付してその部分の詳細な説明は省略する。
この第３図に示すように、多結晶シリコン層42上には
シリサイド層７が形成されていて、多結晶シリコン層42
及びシリサイド層７の側方には酸化膜35からなるサイド
ウォールが形成されている。また、第１の実施例と同様
にして、全面にPSG膜（図示せず）等の絶縁膜が被着さ
れていても良い。
シリサイド層７が形成されていて、多結晶シリコン層42
及びシリサイド層７の側方には酸化膜35からなるサイド
ウォールが形成されている。また、第１の実施例と同様
にして、全面にPSG膜（図示せず）等の絶縁膜が被着さ
れていても良い。
このように構成される半導体集積回路装置において
は、入出力回路用MOSトランジスタはゲート電極が多結
晶シリコン層41,42及びシリサイド層７からなるポリサ
イド構造をなしている。一方、内部回路用MOSトランジ
スタはゲート電極が多結晶シリコン層42及びシリサイド
層７からなるポリサイド構造をなしている。このため、
ゲート電極に接続される配線の抵抗を低減することがで
き、装置の高速化に極めて有効である。また、ゲート電
極のサイドウォールが酸化膜35により形成されている。
このため、内部回路用のMOSトランジスタは、ゲート電
極（多結晶シリコン層42及びシリサイド層７）とN-型領
域5,6とがオーバーラップしていないので、この部分に
おける寄生容量が小さいという利点がある。
は、入出力回路用MOSトランジスタはゲート電極が多結
晶シリコン層41,42及びシリサイド層７からなるポリサ
イド構造をなしている。一方、内部回路用MOSトランジ
スタはゲート電極が多結晶シリコン層42及びシリサイド
層７からなるポリサイド構造をなしている。このため、
ゲート電極に接続される配線の抵抗を低減することがで
き、装置の高速化に極めて有効である。また、ゲート電
極のサイドウォールが酸化膜35により形成されている。
このため、内部回路用のMOSトランジスタは、ゲート電
極（多結晶シリコン層42及びシリサイド層７）とN-型領
域5,6とがオーバーラップしていないので、この部分に
おける寄生容量が小さいという利点がある。
次に、上述した第２の実施例に係る半導体集積回路装
置の製造方法について、第４図（ａ）乃至（ｈ）を参照
して説明する。第４図（ａ）乃至（ｈ）において第２図
（ａ）乃至（ｇ）及び第３図と同一物には同一符号を付
してその部分の詳細な説明は省略する。
置の製造方法について、第４図（ａ）乃至（ｈ）を参照
して説明する。第４図（ａ）乃至（ｈ）において第２図
（ａ）乃至（ｇ）及び第３図と同一物には同一符号を付
してその部分の詳細な説明は省略する。
先ず、第４図（ａ）に示すように、Ｐ型シリコン基板
１上にフィールド酸化膜２を選択的に形成することによ
り、Ｐ型シリコン基板１の表面を入出力回路用及び内部
回路用のMOSトランジスタ形成予定領域に素子分離す
る。次に、入出力回路用及び内部回路用のMOSトランジ
スタ形成予定領域のＰ型シリコン基板１上にゲート酸化
膜31を形成した後、全面にノンドープ多結晶シリコン層
41を被着する。次に、フォトレジスト膜10aをマスクと
して内部回路用のMOSトランジスタ形成予定領域の多結
晶シリコン層41を除去する。
１上にフィールド酸化膜２を選択的に形成することによ
り、Ｐ型シリコン基板１の表面を入出力回路用及び内部
回路用のMOSトランジスタ形成予定領域に素子分離す
る。次に、入出力回路用及び内部回路用のMOSトランジ
スタ形成予定領域のＰ型シリコン基板１上にゲート酸化
膜31を形成した後、全面にノンドープ多結晶シリコン層
41を被着する。次に、フォトレジスト膜10aをマスクと
して内部回路用のMOSトランジスタ形成予定領域の多結
晶シリコン層41を除去する。
次に、第４図（ｂ）に示すように、露出したゲート酸
化膜31を除去した後に、内部回路用のMOSトランジスタ
形成予定領域のＰ型シリコン基板１上にゲート酸化膜32
を形成する。また、このとき、多結晶シリコン層41上に
も酸化膜33が形成される。
化膜31を除去した後に、内部回路用のMOSトランジスタ
形成予定領域のＰ型シリコン基板１上にゲート酸化膜32
を形成する。また、このとき、多結晶シリコン層41上に
も酸化膜33が形成される。
次に、第４図（ｃ）に示すように、酸化膜33を選択的
に除去した後に、全面にリンドープされた多結晶シリコ
ン層42、及び、例えば、タングステン又はモリブデン等
からなるシリサイド層７を順次被着する。次いで、シリ
サイド層７上のゲート電極形成予定領域にフォトレジス
ト膜10cをパターン形成する。
に除去した後に、全面にリンドープされた多結晶シリコ
ン層42、及び、例えば、タングステン又はモリブデン等
からなるシリサイド層７を順次被着する。次いで、シリ
サイド層７上のゲート電極形成予定領域にフォトレジス
ト膜10cをパターン形成する。
次に、第４図（ｄ）に示すように、フォトレジスト膜
10cをマスクとして異方性エッチングによりシリサイド
層７及び多結晶シリコン層42をパターニングする。この
場合、第１の実施例と同様にして、多結晶シリコン層41
が残存するようにする。次に、シリサイド層７及びフィ
ールド酸化膜２をマスクとしてリン等をイオン注入する
ことにより、Ｐ型半導体基板１の表面に多結晶シリコン
層42に自己整合的にN-型領域5,6を形成する。
10cをマスクとして異方性エッチングによりシリサイド
層７及び多結晶シリコン層42をパターニングする。この
場合、第１の実施例と同様にして、多結晶シリコン層41
が残存するようにする。次に、シリサイド層７及びフィ
ールド酸化膜２をマスクとしてリン等をイオン注入する
ことにより、Ｐ型半導体基板１の表面に多結晶シリコン
層42に自己整合的にN-型領域5,6を形成する。
次に、第４図（ｅ）に示すように、CVD法により基板
の全面に膜厚が例えば約1000乃至3000Åの酸化膜35を堆
積させる。
の全面に膜厚が例えば約1000乃至3000Åの酸化膜35を堆
積させる。
次に、第４図（ｆ）に示すように、異方性エッチング
により酸化膜35を選択的に除去することにより、多結晶
シリコン層42及びシリサイド層７の側壁部のみにスペー
サとして酸化膜35を残留させる。
により酸化膜35を選択的に除去することにより、多結晶
シリコン層42及びシリサイド層７の側壁部のみにスペー
サとして酸化膜35を残留させる。
次に、第４図（ｇ）に示すように、内部回路用のMOS
トランジスタ形成予定領域を被覆するフォトレジスト膜
10d、多結晶シリコン層41上のシリサイド層７及び酸化
膜35をマスクとして、多結晶シリコン層41を選択的に除
去することにより、この多結晶シリコン層41をパターニ
ングする。
トランジスタ形成予定領域を被覆するフォトレジスト膜
10d、多結晶シリコン層41上のシリサイド層７及び酸化
膜35をマスクとして、多結晶シリコン層41を選択的に除
去することにより、この多結晶シリコン層41をパターニ
ングする。
次に、第５図（ｈ）に示すように、フォトレジスト膜
10dを除去した後に、シリサイド層７、酸化膜35及びフ
ィールド酸化膜２をマスクとしてヒ素等をイオン注入す
ることにより、Ｐ型半導体基板１の表面に酸化膜35に自
己整合的にN+型領域8,9を形成する。
10dを除去した後に、シリサイド層７、酸化膜35及びフ
ィールド酸化膜２をマスクとしてヒ素等をイオン注入す
ることにより、Ｐ型半導体基板１の表面に酸化膜35に自
己整合的にN+型領域8,9を形成する。
このようにして、第２の実施例に係る半導体集積回路
装置を容易に且つ再現性良く製造することができる。
装置を容易に且つ再現性良く製造することができる。
［発明の効果］ 以上説明したように本発明により製造される半導体集
積回路装置は、入出力回路用のMOSトランジスタのゲー
ト酸化膜が内部回路用のMOSトランジスタのゲート酸化
膜に比して厚く形成されていると共に、前記入出力回路
用のMOSトランジスタはソース・ドレイン領域がゲート
電極に近接する第１の不純物拡散領域及びこの第１の不
純物拡散領域に連接し前記第１の不純物拡散領域よりも
高濃度の第２の不純物拡散領域により構成されているか
ら、前記入出力回路用のMOSトランジスタは内部回路用
のMOSトランジスタに比して長期絶縁破壊耐圧が優れて
いると共に、装置内部に生じる電界が緩和されている。
また、内部回路用のトランジスタは、トランジスタの特
性を維持しつつ、微細化することが可能である。従っ
て、本発明により製造された半導体集積回路装置におい
ては、内部回路を微細化することができると共に、従来
から使用されている電源電圧を使用しても、素子の信頼
性を高めることができる。そして、本発明方法によれ
ば、このような優れた半導体集積回路装置を容易に且つ
再現性良く製造することができる。
積回路装置は、入出力回路用のMOSトランジスタのゲー
ト酸化膜が内部回路用のMOSトランジスタのゲート酸化
膜に比して厚く形成されていると共に、前記入出力回路
用のMOSトランジスタはソース・ドレイン領域がゲート
電極に近接する第１の不純物拡散領域及びこの第１の不
純物拡散領域に連接し前記第１の不純物拡散領域よりも
高濃度の第２の不純物拡散領域により構成されているか
ら、前記入出力回路用のMOSトランジスタは内部回路用
のMOSトランジスタに比して長期絶縁破壊耐圧が優れて
いると共に、装置内部に生じる電界が緩和されている。
また、内部回路用のトランジスタは、トランジスタの特
性を維持しつつ、微細化することが可能である。従っ
て、本発明により製造された半導体集積回路装置におい
ては、内部回路を微細化することができると共に、従来
から使用されている電源電圧を使用しても、素子の信頼
性を高めることができる。そして、本発明方法によれ
ば、このような優れた半導体集積回路装置を容易に且つ
再現性良く製造することができる。
第１図は本発明の第１の実施例に係る半導体集積回路装
置を示す断面図、第２図（ａ）乃至（ｇ）はその製造方
法を工程順に示す断面図、第３図は本発明の第２の実施
例に係る半導体集積回路装置を示す断面図、第４図
（ａ）乃至（ｈ）はその製造方法を工程順に示す断面
図、第５図は従来の半導体集積回路装置を示す断面図で
ある。 1;P型半導体基板、2;フィールド酸化膜、3,31,32;ゲー
ト酸化膜、4;ゲート電極、5,6;N-型領域、7;シリサイド
層、8,9;N+型領域、10a,10b,10c,10d;フォトレジスト
膜、11;PSG膜、33,34,35;酸化膜、41,42,43;多結晶シリ
コン層
置を示す断面図、第２図（ａ）乃至（ｇ）はその製造方
法を工程順に示す断面図、第３図は本発明の第２の実施
例に係る半導体集積回路装置を示す断面図、第４図
（ａ）乃至（ｈ）はその製造方法を工程順に示す断面
図、第５図は従来の半導体集積回路装置を示す断面図で
ある。 1;P型半導体基板、2;フィールド酸化膜、3,31,32;ゲー
ト酸化膜、4;ゲート電極、5,6;N-型領域、7;シリサイド
層、8,9;N+型領域、10a,10b,10c,10d;フォトレジスト
膜、11;PSG膜、33,34,35;酸化膜、41,42,43;多結晶シリ
コン層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 H01L 27/088 - 27/092
Claims (1)
- 【請求項１】半導体基板の表面の第１導電型の第１及び
第２の素子形成予定領域に夫々入出力回路用及び内部回
路用のMOSトランジスタを形成する半導体集積回路装置
の製造方法において、前記第１及び前記第２の素子形成
予定領域上に第１のゲート絶縁膜を形成する工程と、全
面に第１の導電膜を被着する工程と、前記第２の素子形
成予定領域上の前記第１の導電膜及び前記第１のゲート
絶縁膜を選択的に除去する工程と、前記第２の素子形成
予定領域上に前記第１のゲート絶縁膜よりも薄い第２の
ゲート絶縁膜を形成する工程と、前記第２のゲート絶縁
膜上及び前記第１の導電膜上に第２の導電膜を被着する
工程と、この第２の導電膜を選択的に除去することによ
り前記第２のゲート絶縁膜上及び前記第１の導電膜上に
夫々第１のゲート電極をパターン形成する工程と、前記
第１及び前記第２の素子形成予定領域の表面に前記第１
のゲート電極に自己整合的に第２導電型の第１の不純物
拡散領域を形成する工程と、前記第１のゲート電極の側
方に側壁を形成する工程と、前記第１のゲート電極及び
前記側壁をマスクとして前記第１の導電膜を選択的に除
去することにより第２のゲート電極をパターン形成する
工程と、前記第１の不純物拡散領域よりも高濃度の第２
導電型の第２の不純物拡散領域を前記第１の不純物拡散
領域の表面に前記側壁に自己整合的に形成する工程とを
有することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111954A JP2973464B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2111954A JP2973464B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410564A JPH0410564A (ja) | 1992-01-14 |
| JP2973464B2 true JP2973464B2 (ja) | 1999-11-08 |
Family
ID=14574322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2111954A Expired - Lifetime JP2973464B2 (ja) | 1990-04-27 | 1990-04-27 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973464B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11330262A (ja) * | 1998-05-15 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| WO2011033618A1 (ja) | 2009-09-16 | 2011-03-24 | 株式会社 東芝 | 立体画像表示装置 |
| JP5286302B2 (ja) | 2010-02-04 | 2013-09-11 | 株式会社東芝 | 立体画像表示装置 |
-
1990
- 1990-04-27 JP JP2111954A patent/JP2973464B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0410564A (ja) | 1992-01-14 |
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