JP2001217319A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JP2001217319A
JP2001217319A JP2000027594A JP2000027594A JP2001217319A JP 2001217319 A JP2001217319 A JP 2001217319A JP 2000027594 A JP2000027594 A JP 2000027594A JP 2000027594 A JP2000027594 A JP 2000027594A JP 2001217319 A JP2001217319 A JP 2001217319A
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gate electrode
gate
insulating film
forming
semiconductor substrate
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Katsuhiko Ichinose
勝彦 一瀬
Fumio Otsuka
文雄 大塚
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Hitachi Ltd
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 マスクを用いた加工技術を追加することな
く、また素子特性を劣化させることなく、サリサイド技
術とＳＡＣ技術とを併用する。 【解決手段】 ゲート長が相対的に短い第１ｎチャネル
形ＭＩＳＦＥＴＱ1 のゲート電極の上部に設けられたシ
リサイド層５ｂの上面の全部をサイドウォールスペーサ
８ａ1 で覆い、これによってキャップ絶縁膜を構成し、
一方でゲート長が相対的に長い第２ｎチャネル形ＭＩＳ
ＦＥＴＱ2 のゲート電極の上部に設けられたシリサイド
層５ｂの上面の一部にサイドウォールスペーサ８ｂ1 を
形成してシリサイド層５ｂを露出させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、ＭＩＳ（Metal In
sulator Semiconductor ）トランジスタのゲート電極と
の合わせずれが許容できるセルフ・アライン・コンタク
ト（Self-Aligned Contact；ＳＡＣ）技術とサリサイド
（Self-Aligned Silicide ；ＳＡＬＩＣＩＤＥ）技術ま
たはダミーゲート技術との両立が必要とされる高集積な
半導体集積回路装置に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴って
半導体素子の微細化が進んでおり、現在、最小加工寸法
0.２〜0.３μｍの加工技術によって半導体素子は形成さ
れている。しかしながら、ＭＩＳトランジスタのソー
ス、ドレインを構成する半導体領域に接して設けられる
接続孔とゲート電極との合わせ余裕が小さくなり、フォ
トリソグラフィ技術の加工制限以下の寸法で接続孔を形
成する必要が生じている。そこで、接続孔とゲート電極
との合わせずれが許容できるＳＡＣ技術を用いた接続孔
の形成が検討されている。
【０００３】しかしながら、ＭＩＳトランジスタのゲー
ト電極およびソース、ドレインを構成する半導体領域の
表面に自己整合的にシリサイド層を形成するサリサイド
技術と前記ＳＡＣ技術とを併用した場合、接続孔を介し
てゲート電極上のシリサイド層とソース、ドレインを構
成する半導体領域上のシリサイド層とが短絡するという
問題が生ずる。
【０００４】この問題を解決する手法が、例えばシンポ
ジウム・オン・ブイ・エル・エス・アイ・テクノロジー
（Symposium on VLSI Technology A High Performance
3.97μm 2 CMOS SRAM Technology Using Self-Aligned
Local Interconnect and Copper Interconnect Metalli
zation 1998 ）に記載されている。まず、キャップ絶縁
膜を有するゲート電極を形成し、次いでＳＡＣ技術を適
用しないゲート電極の上層のキャップ絶縁膜の一部をレ
ジストパターンをマスクとして除去した後、露出したゲ
ート電極およびソース、ドレインを構成する半導体領域
の表面にサリサイド技術によってシリサイド層を形成す
る方法である。
【０００５】ところで、ゲート絶縁膜に耐熱性の低い高
誘電体材料を用い、さらにゲート電極に耐熱性の低い素
材、例えばアルミニウム（Ａｌ）または銅（Ｃｕ）など
を用いることができるＭＩＳトランジスタの製造方法と
してダミーゲート技術が提案されている。このダミーゲ
ート技術は、ゲート電極下に選択的にシリコン（Ｓｉ）
エピタキシャル成長ができることから、表面濃度の低い
チャネル不純物プロファイルを形成して電流駆動能力向
上を図ることも可能である。
【０００６】なお、ダミーゲート技術に関しては、例え
ばアイ・イー・ディー・エム（International Electron
Device Meetings CMOS Metal Replacement Gate Trans
istors using Tantalum Pentoxide Gate Insulator or
High Performance Metal Gate MOSFETs Fabricated by
CMP for 0.1 μm Regime, 1998）などに記載されてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、以下の問題が生ずることが明らか
となった。
【０００８】まず、前記キャップ絶縁膜の一部を除去す
ることによってサリサイド技術とＳＡＣ技術との併用を
実現した方法では、上記キャップ絶縁膜を除去するため
のマスクが必要となり、製造工程が増加するという問題
がある。また、キャップ絶縁膜が残る他の部分はシリサ
イド層が形成されないので、キャップ絶縁膜をその上層
に設けたゲート電極の抵抗は、シリサイド層を上面全部
に有するゲート電極の抵抗と比べて高くなり、ＭＩＳト
ランジスタの応答速度が遅くなる。
【０００９】また、ダミーゲート技術は、キャップ絶縁
膜を形成することができないため、ＳＡＣ技術との併用
が難しいという問題がある。例えば窒化シリコン膜をパ
ターニングしてキャップ絶縁膜を形成することも可能で
あるが、マスク枚数および製造工程が増加し、さらにマ
スク合わせが必要となるため、ゲート電極上のみにキャ
ップ絶縁膜を形成することが難しい。
【００１０】本発明の目的は、マスクを用いた加工技術
を追加することなく、また素子特性を劣化させることな
く、サリサイド技術またはダミーゲート技術とＳＡＣ技
術とを併用することのできる技術を提供することにあ
る。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ゲート長が互い
に異なる複数のＭＩＳトランジスタを有しており、ゲー
ト長が相対的に短い第１ＭＩＳトランジスタの第１ゲー
ト電極の上面はサイドウォールスペーサによって構成さ
れるキャップ絶縁膜で覆われており、ゲート長が相対的
に長い第２ＭＩＳトランジスタの第２ゲート電極の上面
には前記第２ゲート電極を露出させてサイドウォールス
ペーサが形成されているものである。 （２）本発明の半導体集積回路装置の製造方法は、ゲー
ト長が互いに異なる複数のＭＩＳトランジスタを形成す
る際、半導体基板上にゲート長が相対的に短い第１ゲー
ト電極と、ゲート長が相対的に長い第２ゲート電極とを
形成する工程と、第１ゲート電極および第２ゲート電極
上に、第１のサイドウォールスペーサで囲まれた溝を形
成する工程と、半導体基板上に絶縁膜を堆積した後、こ
の絶縁膜をエッチバックすることにより、第１ゲート電
極および第２ゲート電極の上面に第２のサイドウォール
スペーサを形成する工程とを有するものである。 （３）本発明の半導体集積回路装置の製造方法は、前記
記載の半導体集積回路装置の製造方法において、絶縁膜
の膜厚をＤ、絶縁膜のステップカバレジをＲ、第１ゲー
ト電極のゲート長をＬ1 、第２ゲート電極のゲート長を
Ｌ2 とすると、Ｌ 2 ＞２×ＤＲ＞Ｌ1 の関係を満足する
ものである。 （４）本発明の半導体集積回路装置の製造方法は、前記
記載の半導体集積回路装置の製造方法において、絶縁膜
の膜厚をＤ、絶縁膜のステップカバレジをＲ、第１ゲー
ト電極のゲート長をＬ1 、第２ゲート電極のゲート長を
Ｌ2 とすると、Ｌ 2 ＞Ｌ1 ＞２×ＤＲの関係を満足し、
かつ第１ゲート電極と前記第１ゲート電極を備えたＭＩ
Ｓトランジスタのソース、ドレインを構成する半導体領
域に達する接続孔との合わせ余裕をＤＲ以下とするもの
である。 （５）本発明の半導体集積回路装置の製造方法は、前記
記載の半導体集積回路装置の製造方法において、第１ゲ
ート電極および第２ゲート電極は、多結晶シリコン膜と
この多結晶シリコン膜のシリサイド化技術で形成された
シリサイド層またはダミーゲート技術で形成された金属
膜によって構成されるものである。
【００１３】上記した手段によれば、サリサイド技術が
適用されたゲート長が相対的に異なる複数のＭＩＳトラ
ンジスタにおいて、レジストパターンからなるマスクを
用いた加工技術を用いることなく、ゲート長が相対的に
短い第１ＭＩＳトランジスタの第１ゲート電極上のシリ
サイド層上面の全部を覆ったサイドウォールスペーサに
よってキャップ絶縁膜が構成される。一方でゲート長が
相対的に長い第２ＭＩＳトランジスタの第２ゲート電極
のシリサイド層上面の一部をサイドウォールスペーサで
覆い、第２ゲート電極上のシリサイド層の他の一部を露
出することができるので、シリサイド技術をＳＡＣ技術
とを併用することができる。また、上記第１ＭＩＳトラ
ンジスタの第１ゲート電極および上記第２ＭＩＳトラン
ジスタの第２ゲート電極上の全てにシリサイド層が形成
されるので、第１ゲート電極および第２ゲート電極の抵
抗は相対的に低くなり、応答速度の速い第１ＭＩＳトラ
ンジスタおよび第２ＭＩＳトランジスタを得ることがで
きる。
【００１４】さらに、上記した手段によれば、ダミーゲ
ート技術が適用されたゲート長が相対的に異なる複数の
ＭＩＳトランジスタにおいて、レジストパターンからな
るマスクを用いた加工技術を用いることなく、ゲート長
が相対的に短い第１ＭＩＳトランジスタの第１ゲート電
極の上面の全部を覆ったサイドウォールスペーサによっ
てキャップ絶縁膜を構成し、一方でゲート長が相対的に
長い第２ＭＩＳトランジスタの第２ゲート電極の上面の
一部をサイドウォールスペーサで覆い、第２ゲート電極
の上面の他の一部を露出することができるので、ダミー
ゲート技術とＳＡＣ技術とを併用することができる。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１６】なお、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００１７】（実施の形態１）図１は、本発明の一実施
の形態であるｎチャネル形ＭＩＳＦＥＴ（MIS FieldEff
ect Transistor ）の半導体基板の要部断面図である。
図中、Ｑ1 は、活性領域に形成されるゲート長が相対的
に短い第１ｎチャネル形ＭＩＳＦＥＴ、Ｑ2 は、素子分
離領域に形成され、引き出し電極が接続孔を通じてゲー
ト電極に接続されるゲート長が相対的に長い第２ｎチャ
ネル形ＭＩＳＦＥＴを示す。
【００１８】第１ｎチャネル形ＭＩＳＦＥＴＱ1 は、半
導体基板１上に形成された素子分離領域２に囲まれた活
性領域に形成され、活性領域にはｐ形ウエル３が形成さ
れている。このｐ形ウエル３の表面には、一対のｎ- 形
半導体領域４ａおよび一対のｎ+ 形半導体領域４ｂによ
ってソース、ドレインが構成されており、さらに、一対
のｎ+ 形半導体領域４ｂの表面にはシリサイド層５ａ、
例えばコバルトシリサイド（ＣｏＳｉ2 ）層がサリサイ
ド技術によって形成されている。
【００１９】また、上記一対のｎ- 形半導体領域４ａの
間のｐ形ウエル３の表面には、図示はしないが、しきい
値電圧制御層が形成されている。このしきい値電圧制御
層の上には酸化シリコン膜でゲート絶縁膜６が構成さ
れ、さらに、その上にはｎ形の多結晶シリコン膜７でゲ
ート電極の一部が構成されている。この多結晶シリコン
膜７の上層には、前記シリサイド層５ａと同一工程で形
成されたゲート電極の他の一部を構成するシリサイド層
５ｂと、酸化シリコン膜からなるサイドウォールスペー
サ８ａ1 とが下層から順に設けられている。
【００２０】サイドウォールスペーサ８ａ1 、シリサイ
ド層５ｂおよび多結晶シリコン膜７の積層膜の側壁には
２層からなるサイドウォールスペーサ８ａ2 ，９ａが形
成されている。さらに、この積層膜の上層には、例えば
窒化シリコン膜からなるＳＡＣ絶縁膜１０および例え
ば、酸化シリコン膜からなる層間絶縁膜１１が下層から
順に堆積されている。
【００２１】ＳＡＣ絶縁膜１０および層間絶縁膜１１に
は、一対のｎ+ 形半導体領域４ｂ上のシリサイド層５ａ
に達するコンタクトホール１２が開孔しており、上記コ
ンタクトホール１２に埋め込まれたプラグ１３を介在し
て、配線層１４が上記一対のｎ+ 形半導体領域４ｂ上の
シリサイド層５ａに接続されている。
【００２２】次に、第２ｎチャネル形ＭＩＳＦＥＴＱ2
は、半導体基板１上に形成された素子分離領域２の素子
分離絶縁膜２ａ上に形成されている。この第２ｎチャネ
ル形ＭＩＳＦＥＴＱ2 のゲート電極は、前記第１ｎチャ
ネル形ＭＩＳＦＥＴＱ1 のゲート電極と同様に、多結晶
シリコン膜７およびシリサイド層５ｂが下層から順に積
層された構造である。さらに、前記サイドウォールスペ
ーサ８ａ1 と同一工程で形成された酸化シリコン膜から
なるサイドウォールスペーサ８ｂ1 がゲート電極の端部
上のゲート幅方向に設けられている。
【００２３】サイドウォールスペーサ８ｂ1 、シリサイ
ド層５ｂおよび多結晶シリコン膜７の積層膜の側壁には
２層からなるサイドウォールスペーサ８ｂ2 ，９ｂが形
成されている。さらに、この積層膜の上層には、ＳＡＣ
絶縁膜１０および層間絶縁膜１１が下層から順に堆積さ
れている。
【００２４】ＳＡＣ絶縁膜１０および層間絶縁膜１１に
は、シリサイド層５ｂに達するコンタクトホール１２が
開孔しており、上記コンタクトホール１２に埋め込まれ
たプラグ１３を介在して、配線層１４が上記シリサイド
層５ｂに接続されている。
【００２５】次に、本実施の形態１であるｎチャネル形
ＭＩＳトランジの製造方法を図２〜図９を用いて工程順
に説明する。
【００２６】まず、図２に示すように、例えばｐ形の単
結晶シリコンからなる半導体基板１を用意する。次に、
半導体基板１に素子分離溝２ａを形成し、この素子分離
溝２ｂに素子分離絶縁膜２ａを埋め込むことによって素
子分離領域２を形成する。次いで、半導体基板１にｐ形
ウエル３を形成するためのリン（Ｐ）をイオン打ち込み
で注入した後、チャネル領域へｐ形不純物、例えばボロ
ン（Ｂ）を導入して、しきい値電圧制御層を形成する。
【００２７】続いて、半導体基板１に熱酸化処理を施し
て、ｐ形ウエル３の表面にゲート絶縁膜６を形成した
後、半導体基板１上に化学的気相成長（Chemical Vapor
Deposition ；ＣＶＤ）法でリンを添加した多結晶シリ
コン膜７および窒化シリコン膜１５を順次堆積する。次
いで、窒化シリコン膜１５および多結晶シリコン膜７を
レジストパターンをマスクとして順次エッチングする。
【００２８】次に、窒化シリコン膜１５および多結晶シ
リコン膜７をマスクとしてｐ形ウエル３にｎ形不純物、
例えば砒素（Ａｓ）をイオン打ち込みで注入し、ソー
ス、ドレインの一部を構成する低濃度のｎ- 形半導体領
域４ａを形成する。この後、半導体基板１上に酸化シリ
コン膜を堆積した後、この酸化シリコン膜をＲＩＥ（Re
active Ion Etching）法で異方性エッチングして、窒化
シリコン膜１５および多結晶シリコン膜７の側壁に１層
目のサイドウォールスペーサ９ａ，９ｂを形成する。次
いで、窒化シリコン膜１５、多結晶シリコン膜７および
サイドウォールスペーサ９ａをマスクとして、ｐ形ウエ
ル３にｎ形不純物、例えばリンをイオン打ち込みで注入
し、ソース、ドレインの他の一部を構成する高濃度のｎ
+ 形半導体領域４ｂを形成する。
【００２９】次に、図３に示すように、窒化シリコン膜
１５を選択的に除去し、多結晶シリコン膜７上にサイド
ウォールスペーサ９ａ，９ｂで囲まれた溝１６を形成す
る。
【００３０】この後、図４に示すように、サリサイド技
術を用いて、第１ｎチャネル形ＭＩＳＦＥＴＱ1 のソー
ス、ドレインの一部を構成するｎ+ 形半導体領域４ｂの
表面にシリサイド層５ａを選択的に形成する。同時に、
多結晶シリコン膜７の上面にシリサイド層５ｂを形成し
てシリサイド層５ｂおよび多結晶シリコン膜７によって
ゲート電極を構成する。なお、多結晶シリコン膜７の上
面にシリサイド層５ｂが形成されても、サイドウォール
スペーサ９ａ，９ｂで囲まれたゲート電極上の溝１６は
全て埋め込まれず、サイドウォールスペーサ９ａ，９ｂ
の上部が露出している。
【００３１】次いで、図５に示すように、半導体基板１
上に酸化シリコン膜１７をＣＶＤ法で堆積する。この
際、酸化シリコン膜１７の膜厚をＤSiO 、酸化シリコン
膜１７のステップカバレジをＲSiO 、第１ｎチャネル形
ＭＩＳＦＥＴＱ1 のゲート長をＬ1 、第２ｎチャネル形
ＭＩＳＦＥＴＱ2 のゲート長をＬ2 とすると、 式（１） Ｌ2 ＞２×ＤSiO ＲSiO ＞Ｌ1 を満たして酸化シリコン膜１７は形成される。
【００３２】次に、図６に示すように、酸化シリコン膜
１７をＲＩＥ法で異方性エッチングして、第１ｎチャネ
ル形ＭＩＳＦＥＴＱ1 のゲート電極の側壁に設けられた
サイドウォールスペーサ９ａの側壁に２層目のサイドウ
ォールスペーサ８ａ1 ，８ａ 2 を形成し、第２ｎチャネ
ル形ＭＩＳＦＥＴＱ2 のゲート電極の側壁に設けられた
サイドウォールスペーサ９ｂの側壁に２層目のサイドウ
ォールスペーサ８ｂ1，８ｂ2 を形成する。
【００３３】前記式（１）を満たすことによって、第１
ｎチャネル形ＭＩＳＦＥＴＱ1 のゲート電極上の溝１６
はサイドウォールスペーサ８ａ1 によって完全に埋め込
まれるが、第２ｎチャネル形ＭＩＳＦＥＴＱ2 のゲート
電極上の溝１６はサイドウォールスペーサ８ｂ1 では埋
め込まれず、シリサイド層５ｂが露出する。
【００３４】次に、図７に示すように、半導体基板１上
に、例えば窒化シリコン膜からなるＳＡＣ絶縁膜１０お
よび酸化シリコン膜からなる層間絶縁膜１１を順次堆積
した後、図８に示すように、この層間絶縁膜１１をレジ
ストパターンをマスクとしてエッチングし、コンタクト
ホール１２の一部を開孔する。
【００３５】次いで、図９に示すように、上記レジスト
パターンを除去した後、露出したＳＡＣ絶縁膜１０を除
去する。これにより、第１ｎチャネル形ＭＩＳＦＥＴＱ
1 のソース、ドレインを構成するｎ+ 形半導体領域４ｂ
の表面に設けられたシリサイド層５ａに達するコンタク
トホール１２を形成する。同時に、第２ｎチャネル形Ｍ
ＩＳＦＥＴＱ2 のゲート電極の上部を構成するシリサイ
ド層５ｂに達するコンタクトホール１２を形成する。
【００３６】この後、層間絶縁膜１１の上層に金属膜を
堆積し、例えば化学的機械研磨（Chemical Mechanical
Polishing ；ＣＭＰ）法で金属膜の表面を平坦化するこ
とによってコンタクトホール１２の内部に金属膜を埋め
込みプラグ１３を形成した後、層間絶縁膜１１の上層に
堆積した金属膜をエッチングして配線層１４を形成す
る。これにより、前記図１に示した第１ｎチャネル形Ｍ
ＩＳＦＥＴＱ1 および第２ｎチャネル形ＭＩＳＦＥＴＱ
2 がほぼ完成する。
【００３７】なお、前記図１に示した第１ｎチャネル形
ＭＩＳＦＥＴＱ1 では、前記式（１）を満たすことによ
って、シリサイド層５ｂおよび多結晶シリコン膜７で構
成されるゲート電極上の溝１６をサイドウォールスペー
サ８ａ1 によって完全に埋め込んだが、図１０に示すよ
うに、ゲート電極とコンタクトホール１２との合わせ余
裕がサイドウォールスペーサ８ａ1 の側壁幅（ＤSiO Ｒ
SiO ）よりも大きい場合は、溝１６をサイドウォールス
ペーサ８ａ1 によって完全に埋め込む必要はない。
【００３８】さらに、図１１に示すように、本実施の形
態１を用いることにより、例えば第１ｎチャネル形ＭＩ
ＳＦＥＴＱ1 のソース、ドレインを構成する一方のｎ+
半導体領域４ｂ上のシリサイド層５ａと第２ｎチャネル
形ＭＩＳＦＥＴＱ2 のゲート電極の上部を構成するシリ
サイド層５ｂとを接続する局所配線１３ａを形成するこ
とができる。
【００３９】次に、図１２〜図１６を用いて、ＳＲＡＭ
（Static Random Access Memory ）の局所配線に本実施
の形態１を適用した一例を簡単に説明する。図１２〜図
１５に、ＳＲＡＭの局所配線の製造方法を説明するため
のメモリセルの要部平面図を示し、図１６に、図１４の
Ａ−Ａ′線における半導体基板の要部断面図を示す。
【００４０】まず、図１２に示すように、半導体基板１
の主面上に素子分離領域２を形成する。続いて、半導体
基板１にｐ形ウエルおよびｎ形ウエルを形成した後、素
子分離領域２で囲まれた半導体基板上１の主面に薄い酸
化シリコン膜で構成されたゲート絶縁膜６を形成する。
【００４１】次に、半導体基板１上にＣＶＤ法で多結晶
シリコン膜７および窒化シリコン膜１５を順次堆積し、
次いで窒化シリコン膜１５および多結晶シリコン膜７を
レジストパターンをマスクとして順次エッチングするこ
とにより、多結晶シリコン膜７から構成される駆動用Ｍ
ＩＳＦＥＴＱｄ1 と負荷用ＭＩＳＦＥＴＱｐ1 の共通の
ゲート電極ＦＧ1 、駆動用ＭＩＳＦＥＴＱｄ2 と負荷用
ＭＩＳＦＥＴＱｐ2 の共通のゲート電極ＦＧ2 および転
送用ＭＩＳＦＥＴＱｔ1 ，Ｑｔ2 のゲート電極ＦＧ3 ，
ＦＧ4 の一部を形成する。
【００４２】次に、図示はしないが、ソース、ドレイン
の一部を構成する低濃度の半導体領域（例えば、ｎ- 形
半導体領域４ａ）を形成した後、半導体基板１上にＣＶ
Ｄ法で堆積された酸化シリコン膜をＲＩＥ法で異方性エ
ッチングして、ゲート電極ＦＧ1 〜ＦＧ4 の側壁に１層
目のサイドウォールスペーサ９ａ，９ｂを形成し、次い
で、ソース、ドレインの他の一部を構成する高濃度の半
導体領域（例えば、ｎ + 形半導体領域４ｂ）を形成す
る。
【００４３】次に、窒化シリコン膜１５を選択的に除去
し、ゲート電極ＦＧ1 〜ＦＧ4 の一部を構成する多結晶
シリコン膜７上に１層目のサイドウォールスペーサ９
ａ，９ｂで囲まれた溝１６を形成した後、サリサイド技
術を用いて、ソース、ドレインを構成する高濃度の半導
体領域の表面にシリサイド層５ａを選択的に形成する。
同時に多結晶シリコン膜７の上面にシリサイド層５ｂを
選択的に形成して、シリサイド層５ｂおよび多結晶シリ
コン膜７で構成されるゲート電極ＦＧ1 〜ＦＧ4を形成
する。
【００４４】なお、前記図４を用いて説明したと同様
に、多結晶シリコン膜７の上面にシリサイド層５ｂが形
成されても、１層目のサイドウォールスペーサ９ａ，９
ｂで囲まれたゲート電極ＦＧ1 〜ＦＧ4 上の溝１６は全
て埋め込まれず、サイドウォールスペーサ９ａ，９ｂの
上部が露出している。
【００４５】次いで、半導体基板１上にＣＶＤ法で堆積
された酸化シリコン膜をＲＩＥ法で異方性エッチングし
て、ゲート電極ＦＧ1 〜ＦＧ4 の側壁に設けられた１層
目のサイドウォールスペーサ９ａ，９ｂの側壁にさらに
２層目のサイドウォールスペーサ８ａ1 ，８ａ2 ，８ｂ
1 ，８ｂ2 を形成する。
【００４６】この際、ゲート電極ＦＧ1 〜ＦＧ4 の相対
的に短いゲート長領域では、ゲート電極ＦＧ1 〜ＦＧ4
上の溝１６はサイドウォールスペーサ８ａ1 によって完
全に埋め込まれるが、ゲート電極ＦＧ1 〜ＦＧ4 のゲー
ト長が相対的に長い部位Ａでは、ゲート電極ＦＧ1 〜Ｆ
Ｇ4 上の溝１６はサイドウォールスペーサ８ｂ1 では埋
め込まれず、シリサイド層５ｂが露出する。
【００４７】次に、図１３（ａ）に示すように、半導体
基板１上に、例えば窒化シリコン膜からなるＳＡＣ絶縁
膜１０および酸化シリコン膜からなる層間絶縁膜１１を
順次堆積した後、この層間絶縁膜１１をレジストパター
ンをマスクとしてエッチングし、続いて上記レジストパ
ターンを除去した後、露出したＳＡＣ絶縁膜１０を除去
することによって、コンタクトホール１２，１２ａを形
成する。
【００４８】これにより、ソース、ドレインを構成する
高濃度の半導体領域の表面に設けられたシリサイド層５
ａに達するコンタクトホール１２を形成する。同時に、
ゲート電極ＦＧ1 〜ＦＧ4 のゲート長が相対的に長い部
位Ａでのシリサイド層５ｂとソース、ドレインを構成す
る高濃度の半導体領域の表面に設けられたシリサイド層
５ａの両者に達し、後の工程で局所配線が埋め込まれる
コンタクトホール１２ａを形成する。
【００４９】この後、図１３（ｂ）に示すように、層間
絶縁膜１１の上層に金属膜を堆積し、例えばＣＭＰ法で
金属膜の表面を平坦化することによってコンタクトホー
ル１２の内部にプラグ１３を形成し、同時にコンタクト
ホール１２ａの内部に局所配線１３ａを形成する。図
中、プラグ１３および局所配線１３ａを網掛けのハッチ
ングで示す。
【００５０】次に、半導体基板１上に層間絶縁膜１８を
堆積した後、図１４に示すように、局所配線１３ａまた
はプラグ１３に達するコンタクトホー１９を形成した
後、コンタクトホール１９の内部にプラグ２０を形成す
る。この後、層間絶縁膜１８の上層に堆積した金属膜を
エッチングして第１層配線２１を形成する。
【００５１】次に、半導体基板１上に層間絶縁膜を堆積
した後、図１５に示すように、この層間絶縁膜をレジス
トパターンをマスクとしてエッチングすることによっ
て、スルーホール２２を形成する。次いで、スルーホー
ル２２の内部にプラグを形成し、さらに、層間絶縁膜の
上層に堆積した金属膜をエッチングして第２層配線２３
を形成することによって、ＳＲＡＭのメモリセルがほぼ
完成する。
【００５２】なお、図１５には、ゲート電極ＦＧ1 〜Ｆ
Ｇ4 、第１層配線２１、スルーホール２２および第２層
配線２３のみを記載する。
【００５３】このように、本実施の形態１によれば、レ
ジストパターンからなるマスクを用いた加工技術を追加
することなく、ゲート長が相対的に短い第１ｎチャネル
形ＭＩＳＦＥＴＱ1 のゲート電極の上部を構成するシリ
サイド層５ｂの上面にサイドウォールスペーサ８ａ1 に
よってキャップ絶縁膜を構成し、一方でゲート長が相対
的に長い第２ｎチャネル形ＭＩＳＦＥＴＱ2 のゲート電
極の上部を構成するシリサイド層５ｂの上面を露出する
ことができる。従って、サリサイド技術が適用された第
１ｎチャネル形ＭＩＳＦＥＴＱ1 および第２ｎチャネル
形ＭＩＳＦＥＴＱ2 において、リソグラフィ工程を増す
ことなく、ＳＡＣ技術を用いることができる。また、第
１ｎチャネル形ＭＩＳＦＥＴＱ1 および第２ｎチャネル
形ＭＩＳＦＥＴＱ2 のゲート電極の上部全面にシリサイ
ド層５ｂが形成されるので、上記ゲート電極の抵抗は相
対的に低くなり、応答速度の速い第１ｎチャネル形ＭＩ
ＳＦＥＴＱ1 および第２ｎチャネル形ＭＩＳＦＥＴＱ2
を得ることができる。
【００５４】（実施の形態２）図１７は、本発明の他の
実施の形態であるｎチャネル形ＭＩＳＦＥＴの半導体基
板の要部断面図である。図中、Ｑ3 は、活性領域に形成
されるゲート長が相対的に短い第３ｎチャネル形ＭＩＳ
ＦＥＴ、Ｑ4 は、素子分離領域に形成され、引き出し電
極が接続孔を通じてゲート電極に接続されるゲート長が
相対的に長い第４ｎチャネル形ＭＩＳＦＥＴを示す。
【００５５】第３ｎチャネル形ＭＩＳＦＥＴＱ3 は、半
導体基板１上に形成された素子分離領域２に囲まれた活
性領域に形成され、活性領域にはｐ形ウエル３が形成さ
れている。このｐ形ウエル３の表面には、一対のｎ- 形
半導体領域４ａおよび一対のｎ+ 形半導体領域４ｂによ
ってソース、ドレインが構成されている。
【００５６】また、上記一対のｎ- 形半導体領域４ａの
間のｐ形ウエル３の表面には、図示はしないが、しきい
値電圧制御層が形成されている。このしきい値電圧制御
層の上には酸化シリコン膜でゲート絶縁膜６が構成さ
れ、さらに、その上にはチタンナイトライド膜（Ｔｉ
Ｎ）２４ａおよび銅（Ｃｕ）膜２４ｂが下層から順次堆
積された積層膜でゲート電極２４が構成されている。こ
のゲート電極２４の上層には、窒化シリコン膜からなる
サイドウォールスペーサ２５ａが設けられている。
【００５７】サイドウォールスペーサ２５ａおよびゲー
ト電極２４の積層膜の側壁には、窒化シリコン膜からな
るサイドウォールスペーサ２６ａが形成されている。さ
らに、この積層膜の間には酸化シリコン膜からなる第１
層間絶縁膜２７ａが埋め込まれており、第１層絶縁膜２
７ａの上層には酸化シリコン膜からなる第２層間絶縁膜
２７ｂが形成されている。
【００５８】第１層間絶縁膜２７ａおよび第２層間絶縁
膜２７ｂには、一対のｎ+ 形半導体領域４ｂに達するコ
ンタクトホール１２が開孔しており、上記コンタクトホ
ール１２に埋め込まれたプラグ１３を介在して、配線層
１４が上記一対のｎ+ 形半導体領域４ｂに接続されてい
る。
【００５９】次に、第４ｎチャネル形ＭＩＳＦＥＴＱ4
は、半導体基板１上に形成された素子分離領域２の素子
分離絶縁膜２ａ上に形成されている。この第４ｎチャネ
ル形ＭＩＳＦＥＴＱ4 のゲート電極２４の上層には、前
記サイドウォールスペーサ２５ａと同一工程で形成され
た窒化シリコン膜からなるサイドウォールスペーサ２５
ｂがゲート電極２４の端部上のゲート幅方向に設けられ
ている。
【００６０】サイドウォールスペーサ２５ｂおよびゲー
ト電極２４の積層膜の側壁には窒化シリコン膜からなる
サイドウォールスペーサ２６ｂが形成されている。第１
層間絶縁膜２７ａおよび第２層間絶縁膜２７ｂには、ゲ
ート電極２４に達するコンタクトホール１２が開孔して
おり、上記コンタクトホール１２に埋め込まれたプラグ
１３を介在して、配線層１４が上記ゲート電極２４に接
続されている。
【００６１】次に、本実施の形態２であるｎチャネル形
ＭＩＳトランジの製造方法を図１８〜図２５を用いて工
程順に説明する。
【００６２】まず、図１８に示すように、例えばｐ形の
単結晶シリコンからなる半導体基板１に素子分離溝２ａ
を形成し、この素子分離溝２ｂに素子分離絶縁膜２ａを
埋め込むことによって素子分離領域２を形成する。次い
で、半導体基板１にｐ形ウエル３を形成するためのリン
をイオン打ち込みで注入した後、チャネル領域へｐ形不
純物、例えばボロンを導入して、しきい値電圧制御層を
形成する。
【００６３】続いて、半導体基板１に熱酸化処理を施し
て、ｐ形ウエル３の表面にダミーゲート絶縁膜２８を形
成した後、半導体基板１上にＣＶＤ法で多結晶シリコン
膜を堆積し、次いで多結晶シリコン膜をレジストパター
ンをマスクとしてエッチングし、多結晶シリコン膜から
構成されるダミーゲート電極２９を形成する。
【００６４】次に、ダミーゲート電極２９をマスクとし
てｐ形ウエル３にｎ形不純物をイオン打ち込みで注入
し、ソース、ドレインの一部を構成する低濃度のｎ- 形
半導体領域４ａを形成する。この後、半導体基板１上に
窒化シリコン膜を堆積した後、この窒化シリコン膜をＲ
ＩＥ法で異方性エッチングして、ダミーゲート電極２９
の側壁にサイドウォールスペーサ２６ａ，２６ｂを形成
する。
【００６５】次いで、ダミーゲート電極２９およびサイ
ドウォールスペーサ２６ａをマスクとして、ｐ形ウエル
３にｎ形不純物をイオン打ち込みで注入し、ソース、ド
レインの他の一部を構成する高濃度のｎ+ 形半導体領域
４ｂを形成する。この後、半導体基板１上に酸化シリコ
ン膜からなる第１層間絶縁膜２７ａを堆積する。
【００６６】次に、図１９に示すように、上記第１層間
絶縁膜２７ａの表面を化学的機械研磨（Chemical Mecha
nical Polishing ；ＣＭＰ）法によって研磨し、ダミー
ゲート電極２９の上面を露出させた後、図２０に示すよ
うに、ダミーゲート電極２９およびダミーゲート絶縁膜
２８を選択的に除去し、ダミーゲート電極２９およびダ
ミーゲート絶縁膜２８を除去した領域に溝３０を形成す
る。
【００６７】次に、溝３０の内部にゲート絶縁膜６およ
びゲート電極２４を順次形成する。なお、ソース、ドレ
インを構成する一対のｎ- 形半導体領域４ａおよびｎ+
形半導体領域４ｂがすでに形成されていることから、こ
の後の工程での熱負荷を小さくすることが可能となり、
耐熱性の低い高誘電体材料によってゲート絶縁膜６を構
成し、耐熱性の低い素材によってゲート電極２４を構成
することができる。さらに、ゲート電極２４下にシリコ
ンのエピタキチャル成長によるシリコン層の形成が可能
となるので、表面濃度が相対的に低いチャネル領域の不
純物分布を形成して電流駆動能力の向上を図ることがで
きる。
【００６８】本実施の形態２では、前述したように、ゲ
ート電極２４をチタンナイトライド膜２４ａおよび銅膜
２４ｂからなる積層膜によって構成する。まず、図２１
に示すように、ゲート絶縁膜６を形成した後、半導体基
板１上にチタンナイトライド膜２４ａおよび銅膜２４ｂ
を順次堆積する。次に、図２２に示すように、銅膜２４
ｂおよびチタンナイトライド膜２４ａをＣＭＰ法によっ
て研磨することにより、第１層間絶縁膜２７ａ上の銅膜
２４ｂおよびチタンナイトライド膜２４ａを除去し、溝
３０の内部にチタンナイトライド膜２４ａおよび銅膜２
４ｂを残す。この際、溝３０の内部を全て埋め込まず、
サイドウォールスペーサ２６ａ，２６ｂで囲まれた溝３
０ａを形成する。
【００６９】次に、図２３に示すように、半導体基板１
上に窒化シリコン膜３１をＣＶＤ法で堆積する。この
際、窒化シリコン膜３１の膜厚をＤSiN 、窒化シリコン
膜３１のステップカバレジをＲSiN 、第３ｎチャネル形
ＭＩＳＦＥＴＱ3 のゲート長をＬ3 、第４ｎチャネル形
ＭＩＳＦＥＴＱ4 のゲート長をＬ4 とすると、 式（２） Ｌ4 ＞２×ＤSiN ＲSiN ＞Ｌ3 を満たして窒化シリコン膜３１は形成される。
【００７０】次に、図２４に示すように、窒化シリコン
膜３１をＲＩＥ法で異方性エッチングして、第３ｎチャ
ネル形ＭＩＳＦＥＴＱ3 のゲート電極２４上の溝３０ａ
の側壁にサイドウォールスペーサ２５ａを形成し、第４
ｎチャネル形ＭＩＳＦＥＴＱ 4 のゲート電極２４上の溝
３０ａの側壁にサイドウォールスペーサ２５ｂを形成す
る。
【００７１】前記式（２）を満たすことによって、第３
ｎチャネル形ＭＩＳＦＥＴＱ3 のゲート電極２４上の溝
３０ａはサイドウォールスペーサ２５ａによって完全に
埋め込まれるが、第４ｎチャネル形ＭＩＳＦＥＴＱ4 の
ゲート電極２４上の溝３０ａはサイドウォールスペーサ
２５ｂでは埋め込まれず、ゲート電極２４の上面の一部
が露出する。
【００７２】次に、図２５に示すように、半導体基板１
上に、例えば酸化シリコン膜からなる第２層間絶縁膜２
７ｂを堆積した後、第２層間絶縁膜２７ｂおよび第１層
間絶縁膜２７ａをレジストパターンをマスクとして順次
エッチングし、第３ｎチャネル形ＭＩＳＦＥＴＱ3 のソ
ース、ドレインを構成するｎ+ 形半導体領域４ｂに達す
るコンタクトホール１２を形成する。同時に、第４ｎチ
ャネル形ＭＩＳＦＥＴＱ4 のゲート電極２４に達するコ
ンタクトホール１２を形成する。
【００７３】この後、第２層間絶縁膜２１ｂの上層に金
属膜を堆積した後、例えばＣＭＰ法で上記金属膜の表面
を平坦化することによってコンタクトホール１２の内部
に金属膜を埋め込みプラグ１３を形成する。次いで、第
２層間絶縁膜２７ｂの上層に堆積した金属膜をエッチン
グして配線層１４を形成することにより、前記図１７に
示した第３ｎチャネル形ＭＩＳＦＥＴＱ3 および第４ｎ
チャネル形ＭＩＳＦＥＴＱ4 がほぼ完成する。
【００７４】なお、図２６に示すように、本実施の形態
２を用いることにより、例えば第３ｎチャネル形ＭＩＳ
ＦＥＴＱ3 のソース、ドレインを構成する一方のｎ+ 半
導体領域４ｂと第４ｎチャネル形ＭＩＳＦＥＴＱ4 のゲ
ート電極２４とを接続する局所配線１３ａを形成するこ
とができる。
【００７５】このように、本実施の形態２によれば、レ
ジストパターンからなるマスクを用いた加工技術を追加
することなく、ゲート長が相対的に短い第３ｎチャネル
形ＭＩＳＦＥＴＱ3 のゲート電極２４の上面にサイドウ
ォールスペーサ２５ａによってキャップ絶縁膜を構成
し、一方でゲート長が相対的に長い第４ｎチャネル形Ｍ
ＩＳＦＥＴＱ4 のゲート電極２４の上面を露出すること
ができる。従って、ダミーゲート技術が適用された第３
ｎチャネル形ＭＩＳＦＥＴＱ3 および第４ｎチャネル形
ＭＩＳＦＥＴＱ4 において、リソグラフィ工程を増すこ
となく、ＳＡＣ技術を用いることができる。
【００７６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００７７】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００７８】本発明によれば、サリサイド技術が適用さ
れた複数のＭＩＳトランジスタにおいて、リソグラフィ
工程を増すことなく、ＳＡＣ技術を用いることができ、
さらに、ゲート電極の抵抗がシリサイド層によって低減
することから、応答速度の速いＭＩＳトランジスタを得
ることができる。
【００７９】また、本発明によれば、ダミーゲート技術
が適用されたＭＩＳトランジスタにおいて、リソグラフ
ィ工程を増すことなく、ＳＡＣ技術を用いることができ
る。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴを示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図３】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図４】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図５】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図６】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図７】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図８】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図９】本発明の一実施の形態であるｎチャネル形ＭＩ
ＳＦＥＴの製造方法を示す半導体基板の要部断面図であ
る。
【図１０】本発明の一実施の形態であるｎチャネル形Ｍ
ＩＳＦＥＴの変形例を示す半導体基板の要部断面図であ
る。
【図１１】本発明の一実施の形態であるｎチャネル形Ｍ
ＩＳＦＥＴの変形例を示す半導体基板の要部断面図であ
る。
【図１２】本発明の一実施の形態であるｎチャネル形Ｍ
ＩＳＦＥＴの変形例の製造方法を示す半導体基板の要部
平面図である。
【図１３】本発明の一実施の形態であるｎチャネル形Ｍ
ＩＳＦＥＴの変形例の製造方法を示す半導体基板の要部
平面図である。
【図１４】本発明の一実施の形態であるｎチャネル形Ｍ
ＩＳＦＥＴの変形例の製造方法を示す半導体基板の要部
平面図である。
【図１５】本発明の一実施の形態であるｎチャネル形Ｍ
ＩＳＦＥＴの変形例の製造方法を示す半導体基板の要部
平面図である。
【図１６】図１４のＡ′−Ａ′線における半導体基板の
要部断面図である。
【図１７】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴを示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図１９】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２０】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２１】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２２】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２３】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２４】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２５】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの製造方法を示す半導体基板の要部断面図
である。
【図２６】本発明の他の実施の形態であるｎチャネル形
ＭＩＳＦＥＴの変形例を示す半導体基板の要部断面図で
ある。
【符号の説明】
１ 半導体基板 ２ 素子分離領域 ２ａ 素子分離絶縁膜 ２ｂ 素子分離溝 ３ ｐ形ウエル ４ａ ｎ- 形半導体領域 ４ｂ ｎ+ 形半導体領域 ５ａ シリサイド層 ５ｂ シリサイド層 ６ ゲート絶縁膜 ７ 多結晶シリコン膜 ８ａ1 サイドウォールスペーサ ８ａ2 サイドウォールスペーサ ８ｂ1 サイドウォールスペーサ ８ｂ2 サイドウォールスペーサ ９ａ サイドウォールスペーサ ９ｂ サイドウォールスペーサ １０ ＳＡＣ絶縁膜 １１ 層間絶縁膜 １２ コンタクトホール １２ａ コンタクトホール １３ プラブ １３ａ 局所配線 １４ 配線層 １５ 窒化シリコン膜 １６ 溝 １７ 酸化シリコン膜 １８ 層間絶縁膜 １９ コンタクトホール ２０ プラグ ２１ 第１層配線 ２２ スルーホール ２３ 第２層配線 ２４ ゲート電極 ２４ａ チタンナイトライド膜 ２４ｂ 銅膜 ２５ａ サイドウォールスペーサ ２５ｂ サイドウォールスペーサ ２６ａ サイドウォールスペーサ ２６ｂ サイドウォールスペーサ ２７ａ 第１層間絶縁膜 ２７ｂ 第２層間絶縁膜 ２８ ダミーゲート絶縁膜 ２９ ダミーゲート電極 ３０ 溝 ３０ａ 溝 ３１ 窒化シリコン膜 Ｑ1 第１ｎチャネル形ＭＩＳＦＥＴ Ｑ2 第２ｎチャネル形ＭＩＳＦＥＴ Ｑ3 第３ｎチャネル形ＭＩＳＦＥＴ Ｑ4 第４ｎチャネル形ＭＩＳＦＥＴ ＤSiO 酸化シリコン膜の膜厚 ＲSiO 酸化シリコン膜のステップカバレジ Ｌ1 第１ｎチャネル形ＭＩＳＦＥＴのゲート長 Ｌ2 第２ｎチャネル形ＭＩＳＦＥＴのゲート長 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＦＧ1 ゲート電極 ＦＧ2 ゲート電極 ＦＧ3 ゲート電極 ＦＧ4 ゲート電極 Ａ ゲート長が相対的に長い部位
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 21/88 Ｒ 21/768 21/90 Ｃ 21/8244 27/08 １０２Ｄ 27/11 27/10 ３８１ Ｆターム(参考） 4M104 AA01 BB01 BB04 BB20 BB30 CC05 DD03 DD04 DD07 DD16 DD26 DD43 DD75 EE05 EE09 EE12 EE17 FF13 FF14 GG09 GG14 GG16 HH14 HH16 5F033 HH04 HH11 HH26 HH33 KK01 KK11 KK26 KK33 MM07 MM12 MM13 PP06 QQ08 QQ09 QQ10 QQ13 QQ38 QQ39 QQ48 QQ58 QQ59 QQ65 RR04 RR06 SS11 TT02 TT07 TT08 VV06 VV16 XX03 XX09 XX10 XX31 XX33 5F048 AA01 AA09 AB01 AC01 BB03 BB04 BB06 BB08 BB09 BB11 BB12 BB14 BC06 BD10 BE04 BF06 BF07 BF11 BF15 BF16 BG14 DA23 DA25 DA30 5F083 BS05 BS07 BS17 BS19 BS27 BS47 GA02 GA28 JA02 JA32 JA35 JA53 JA56 PR03 PR21 PR29 PR40

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 ゲート長が互いに異なる複数のＭＩＳト
    ランジスタを有する半導体集積回路装置であって、ゲー
    ト長が相対的に短い第１ＭＩＳトランジスタの第１ゲー
    ト電極の上面はサイドウォールスペーサによって構成さ
    れるキャップ絶縁膜で覆われており、ゲート長が相対的
    に長い第２ＭＩＳトランジスタの第２ゲート電極の上面
    には前記第２ゲート電極を露出させてサイドウォールス
    ペーサが形成されていることを特徴とする半導体集積回
    路装置。
  2. 【請求項２】 ゲート長が互いに異なる複数のＭＩＳト
    ランジスタを形成する半導体集積回路装置の製造方法で
    あって、（ａ）半導体基板上にゲート長が相対的に短い
    第１ゲート電極と、ゲート長が相対的に長い第２ゲート
    電極とを形成する工程と、（ｂ）前記第１ゲート電極お
    よび前記第２ゲート電極上に、第１のサイドウォールス
    ペーサで囲まれた溝を形成する工程と、（ｃ）前記半導
    体基板上に絶縁膜を堆積した後、前記絶縁膜をエッチバ
    ックすることにより、前記第１ゲート電極および前記第
    ２ゲート電極の上面に第２のサイドウォールスペーサを
    形成する工程とを有することを特徴とする半導体集積回
    路装置の製造方法。
  3. 【請求項３】 ゲート長が互いに異なる複数のＭＩＳト
    ランジスタを形成する半導体集積回路装置の製造方法で
    あって、（ａ）半導体基板上にゲート長が相対的に短い
    第１ゲート電極と、ゲート長が相対的に長い第２ゲート
    電極とを形成する工程と、（ｂ）前記第１ゲート電極お
    よび前記第２ゲート電極上に、第１のサイドウォールス
    ペーサで囲まれた溝を形成する工程と、（ｃ）前記半導
    体基板上に絶縁膜を堆積した後、前記絶縁膜をエッチバ
    ックすることにより、前記第１ゲート電極および前記第
    ２ゲート電極の上面に第２のサイドウォールスペーサを
    形成する工程とを有し、 前記絶縁膜の膜厚をＤ、前記絶縁膜のステップカバレジ
    をＲ、前記第１ゲート電極のゲート長をＬ1 、前記第２
    ゲート電極のゲート長をＬ2 とすると、Ｌ2 ＞２×ＤＲ
    ＞Ｌ1 の関係を満足することを特徴とする半導体集積回
    路装置の製造方法。
  4. 【請求項４】 ゲート長が互いに異なる複数のＭＩＳト
    ランジスタを形成する半導体集積回路装置の製造方法で
    あって、（ａ）半導体基板上にゲート長が相対的に短い
    第１ゲート電極と、ゲート長が相対的に長い第２ゲート
    電極とを形成する工程と、（ｂ）前記第１ゲート電極お
    よび前記第２ゲート電極上に、第１のサイドウォールス
    ペーサで囲まれた溝を形成する工程と、（ｃ）前記半導
    体基板上に絶縁膜を堆積した後、前記絶縁膜をエッチバ
    ックすることにより、前記第１ゲート電極および前記第
    ２ゲート電極の上面に第２のサイドウォールスペーサを
    形成する工程とを有し、 前記絶縁膜の膜厚をＤ、前記絶縁膜のステップカバレジ
    をＲ、前記第１ゲート電極のゲート長をＬ1 、前記第２
    ゲート電極のゲート長をＬ2 とすると、Ｌ2 ＞Ｌ1 ＞２
    ×ＤＲの関係を満足し、かつ前記第１ゲート電極と前記
    第１ゲート電極を備えたＭＩＳトランジスタのソース、
    ドレインを構成する半導体領域に達する接続孔との合わ
    せ余裕がＤＲ以下であることを特徴とする半導体集積回
    路装置の製造方法。
  5. 【請求項５】 ゲート長が互いに異なる複数のＭＩＳト
    ランジスタを形成する半導体集積回路装置の製造方法で
    あって、（ａ）半導体基板上にゲート長が相対的に短い
    第１ゲート電極と、ゲート長が相対的に長い第２ゲート
    電極とを形成する工程と、（ｂ）前記第１ゲート電極お
    よび前記第２ゲート電極上に、第１のサイドウォールス
    ペーサで囲まれた溝を形成する工程と、（ｃ）前記半導
    体基板上に絶縁膜を堆積した後、前記絶縁膜をエッチバ
    ックすることにより、前記第１ゲート電極および前記第
    ２ゲート電極の上面に第２のサイドウォールスペーサを
    形成する工程とを有し、 前記第１ゲート電極および前記第２ゲート電極は、多結
    晶シリコン膜と前記多結晶シリコン膜のシリサイド化技
    術で形成されたシリサイド層とによって、あるいはダミ
    ーゲート技術で形成された金属膜によって構成されるこ
    とを特徴とする半導体集積回路装置の製造方法。
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