JP3975578B2

JP3975578B2 - 半導体装置の製造方法

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Publication number: JP3975578B2
Application number: JP27053698A
Authority: JP
Inventors: 良彦磯部; 秀敏河合; 村本　　英俊; 誠裕荻野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-05-21
Filing date: 1998-09-08
Publication date: 2007-09-12
Anticipated expiration: 2018-09-08
Also published as: JP2000040819A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特にシリコンウェハにＭＯＳ型のトランジスタを形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩにおいて、回路素子の高速化の要請に対し、ＭＯＳ型のトランジスタのゲート、ソースおよびドレインをシリサイド化して配線抵抗を低減するサリサイド技術が知られており、ＬｏｇｉｃＬＳＩにおいて広く適用されている。サリサイド技術は、Ｔi 等の金属を堆積してゲート、ソースおよびドレインの表面をシリサイド化するものである。
【０００３】
【発明が解決しようとする課題】
しかしＬＳＩでは、抵抗値が低くなることが必ずしも望ましくない回路がある。例えば静電破壊防止のための保護回路においては、ソースおよびドレインの拡散層の表面抵抗が低くなることで静電破壊耐量が必要な耐量に達しないおそれがあり、かかる保護回路等のトランジスタは選択的に非サリサイドとする必要がある。
【０００４】
また、トランジスタをサリサイド技術で作ると、ソースおよびドレインとの接合部において、僅かなリーク電流が生じる。このリーク電流はＬｏｇｉｃＬＳＩにおいては問題にならないが、ＤＲＡＭのメモリセルのスイッチ用のトランジスタにおいてはキャパシタの電荷保持特性を劣化させる。このためＬｏｇｉｃ部とＤＲＡＭ部とを１チップの中に混載させる場合、サリサイドとするトランジスタと、非サリサイドとするトランジスタとに作り分ける必要がある。
【０００５】
本発明は上記実情に鑑みなされたもので、ウェハ内でシリサイド化する領域とそうでない領域とを作り分けることのできる半導体装置の製造方法を提供することを目的とする。
【０００９】
第１の不純物注入工程において不純物が注入されたシリコンウェハの表面においては、したがって非シリサイドとする領域であるソースまたはドレイン部においては、続く熱酸化工程において、酸化速度が助長され、その他の部位よりも厚い酸化膜が成長し、酸化膜エッチング工程後にも残される。したがって上記ソースまたはドレイン部はシリサイド化しない。このようにマスク精度、重ね合わせ精度の管理等を厳しくすることなく、ソースまたはドレインのみを自己整合的にシリサイド化しないようにすることができる。
【００１０】
【課題を解決するための手段】
請求項１記載の発明では、本発明の課題を解決するために、半導体装置の製造方法において、上記トランジスタ形成工程では、シリコンウェハにトランジスタ領域を画成するウェルを形成した後に、酸化膜形成工程と、酸化膜エッチング工程とを行い、
上記酸化膜形成工程として、
熱酸化によりシリコンウェハの全面にゲート酸化膜を、ソースおよびドレインを非シリサイドとするトランジスタ領域を厚く、ソースおよびドレインをシリサイド化するトランジスタ領域を薄く形成する第１の熱酸化工程と、
全面に上記ゲート酸化膜が形成された状態にて、各トランジスタ領域にゲートを形成するゲート形成工程と、
熱酸化によりシリコンウェハの全面に酸化膜を形成する第２の熱酸化工程と、各トランジスタ領域のソースおよびドレインを形成する位置に不純物を注入してソースおよびドレインとなる拡散層を形成する不純物注入工程、
とをこの順で行って、上記トランジスタ領域にソースおよびドレインを形成するとともに、トランジスタ領域の全面に酸化膜を、非シリサイドとするソースおよびドレイン領域を厚く、シリサイド化しようとするソースおよびドレイン領域とゲート領域を薄く形成し、
上記酸化膜エッチング工程として、
酸化膜形成工程により形成された酸化膜を、上記シリサイド化しようとするソースおよびドレイン領域とゲート領域を全部除去し、上記非シリサイドとするソースおよびドレイン領域を残すエッチング量にてエッチングするようにしたものである。
【００１１】
第１の熱酸化工程はゲート形成前に行われるので、このとき、非シリサイドとするソースおよびドレインを形成する位置に形成された酸化膜が、後から形成されるゲートの上に形成されることはない。しかして、マスク精度、重ね合わせ精度の管理等を厳しくしなくとも正確に、酸化膜を、非シリサイドとする領域であるソースおよびドレインを形成する位置では厚く、ゲート上では薄くすることができる。したがって、上記ソースおよびドレイン部のみがシリサイド化しない。このようにマスク精度、重ね合わせ精度の管理等を厳しくすることなく、ソースおよびドレインのみを自己整合的にシリサイド化しないようにすることができる。
【００１２】
請求項２記載の発明では、上記非シリサイドとする領域を一部のトランジスタのソースおよびドレインとする。そして請求項２記載の発明に加え、上記第１の熱酸化工程では、上記シリコンウェハの全面に酸化膜を形成した後、該酸化膜のうち、ソースおよびドレインをシリサイドとするトランジスタ領域を選択的にエッチングして上記トランジスタ領域の酸化膜の膜厚を減じる酸化膜減退工程を行うゲート酸化膜となる。
【００１３】
酸化膜減退工程により、酸化膜が、シリサイド化しようとするソースおよびドレインを形成する位置では薄く、非シリサイドとするソースおよびドレインを形成する位置では厚くなるように、酸化膜の厚さに差がつけられる。このように、同じシリコンウェハで、ゲートはシリサイド化し、かつソースおよびドレインは非シリサイドとするトランジスタと、ソースおよびドレインがシリサイド化したトランジスタとを作り分けることができる。
【００１４】
請求項３記載の発明では、上記酸化膜形成工程では、すべてのトランジスタのゲート上に酸化膜を一定の膜厚に形成する。
【００１５】
ゲート上の酸化膜が一定の膜厚としてあるので、酸化膜エッチング工程において、すべてのトランジスタのゲート上の酸化膜が同時に速やかに全部、除去される。一部のゲートが過剰なオーバーエッチングとなることを防止することができる。
【００１６】
【発明の実施の形態】
（第１実施形態）
図１、図２は、１チップ中にＬｏｇｉｃ部とＤＲＡＭ部との両方を搭載したＬＳＩのウェハプロセスにおいて、各段階のシリコンウェハの断面を示すもので、これにより本発明の半導体装置の製造方法を説明する。シリコンウェハ１０の、図中、左側がＬｏｇｉｃ部のトランジスタ領域２０Ａであり、右側がＤＲＡＭ部のトランジスタ領域２０Ｂである。なお、以下の説明においてトランジスタはｎＭＯＳとして説明する。本発明の半導体装置の製造方法は、ＭＯＳ型のトランジスタ構造を形成するトランジスタ形成工程と、金属を堆積する堆積工程と、金属をシリサイド化するシリサイド化工程とを行うようになっており、基本的に一般的なウェハプロセスを用いている。
【００１７】
トランジスタ形成工程では、先ず、シリコンウェハ１０に各トランジスタ領域を絶縁分離するシャロートレンチアイソレーション（ＳＴＩ）１１を形成するとともに、トランジスタ領域に共通にＰ型のウェル（Ｐwell）１２を形成する。そして、シリコンウェハ１０表面の全面にゲート酸化膜１３を熱酸化により形成する。その後、リン（Ｐ）をドーピングした多結晶Ｓi （Ｐoly Ｓi ）を全面に堆積し、通常のホトリソグラフィー工程およびエッチング工程を行ってゲート酸化膜１３により絶縁されたゲート１４を形成する（図１（ａ））。
【００１８】
次いで、トランジスタのソースおよびドレインの電界緩和層を形成すべく、シリコンウェハ１０の、ゲート１４の両端側に不純物イオンを注入し、ソースおよびドレインの不純物濃度よりも低濃度の不純物拡散領域１５を形成する。そしてＣＶＤ法により、全面に酸化膜１６を形成する（図１（ｂ））。このときゲート１４の側面にもシリコンウェハ１０の表面から立ち上がる酸化膜１６ａが形成される。
【００１９】
次いで、全面をドライエッチングして上記酸化膜１６ａのみ残し、Ｓi Ｏ₂ の側壁１６ａを形成する。次いで、第１の不純物注入工程を行う。第１の不純物注入工程は、トランジスタ領域２０Ｂについてのソース／ドレイン形成工程である。すなわち、ホトリソグラフィー工程により、シリサイドを形成しないトランジスタ領域２０Ｂの、ソースおよびドレイン設計位置（ゲート１４の両側位置）が開口するホトレジストパターンを形成し、これをマスクとして、Ａs 等の不純物イオンを注入して不純物濃度の高い不純物拡散領域を形成し、該不純物拡散領域をソースおよびドレイン１７Ｂとする（図１（ｃ））。
【００２０】
次いで、再び全面を熱酸化し酸化膜１８を形成する熱酸化工程を行う。図３は、かかる熱酸化により形成された酸化膜１８の厚さを示すもので、ウェット酸化を８５０°Ｃで行ったときのものである。「Ｓi 上」はトランジスタ領域２０Ａのソースおよびドレイン設計位置すなわちゲート１４の両端側のシリコンウェハ１０のＳi 露出部上を、「ｎ＋Ｓ／Ｄ」はトランジスタ領域２０Ｂのソースおよびドレイン１７Ａ上を、「Ｐoly Ｓi 上」はゲート１４上を示している。なおソースおよびドレイン１７Ｂは、Ａs を加速電圧４０ｋＶで５×１０¹⁵個／ｃｍ² のイオン注入を行ったものである。
【００２１】
さて、不純物濃度の高い領域上では酸化速度が助長され、厚い酸化膜が形成されることが知られているが、酸化膜形成工程の前にソース／ドレイン形成工程が行われてトランジスタ領域２０Ｂのソースおよびドレイン１７Ｂは既に形成されているから、不純物濃度は高くなっている。この結果、トランジスタ領域２０Ｂのソースおよびドレイン１７Ｂ上では、酸化膜１８が７２ｎｍもの膜厚に成長し、ゲート１４上の１８ｎｍおよび、トランジスタ領域２０Ａのソースおよびドレイン設計位置の４ｎｍと比してはるかに厚い酸化膜となる。
【００２２】
そして再びホトリソグラフィー工程とイオン注入工程の組み合わせにより、第２の不純物注入工程を行う。第２の不純物注入工程は、トランジスタ領域２０Ａについてのソース／ドレイン形成工程である。今度は、前のソース／ドレイン形成工程においてソースおよびドレインが形成されなかったトランジスタ領域２０Ａの、ゲート１４の両端側位置を開口したホトレジストパターンを形成し、これをマスクとして酸化膜１８を介してシリコンウェハ１０に不純物イオンを注入して不純物濃度の高い不純物拡散領域を形成し、該不純物拡散領域をソースおよびドレイン１７Ａとする（図１（ｄ））。
【００２３】
かかる第１の不純物注入工程、熱酸化工程および第２の不純物注入工程により、ソースおよびドレイン１７Ａ，１７Ｂを形成するとともに、ゲート１４上ならびにトランジスタ領域２０Ａのソースおよびドレイン１７Ａ上の酸化膜厚と、トランジスタ領域２０Ｂのソースおよびドレイン１７Ｂ上の酸化膜厚に差をつけることができる（酸化膜形成工程）。
【００２４】
次いで、全面をドライエッチングする酸化膜エッチング工程を行う。このエッチングにより、先ず、最も薄いトランジスタ領域２０Ａのソースおよびドレイン１７Ａ上の酸化膜１８が除去されてソースおよびドレイン１７Ａが露出し、次いでゲート１４上の酸化膜１８が除去されてゲート１４が露出する。そしてトランジスタ領域２０Ｂのソースおよびドレイン１７Ｂ上の酸化膜１８が残っている時点でエッチングを終了する（図２（ｅ））。ここで、図３より知られるように、ゲート１４上の酸化膜１８が完全に除去されるようにオーバーエッチング時間を設定して酸化膜１８のエッチング量を３６ｎｍとしても、トランジスタ領域２０Ｂのソースおよびドレイン１７Ｂ上の酸化膜１８は、なお３６ｎｍ残っている。したがってこのエッチングにより、酸化膜１８は、容易に、トランジスタ領域２０Ｂのソースおよびドレイン１７Ｂ上のみ（酸化膜１８ａ）残すことができる。
【００２５】
次いで、金属堆積工程を行う。すなわちスパッタリング法により全面にＴi ／Ｔi Ｎを堆積し堆積層１９を形成する（図２（ｆ））。
【００２６】
次いで、シリサイド化工程を行う。すなわち全体にＲＴＡにより熱処理を加える。これにより、堆積したＴi ／Ｔi ＮがＳi またはＰoly Ｓi と直接接している部分のみシリサイド化しＴi Ｓi₂が形成され、Ｔi ／Ｔi Ｎが酸化膜１８ａと接触している部分（すなわち酸化膜１８ａ上）ではシリサイド化しない。さらに金属選択エッチング工程を行う。すなわち、ウェット選択エッチングにより、酸化膜１８ａ上のＴi ／Ｔi Ｎを除去する（図２（ｇ））。
【００２７】
かくして、Ｌｏｇｉｃ部のトランジスタ領域２０Ａは、ゲート１４、ソースおよびドレイン１７Ａとも表面にシリサイド１４１，１７１が形成されてトランジスタ２１Ａが完成し、ＤＲＡＭ部のトランジスタ領域２０Ｂは、ゲート１４のみ表面にシリサイド１４１が形成されてトランジスタ領域２１Ｂが完成する。この後は、通常の配線工程が行われてウェハプロセスが終了する。
【００２８】
このように、本発明の半導体装置の製造方法によれば、同じシリコンウェハにおいて、ゲート、ソースおよびドレインともシリサイド化したトランジスタと、ゲートのみシリサイド化したトランジスタとを作り分けることができる。しかも非サリサイドとしたトランジスタにおいても、ゲートについてはシリサイド化することができるので、ゲートの低抵抗化と、ソースおよびドレインとゲート間のリーク電流防止とを両立せしめることができ、ＤＲＡＭのメモリセルに好適な構造を実現できる。
【００２９】
しかも、シリサイド化しないようにするためのマスク用の酸化膜を、トランジスタが完成し全面に酸化膜を形成した後に、ホトリソグラフィー工程とエッチング工程とにより非シリサイド化しようとする領域のみマスク用の酸化膜を残し、その状態で金属堆積工程を行う方法に比べて、次の効果がある。すなわち上記方法では、ソースおよびドレインを非シリサイドとしこれと隣接するゲートをシリサイド化するには、ホトリソグラフィー用のマスクの精度、重ね合わせ精度、ホトレジストパターンの寸法精度等は相当厳しく管理する必要があり、実際上、不可能といってよい。これに対して、本発明の方法では、ソースおよびドレインは不純物イオンを注入して不純物濃度を高めた領域であり、かかる不純物濃度を高めた領域の上に、シリサイド化しないようにするためのマスクとなる厚い酸化膜が自己整合的に形成されるので、マスクの精度等を管理することなく、常に、ソースおよびドレインがシリサイド化しないようにすることができる。
【００３０】
また本実施形態は、本発明の製造方法により、１チップ内にＬｏｇｉｃ部とＤＲＡＭ部とを混載し、トランジスタのゲート、ソースおよびドレインのうち、ＤＲＡＭ部のトランジスタのソースおよびドレインのみをシリサイド化しないようにしたが、ＤＲＡＭ単体のチップにおいて、ゲートのみシリサイド化するときにも本製造方法を適用することができる。
【００３１】
また本発明の製造方法により、上記保護トランジスタのソースおよびドレインのみシリサイド化しないようにすることもできる。この場合、ソースおよびドレインの両方を非シリサイド化するのではなく、上記酸化膜形成工程の前にドレイン部のみイオン注入を行うことでゲート、ソースをシリサイド化し、ドレインのみをシリサイド化しないようにしてもよい。ＥＳＤ用の保護素子も信号の入出力のバッファに使われるが、できるだけ多く電流能力を取りたい一方、ＥＳＤのような高エネルギーが入力された時、ドレイン端のゲート酸化膜が壊れるおそれがある。これを防ぐため、ドレインの抵抗を上げ（シリサイド化しない）、ソース側は電流能力確保のため低抵抗化する（サリサイド化する）ことができる。または本発明の製造方法をＣＭＯＳトランジスタに適用し、ＣＭＯＳトランジスタのＮchトランジスタとＰchトランジスタとのうちいずれかの、ソースおよびドレインをシリサイド化しないようにすることもできる。
【００３２】
（第２実施形態）
図４、図５、図６、図７は、ＬＳＩのウェハプロセスの、各段階のシリコンウェハの断面を示すもので、これにより、図中、右側のトランジスタのソースおよびドレインのみを非シリサイドとする本発明の別の製造方法を説明する。なお基本的なプロセスは第１実施形態と同じであるので、第１実施形態と実質的に同じ部分については同一番号を付し、第１実施形態との相違点を中心に説明する。先ず、シリコンウェハ１０に各トランジスタ領域を絶縁分離するＳＴＩ１１を形成するとともに、トランジスタ領域３０Ａ，３０Ｂに共通にＰwell１２を形成する（図４（ａ））。そして犠牲酸化膜１００を除去する（図４（ｂ））。
【００３３】
次いで、第１の熱酸化工程を行う。先ず、熱酸化によりシリコンウェハ１０の全面に酸化膜３１を形成する（図４（ｃ））。
【００３４】
この熱酸化後、酸化膜減退工程を行う。先ず、ホトリソグラフィーにより、ソースおよびドレインを非シリサイドとするトランジスタ領域３０Ｂをレジストパターン３２により被覆せしめる（図４（ｄ））。次いで、ウェットエッチングにより、レジストパターン３２非形成の、ゲート、ソースおよびドレインをシリサイド化しようとするトランジスタ領域３０Ａの酸化膜３１を選択的に除去する（図５（ｅ））。
【００３５】
酸化膜減退工程は、次に、レジスト除去の後、全面を熱酸化する。これにより、トランジスタ領域３０Ａでは再び酸化膜３１ａが形成されるが、上記ウェットエッチング時にレジストパターン３２により保護されていたトランジスタ領域３０Ｂの酸化膜３１ｂよりも薄くなる（図５（ｆ））。これら酸化膜３１ａ，３１ｂは各トランジスタ領域３０Ａ，３０Ｂに形成されるトランジスタのゲート酸化膜３１ａ，３１ｂとなる。
【００３６】
その後、ゲート酸化膜３１ａ，３１ｂにより絶縁されたゲート１４を形成するゲート形成工程を行う（図５（ｇ））。
【００３７】
次いで、全面を熱酸化により酸化膜３３を形成する。この熱酸化では、酸化膜３３が、ゲート１４上の膜厚がトランジスタ領域３０Ａのゲート１４の両端側のソースおよびドレイン設計位置と同程度となるようにする。そしてゲート１４の両側位置に電界緩和層となる不純物拡散領域１５を形成する（図５（ｈ））。
【００３８】
この後、全面に絶縁膜１６を堆積し全面をドライエッチングすることにより、ゲート１４横に側壁１６ａを形成する。このときのエッチング量は、酸化膜３３が、トランジスタ領域３０Ａの薄膜のソースおよびドレインの設計位置で全部除去され、トランジスタ領域３０Ｂの厚膜のソースおよびドレイン設計位置で一定厚さ残るように設定する（図６（ｉ））。なお、酸化膜３３は、ゲート１４上ではトランジスタ領域３０Ａのソースおよびドレイン設計位置と略同じ膜厚としたから、トランジスタ領域３０Ａのソースおよびドレイン設計位置と略同時に全部除去され、一方のゲート１４が過剰にオーバーエッチングになることが防止される。
【００３９】
次いで、熱酸化により、全面に酸化膜３４を形成する。この熱酸化は、酸化膜３３を形成した熱酸化とともに第２の熱酸化工程を構成する。上記ドライエッチングにおいて、トランジスタ領域３０Ｂのソースおよびドレイン設計位置の酸化膜３３ｂが一定厚さ残っているので、トランジスタ領域３０Ａのソースおよびドレイン設計位置およびゲート１４の上には薄い酸化膜３４ａが、トランジスタ領域３０Ｂのソースおよびドレイン設計位置には厚い酸化膜３４ｂが再び形成される。
【００４０】
次いで、不純物注入工程を行う。この不純物注入工程はソース／ドレイン形成工程である。すなわち、ホトリソグラフィーにより、ソースおよびドレイン設計位置が開口するホトレジストパターンを形成し、これをマスクとして、Ａs 等の不純物イオンを注入して不純物濃度の高い不純物拡散領域を形成し、該不純物拡散領域をソースおよびドレイン１７Ｃ，１７Ｄとする（図６（ｊ））。
【００４１】
かかる第１の熱酸化工程、ゲート形成工程、第２の熱酸化工程および不純物注入工程により、ゲート１４、ならびにソースおよびドレイン１７Ｃ，１７Ｄを形成するとともに、ゲート１４上ならびにトランジスタ領域３０Ａのソースおよびドレイン１７Ｃ上の酸化膜厚と、トランジスタ領域３０Ｂのソースおよびドレイン１７Ｄ上の酸化膜厚に差をつけることができる（酸化膜形成工程）。
【００４２】
次いで酸化膜エッチング工程を行う。すなわち、全面をドライエッチングする。エッチングは、トランジスタ領域３０Ａのソースおよびドレイン１７Ｃ上の薄い酸化膜３４ａおよびゲート１４上の薄い酸化膜３４ｃが除去された時点で止め、トランジスタ領域３０Ｂのソースおよびドレイン１７Ｄ上の厚い酸化膜３４ｂは一定量残す（図６（ｋ））。
【００４３】
次いで、金属堆積工程を行い、Ｔi ／Ｔi Ｎの堆積層１９を形成する（図６の（ｌ））。堆積層１９はトランジスタ領域３０Ａのソースおよびドレイン１７Ｃおよびゲート１４上ではシリコンと接触し、トランジスタ領域３０Ｂのソースおよびドレイン１７Ｄ上では酸化膜３４ｂと接触する。
【００４４】
次いで、シリサイド化工程を行う。すなわち全体にＲＴＡにより熱処理を加え、堆積層１９が、シリコンと接触しているトランジスタ領域３０Ａのソースおよびドレイン１７Ｃおよびゲート１４上のみシリサイド化し、酸化膜３４ｂに被覆されたトランジスタ領域３０Ｂのソースおよびドレイン１７Ｄはシリサイド化しない。この酸化膜３４ｂ上のＴi ／Ｔi Ｎを、続く金属選択エッチング工程（ウェット選択エッチング）により、除去する（図７（ｍ））。
【００４５】
かくして、トランジスタ領域３０Ａは、ソースおよびドレイン１７Ｃおよびゲート１４とも表面にシリサイド１４１，１７１が形成されてトランジスタ３１Ａが完成し、トランジスタ領域３０Ｂは、ゲート１４のみ表面にシリサイド１４１が形成されてトランジスタ領域３１Ｂが完成する。この後は、通常の配線工程が行われてウェハプロセスが終了する。
【００４６】
このように、本発明の半導体装置の製造方法によれば、同じシリコンウェハにおいて、ゲート、ソースおよびドレインともシリサイド化したトランジスタと、ゲートのみシリサイド化したトランジスタとを作り分けることができる。しかも、トランジスタ３０Ｂのソースおよびドレイン設計位置に、ゲート１４形成時にゲート酸化膜３１ｂが形成されているようにしたので、マスク精度、重ね合わせ精度の管理等を厳しくすることなく、ソースおよびドレイン１７Ｄ上のみに酸化膜を残した状態で金属１９を堆積せしめることができ、ソースおよびドレイン１７Ｄを非シリサイドとし、ゲート１４をシリサイド化することができる。そして、ゲート１４形成前に酸化膜３１ａを上記酸化膜３１ｂよりも薄くしておくことで、ソースおよびドレインがシリサイド化されたトランジスタ３１Ａと、ソースおよびドレインがシリサイド化されないトランジスタ３１Ｂとを作り分けることができる。
【００４７】
なお、ゲート酸化膜３１ａ，３１ｂの厚さがトランジスタ３１Ａとトランジスタ３１Ｂとで異なるので、トランジスタの閾値Ｖt の調整が必要な場合は、例えばゲート形成前に閾値Ｖt 制御のイオン注入を行えばよい。
【００４８】
また、すべてのトランジスタについて、ソースおよびドレインを非シリサイドとしゲートをシリサイド化する場合には、酸化膜エッチング工程において、ゲート上のみ酸化膜をすべて除去された時点でエッチングを終了すればよい。これにより、すべてのトランジスタ領域において、Ｔi ／Ｔi Ｎ堆積層が、ゲート上ではシリコンと接触し、ソースおよびドレイン上では酸化膜と接触する。この場合、ソースおよびドレイン間で酸化膜の膜厚に差をつける必要はないので、上記酸化膜減退工程を省略することができる。
【図面の簡単な説明】
【図１】（ａ），（ｂ），（ｃ），（ｄ）は、本発明の半導体装置の製造方法を示す第１、第２、第３、第４のシリコンウェハの断面図である。
【図２】（ｅ），（ｆ），（ｇ）は、本発明の半導体装置の製造方法を示す第５、第６、第７のシリコンウェハの断面図である。
【図３】本発明の半導体装置の製造方法におけるトランジスタ各部における酸化膜の厚さを示すグラフである。
【図４】（ａ），（ｂ），（ｃ），（ｄ）は、本発明の別の半導体装置の製造方法を示す第１、第２、第３、第４のシリコンウェハの断面図である。
【図５】（ｅ），（ｆ），（ｇ），（ｈ）は、本発明の別の半導体装置の製造方法を示す第５、第６、第７、第８のシリコンウェハの断面図である。
【図６】（ｉ），（ｊ），（ｋ），（ｌ）は、本発明の別の半導体装置の製造方法を示す第９、第１０、第１１、第１２のシリコンウェハの断面図である。
【図７】（ｍ）は、本発明の別の半導体装置の製造方法を示す第１３のシリコンウェハの断面図である。
【符号の説明】
１０シリコンウェハ
１１ＳＴＩ
１２Ｐwell
１３，３１ａ，３１ｂゲート酸化膜
１４ゲート
１４１シリサイド
１７Ａ，１７Ｂ，１７Ｃ，１７Ｄソースおよびドレイン
１７１シリサイド
１８，３１，３３，３４酸化膜
１９Ｔi ／Ｔi Ｎ膜
２０Ａ，２０Ｂ，３０Ａ，３０Ｂトランジスタ領域
２１Ａ，２１Ｂ，３１Ａ，３１Ｂトランジスタ

Claims

シリコンウェハにＭＯＳ型のトランジスタを形成するトランジスタ形成工程と、トランジスタが形成されたシリコンウェハの全面に金属を堆積する金属堆積工程と、堆積した金属を熱処理によりシリサイド化するシリサイド化工程とを有する半導体装置の製造方法において、上記トランジスタ形成工程では、シリコンウェハにトランジスタ領域を画成するウェルを形成した後に、酸化膜形成工程と、酸化膜エッチング工程とを行い、
上記酸化膜形成工程として、
熱酸化によりシリコンウェハの全面にゲート酸化膜を、ソースおよびドレインを非シリサイドとするトランジスタ領域を厚く、ソースおよびドレインをシリサイド化するトランジスタ領域を薄く形成する第１の熱酸化工程と、
全面に上記ゲート酸化膜が形成された状態にて、各トランジスタ領域にゲートを形成するゲート形成工程と、
熱酸化によりシリコンウェハの全面に酸化膜を形成する第２の熱酸化工程と、
各トランジスタ領域のソースおよびドレインを形成する位置に不純物を注入してソースおよびドレインとなる拡散層を形成する不純物注入工程、
とをこの順で行って、上記トランジスタ領域にソースおよびドレインを形成するとともに、トランジスタ領域の全面に酸化膜を、非シリサイドとするソースおよびドレイン領域を厚く、シリサイド化しようとするソースおよびドレイン領域とゲート領域を薄く形成し、
上記酸化膜エッチング工程として、
酸化膜形成工程により形成された酸化膜を、上記シリサイド化しようとするソースおよびドレイン領域とゲート領域を全部除去し、上記非シリサイドとするソースおよびドレイン領域を残すエッチング量にてエッチングするようにしたことを特徴とする半導体装置の製造方法。
請求項１記載の半導体装置の製造方法において、上記非シリサイドとする領域を一部のトランジスタのソースおよびドレインとし、上記第１の酸化工程では、上記シリコンウェハの全面に酸化膜を形成した後、該酸化膜のうち、ソースおよびドレインをシリサイドとするトランジスタ領域を選択的にエッチングして該トランジスタ領域の酸化膜の膜厚を減じる酸化膜減退工程を行うようにした半導体装置の製造方法。
請求項１または２記載の半導体装置の製造方法において、上記酸化膜形成工程では、すべてのトランジスタのゲート上に酸化膜を一定の膜厚に形成した半導体装置の製造方法。