JP4098208B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims description 58
- 238000005468 ion implantation Methods 0.000 claims description 57
- 230000015572 biosynthetic process Effects 0.000 claims description 54
- 230000001133 acceleration Effects 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 19
- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000007772 electrode material Substances 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 60
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 239000010410 layer Substances 0.000 description 8
- 238000002955 isolation Methods 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000001459 lithography Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 238000002485 combustion reaction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000000638 solvent extraction Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
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- Non-Volatile Memory (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
この発明は、ゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路を含む半導体装置の製造方法に係り、特に浮遊ゲートとこれに積層された制御ゲートを持つ不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路を集積形成する半導体装置に適用して有用な製造方法に関する。
従来より、不揮発性半導体メモリセルアレイと共に、ロジック回路を混載した半導体装置が知られている。この種の半導体装置では、メモリセルアレイの周辺回路として、メモリセル駆動に必要とされる高電圧を扱う駆動回路等を構成するＭＩＳトランジスタ回路（以下、高耐圧回路という）と、低電圧で動作するロジック回路等を構成するＭＩＳトランジスタ回路（以下、低耐圧回路という）の二種のＭＩＳトランジスタ回路が用いられる。これら二種のＭＩＳトランジスタ回路はゲート絶縁膜厚が異なり、またこれらは不揮発性メモリセルのゲート構造とも異なるから、半導体装置の製造工程は複雑になる。
従来のこの種の半導体装置の製造工程を簡単に説明すると、次の通りである。まず、半導体基板の高耐圧回路部と低耐圧回路部にそれぞれ、ウェル形成とチャネル制御のイオン注入を行う。次に、不揮発性メモリセルのためのトンネル酸化膜を形成し、その上に浮遊ゲート電極材料膜を堆積してメモリセルアレイにおけるロウ方向の分離を行うためのスリット加工を行い、更にその上にゲート電極上絶縁膜を堆積する。これらの積層膜をメモリセルアレイ領域に残してエッチング除去した後、高耐圧回路用の第１のゲート酸化膜を形成する。このとき第１のゲート酸化膜は、高耐圧回路に必要とされる膜厚より僅かに薄く形成される。そして低耐圧回路部についてこの第１のゲート酸化膜をエッチング除去し、改めて低耐圧回路用の薄い第２のゲート酸化膜を形成する。第２のゲート酸化膜の熱酸化工程で第１のゲート酸化膜の積み増しが生じて、第１のゲート酸化膜は必要な厚みになる。
その後、ゲート電極材料膜を堆積して、不揮発性メモリセルアレイ領域での制御ゲート、高耐圧回路部及び低耐圧回路部でのゲート電極をそれぞれパターン形成し、その後ソース、ドレイン拡散層を形成する。
この様な従来の製造工程には、次のような問題があった。即ち、低耐圧回路部に着目すると、ウェル形成及びチャネルイオン注入を行った後に、高耐圧回路部のゲート酸化膜形成と低耐圧回路部のゲート酸化膜形成という、２回の熱酸化工程と酸化膜除去工程を経る。これらの工程は、ＭＯＳトランジスタのバルク領域の不純物プロファイルの変化をもたらす。その影響は特に、低電圧で動作して高速性能が要求される低耐圧回路部で大きく、チャネル領域の精密な不純物プロファイル制御ができず、所望の素子特性が得られなかったり、或いは短チャネル効果等が生じたりする。
更にメモリセルアレイ領域を考慮に入れると、メモリセルアレイ領域ではトンネル酸化膜や浮遊ゲートと制御ゲート間のインター絶縁膜形成のための高温熱酸化工程が行われるから、メモリセルアレイの高温熱工程前にウェル形成及びチャネルイオン注入がなされた高耐圧回路部及び低耐圧回路部が受ける高温熱工程の影響は更に大きくなる。
また、メモリセルアレイ領域で浮遊ゲートとなる導電層とその上のインター絶縁膜となる絶縁膜形成を先に行い、その後高耐圧回路及び低耐圧回路のチャネルイオン注入を行うようにすると、メモリセルのインター絶縁膜上でのリソグラフィ工程が多くなり、メモリセルの信頼性や歩留まりの低下をもたらす。
この発明は、上記事情を考慮してなされたもので、工程数を削減しながら、ゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路でそれぞれ所望の特性を発揮させることを可能とした半導体装置の製造方法を提供することを目的としている。
この発明はまた、工程数を削減しながら、不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路でそれぞれ所望の特性を発揮させることを可能とした半導体装置の製造方法を提供することを目的としている。
この発明は、浮遊ゲートとこれに絶縁膜を介して積層された制御ゲートを持つ不揮発性半導体メモリセルを配列したメモリセルアレイと、第１のＭＩＳトランジスタ回路、及びこの第１のＭＩＳトランジスタ回路よりゲート絶縁膜厚が薄い第２のＭＩＳトランジスタ回路とを集積形成する半導体装置の製造方法において、半導体基板に犠牲酸化膜を形成し、第１のＭＩＳトランジスタ回路の形成領域に選択的にウェル形成とチャネル制御のための不純物イオン注入を行う第１のイオン注入工程と、少なくともメモリセルアレイの形成領域で前記犠牲酸化膜を除去した後、前記半導体基板にトンネル酸化膜を形成し、このトンネル酸化膜上に浮遊ゲート電極材料膜とゲート電極上絶縁膜を積層形成する工程と、前記ゲート電極上絶縁膜と浮遊ゲート電極材料膜及びトンネル酸化膜をメモリセルアレイの形成領域に選択的に残して前記第１、第２のＭＩＳトランジスタ回路の形成領域では前記半導体基板の表面を露出させた後、前記半導体基板に第１のゲート酸化膜を形成する工程と、前記第１のゲート酸化膜を通して前記半導体基板の第２のＭＩＳトランジスタ回路の形成領域に選択的にウェル形成とチャネル制御のための不純物イオン注入を行う第２のイオン注入工程と、前記第１のゲート酸化膜のうち第２のＭＩＳトランジスタ回路の形成領域にある部分を選択的に除去した後、前記半導体基板の第２のＭＩＳトランジスタ回路の形成領域に第１のゲート酸化膜より薄い第２のゲート酸化膜を形成する工程と、ゲート電極材料膜を堆積してパターニングし、メモリセルアレイの形成領域と第１、第２のＭＩＳトランジスタ回路の形成領域にそれぞれ不揮発性半導体メモリセル及びＭＩＳトランジスタを形成する工程とを有することを特徴とする。
この発明において好ましくは、第２のイオン注入工程は、高加速イオン注入装置を用いて加速電圧を順次変化させることにより、熱拡散を行うことなくウェル形成とチャネル制御のイオン注入を一連の工程として行うものとする。
本発明によると、不揮発性半導体メモリセルアレイと共に高耐圧回路及び低耐圧回路を集積形成する場合に、低耐圧回路のイオン注入工程を、メモリセルアレイ側で浮遊ゲートとなる導電層を形成した後に行っている。従って、低耐圧回路側の不純物プロファイルは、不揮発性メモリセルの形成工程での高温熱工程の影響も受けない。この結果、メモリセルアレイ側の浮遊ゲート構造を形成する前に高耐圧回路及び低耐圧回路のイオン注入を行う従来方式に比べて、低耐圧回路側の不純物プロファイル変動が少なく、高性能のロジック回路等の低耐圧回路を作ることができる。
また本発明において、低耐圧回路のイオン注入工程において、高加速イオン注入装置を用いて１回のレジストパターン形成で同時にチャネル制御とウェル形成のためのイオン注入を行うことにより、リソグラフィ工程数を削減しながら、更に従来のようなウェル形成のための熱拡散工程を省くことができ、既に形成されている素子の不純物再拡散や特性劣化を防止することができる。特に本発明においては、既に形成されている不揮発性メモリセルアレイ部の特性劣化、とりわけ絶縁膜の信頼性低下が抑えられて、高性能のロジック混載不揮発性メモリを得ることが可能となる。
更に本発明では、高耐圧回路側のイオン注入は犠牲絶縁膜（酸化膜）を通して行っており、この犠牲絶縁膜を除去した後に第１のゲート絶縁膜（酸化膜）を形成している。この第１のゲート絶縁膜は、後の低耐圧回路側のゲート絶縁膜形成工程で膜厚が増して所望の膜厚になるが、無欠陥のまま維持される。また低耐圧回路側のイオン注入は、高耐圧回路用の第１のゲート絶縁膜と同時に形成された絶縁膜を犠牲絶縁膜として、これを通して行い、その犠牲絶縁膜（第１のゲート絶縁膜）を除去した後に第２のゲート絶縁膜（酸化膜）を形成している。従って、工程数の削減を図りつつ、高耐圧回路，低耐圧回路側共に、最終的なゲート絶縁膜はイオンに曝されることはなく、損傷のないゲート絶縁膜となり、素子の信頼性を優れたものとすることができる。
この発明によれば、高耐圧回路側のイオン注入とゲート絶縁膜形成を行った後に、低耐圧回路側のイオン注入とゲート絶縁膜形成を行うことにより、低耐圧回路側ではイオン注入後の酸化及び酸化膜除去の工程が少なくなり、不純物プロファイル変動による特性劣化が防止される。
またこの発明によると、不揮発性半導体メモリセルアレイと共に高耐圧回路及び低耐圧回路を集積形成する場合に、低耐圧回路のイオン注入工程を、メモリセルアレイ側にメモリセル要部を形成した後に行うことにより、低耐圧回路側のチャネルやウェルの不純物プロファイルが不揮発性メモリセルの形成工程の高温熱工程の影響も受けることがなく、メモリセル要部形成前に高耐圧回路及び低耐圧回路のイオン注入を行う方式に比べて、低耐圧回路側の不純物プロファイル変動が少なく、高性能のロジック混載不揮発性半導体メモリを得ることができる。
以下、図面を参照して、この発明の実施例を説明する。図１〜図１１は、この発明をロジック混載不揮発性半導体メモリに適用した実施例の製造工程を示す。各図の（ａ）、（ｂ）及び（ｃ）はそれぞれ同じ工程におけるメモリセルアレイ部、高耐圧回路部（即ち、厚いゲート酸化膜を用いたＭＯＳトランジスタにより構成されるメモリセル駆動回路としての第１のＭＩＳトランジスタ回路部）、及び低耐圧回路部（即ち、薄いゲート酸化膜を用いたＭＯＳトランジスタにより構成されるロジック回路としての第２のＭＩＳトランジスタ回路部）の断面図である。この実施例の場合、高耐圧回路、低耐圧回路共に、ＣＭＯＳ回路である。
図１に示すように、ｐ型シリコン基板１にバッファ用の犠牲酸化膜２ａを１００ｎｍ程度形成した状態で、高耐圧回路部のＰＭＯＳトランジスタ形成領域及びＮＭＯＳトランジスタ形成領域にそれぞれ、ｎ型ウェル３及びｐ型ウェル４を順次形成する。具体的には例えば、まずｎ型ウェル形成領域に開口を持つレジストパターンを形成し、リンを加速電圧１５０ｋｅＶ前後で１Ｅ１３／ｃｍ2 のオーダーでイオン注入した後、１２００℃前後の温度で６時間程度の熱拡散を行ってｎ型ウェル３を形成する。次いでｐ型ウェル形成領域に開口を持つレジストパターンを形成し、ボロンを加速電圧１００ｋｅＶ前後で１Ｅ１３／ｃｍ2のオーダーでイオン注入した後、１２００℃前後の温度で３時間程度の熱拡散を行い、ｐ型ウェル４を形成する。これにより、ｎ型ウェル３は５μｍ前後の深さとなり、ｐ型ウェル４は２．５μｍ前後の深さとなる。
なお、メモリセルの動作や回路設計によっては、図示のようにｐ型ウェル４をｎ型ウェル２の中に配置するとは限らない。例えば、ｐ型ウェル４をｎ型ウェル２の外に形成したり、或いはｐ型ウェル４を形成せず、ＮＭＯＳトランジスタをｐ型基板１に形成する場合もある。
この後、図２に示すように、各素子領域を区画する素子分離絶縁膜５を形成する。図では、ＬＯＣＯＳ工程による素子分離絶縁膜５を示しているが、ＳＴＩ（Shallow Trench Isolation）等の埋め込み絶縁膜を用いても良い。通常この素子分離工程中に犠牲酸化膜２ａは除去されるが、素子分離絶縁膜形成工程で基板表面には比較的厚い酸化膜（図示せず）が形成される。そこでこの酸化膜をウェットエッチングにより除去した後、改めて犠牲酸化膜２ｂを２０ｎｍ程度形成する。
次に、図３に示すように、高耐圧回路部にチャネル制御のイオン注入を行う。このイオン注入工程を具体的に説明すれば、まず高耐圧回路部のＮＭＯＳトランジスタ形成領域に開口を持つレジストパターンを形成して、６０ｋｅＶ程度の加速電圧でボロンを適正量イオン注入する。次いで、ＰＭＯＳトランジスタ形成領域に開口を持つレジストパターンを形成して、短チャネル効果抑制用のリンイオン注入を３００ｋｅＶ程度の加速電圧で行い、更にしきい値制御のためのボロンイオン注入を２０ｋｅＶ程度の加速電圧で行う。
次に、メモリセルアレイ領域に開口を持つレジストパターンを形成して、メモリセルアレイ領域の犠牲酸化膜２ｂをウェットエッチングにより除去した後、図４に示すようにメモリセルアレイ領域に１０００℃程度の熱酸化によりトンネル酸化膜６を形成する。更に全面に浮遊ゲート電極材料膜となるポリシリコン膜７を堆積し、更にその上に浮遊ゲート上絶縁膜（インター絶縁膜）としてシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造膜（ＯＮＯ膜）８を形成する。なおトンネル酸化膜６に対してその特性を改善するために、１１００℃程度の高温での窒化処理を行う場合もある。またトンネル酸化膜６に対してこうした窒化処理を行わない場合等は、上述のメモリセルアレイ領域に開口を持つレジストパターンを形成することなく、基板全面から犠牲酸化膜２ｂを除去し、その後全面にトンネル酸化膜６、ポリシリコン膜７及びＯＮＯ膜８を順次形成してもよい。一方、ポリシリコン膜７には通常濃いｎ型不純物のドーピングが行われる。またポリシリコン膜７には実際には、ＯＮＯ膜８の形成前に、紙面に直交するメモリセルアレイのロウ方向についてメモリセル毎に分離する分離工程が入る。ＯＮＯ膜８は、例えば、１０００℃の希釈酸化によるシリコン酸化膜（６ｎｍ）を形成し、その上にシリコン窒化膜を１０ｎｍ程度形成し、そのシリコン窒化膜を燃焼酸化法により膜厚４ｎｍ分を６ｎｍ程度のシリコン酸化膜に変換することにより、シリコン酸化膜６ｎｍ／シリコン窒化膜６ｎｍ／シリコン酸化膜６ｎｍの積層構造となる。
その後、メモリセルアレイ領域を覆うレジストパターンを形成して、図５に示すように、高耐圧回路部及び低耐圧回路部のＯＮＯ膜８及びポリシリコン膜７を順次エッチング除去し、更に犠牲酸化膜２ｂもウェットエッチングにより除去して、高耐圧回路部及び低耐圧回路部の基板表面を露出させる。
次に、図６に示すように、高耐圧回路部及び低耐圧回路部に同時に、高耐圧回路用のゲート酸化膜の一部となる約１３ｎｍの第１のゲート酸化膜９を熱酸化により形成する。この酸化工程は、メモリセルアレイ領域のＯＮＯ膜８にも加わるが、窒化膜の酸化レートは遅いため、ＯＮＯ膜の膜厚変化は無視できる程度に抑えられる。第１のゲート酸化膜９は、この段階では規定の膜厚に僅かに足りない状態とされ、後述の低耐圧回路側のゲート酸化工程で積み増しされることになる。
次に、図７に示すように、低耐圧回路部に対して選択的に、高加速イオン注入装置を用いてウェル形成及びチャネル制御のイオン注入を同時に行って、ｐ型ウェル１０及びｎ型ウェル１１を形成する。このイオン注入工程を具体的に説明すると次のようになる。まず、低耐圧回路のＮＭＯＳトランジスタ形成領域に開口を持つレジストパターンを形成し、加速電圧を３００ｋｅＶ、１５０ｋｅＶ、８０ｋｅＶ、２０ｋｅＶというように順次切り替えて、ボロンを１Ｅ１２〜１Ｅ１３／ｃｍ2 のドーズ量でイオン注入し、ｐ型ウェル１０の形成と同時にしきい値制御を行う。続いて、低耐圧回路のＰＭＯＳトランジスタ形成領域に開口を持つレジストパターンを形成し、加速電圧を８００ｋｅＶ、５００ｋｅＶ、３００ｋ０ｅＶ、１５０ｋｅＶというように順次切り替えて、リンを１Ｅ１２〜１Ｅ１３／ｃｍ2のドーズ量でイオン注入し、更に連続して２０ｋｅＶの低加速電圧で１Ｅ１２／ｃｍ2 オーダーでボロンをイオン注入することにより、ｎ型ウェル１１の形成としきい値制御を行う。
以上のようにこの実施例では、加速エネルギーを段階的に切り替えた高加速イオン注入により、チャネル領域からウェルに必要な深さにわたって不純物をドープしており、通常ウェル形成に用いられる高温長時間の熱拡散工程は行わない。注入不純物は、その後のゲート酸化等の短時間の熱工程で活性化される。
この様な高加速イオン注入装置を用いたウェル形成とチャネル制御の一連のイオン注入により、図７に示したようにｐ型ウェル１０及びｎ型ウェル１１は、素子分離絶縁膜５の下にも浅く形成されて、段差を持つ不純物プロファイルとなる。これらの不純物プロファイルは、ＭＯＳトランジスタの接合耐圧、接合容量、短チャネル効果抑制等のいくつかの観点を考慮して最適制御すればよく、こうしたイオン注入による場合、イオン注入後の熱工程が短いため制御性が優れたものとなる。
なお上述の高加速イオン注入を行った場合、基板の損傷（結晶欠陥）が生じることがある。この損傷に起因して注入不純物が異常拡散（増速拡散）するのを防止するためには、イオン注入後、９００〜１０５０℃の温度で１０〜３０秒のランプアニール処理、即ちＲＴＡ（Rapid Thermal Annealing ）処理を行うことは好ましい。また、後に形成されるゲート酸化膜の膜質を良好なものとするためには、７００〜８００℃で３０〜６０分の炉アニールを行うことも好ましい。
またこの高加速イオン注入工程で他の回路領域を覆うレジストパターンは、現像後加熱処理をしないものであることが望ましい。通常レジストパターンは、露光現像後に、ポストベークと呼ばれる１２５℃前後での焼き締め工程が入る。このポストベーク工程を入れると、レジストパターンの端部は変形して薄くなる。この様子を図１２に示す。図１２（ａ）は現像した直後のレジスト２０を示し、同図（ｂ）はポストベークによりレジスト２０の開口端部形状が変化した状態を示している。通常の低加速電圧でのイオン注入やエッチング工程ではこのレジストパターンの変形は余り問題にならないが、高加速イオン注入では、変形して薄くなった部分をイオンが突き抜けるおそれがある。このため、ポストベークを省いて、レジストパターンの端部が薄くなることなく、図１２（ａ）に示すように、レジスタ端が垂直形状を保つ状態で高加速イオン注入を行うことが好ましい。
この後、低耐圧回路部に開口を持つレジストパターンを形成して、図８に示すように低耐圧回路部の第１のゲート酸化膜９をウェットエッチングにより除去する。そして改めて高温熱酸化を行って、図９に示すように低耐圧回路部に８ｎｍ厚の第２のゲート酸化膜１２を形成する。この高温熱酸化工程で、高耐圧回路側に既に形成されている第１のゲート酸化膜９は膜厚が増し、例えば１７ｎｍ程度の膜厚になる。これは、メモリセル駆動回路に必要とされる１０Ｖ程度の耐圧を確保するに必要なゲート酸化膜厚である。
この後、図１０に示すように、ゲート電極材料膜であるポリシリコン膜１３を堆積する。なおゲート電極材料膜としては、ポリシリコンと高融点金属又は高融点金属シリサイドとの積層構造であってもよい。以下、通常の工程に従って、図１１に示すように、メモリセルアレイ領域ではポリシリコン膜１３をパターニングした制御ゲート１３ａ、更にこれと自己整合的にポリシリコン膜７をパターニングした浮遊ゲート７ａの積層ゲート構造を形成し、高耐圧回路部及び低耐圧回路部でもポリシリコン膜１３をパターニングしてそれぞれ所望のゲート長のゲート電極１３ｂ，１３ｃを形成し、更にソース、ドレインとなるｎ＋型拡散層１４、ｐ＋型拡散層１５を順次形成する。以下、図には示さないが、層間絶縁膜を堆積し、金属配線を必要なら多層に配設して、ロジック混載不揮発性メモリが完成する。
この実施例によると、高温工程を経てメモリセルアレイの浮遊ゲートとその上のＯＮＯ膜までを形成した後に、精密な不純物プロファイルが要求される低耐圧回路部のウェル形成及びチャネル制御のイオン注入を行っているため、低耐圧回部の不純物プロファイルが精密制御されることになり、高性能の低耐圧回路が得られる。しかも、高耐圧回路、低耐圧回路共に、ゲート酸化膜はイオン注入に曝されていない無欠陥酸化膜として形成され、絶縁性の良好なゲート酸化膜が得られるから、優れた素子特性と信頼性が得られる。
またメモリセルアレイ領域のＯＮＯ膜までを形成後その上で多くのリソグラフィ工程を行うと、ＯＮＯ膜の絶縁性劣化を生じることがあるが、この実施例の場合、ＯＮＯ膜上でのリソグラフィ工程は、ＯＮＯ膜８及びポリシリコン膜７をパターニングする工程（図５）、高加速イオン注入装置を用いて低耐圧回路部のＮＭＯＳトランジスタ側とＰＭＯＳトランジスタ側にそれぞれイオン注入する工程（図７）、及び低耐圧回路側の酸化膜をエッチングする工程（図８）、の計４回に止まる。従ってメモリセルアレイの信頼性劣化を最小限に抑えることができる。
更に、高加速イオン注入を利用することにより、低耐圧回路部のウェル形成のための熱拡散工程も省くことができる。これにより、メモリセル形成後の高温長時間の熱工程を避けることができ、既に形成されているメモリセルの特性劣化も生じない。トータルのリソグラフィ工程数も削減することができる。
この発明の別の実施例を図１３〜図１５を参照して説明する。図１３は、先の実施例の図６の工程に対応する。即ちこの実施例でも図１〜図５までは先の実施例と同様の工程をとる。先の実施例では、図６の工程で、後に積み増しされる高耐圧回路側の第１のゲート酸化膜９を形成して、この第１のゲート酸化膜９をそのまま低耐圧回路側でのイオン注入の犠牲酸化膜として用いている。
これに対してこの実施例では、図１３に示すように、まず、８ｎｍの犠牲酸化膜２１を形成し、高耐圧回路側ではこれをウェットエッチングにより除去する。次いで図１４に示すように、高耐圧回路部に第１のゲート酸化膜９を１０ｎｍの厚みをもって形成する。このとき低耐圧回路部の犠牲酸化膜２１は積み増されて、約１７ｎｍ程度となる。その後、先の実施例の図７の工程と同様に、図１５に示すように、低耐圧回路部へのウェル形成とチャネル制御の高加速イオン注入を行う。それ以降は、先の実施例と同様である。
この実施例の場合、先の実施例と比べて工程数が増大するものの、低耐圧回路部に対し高加速イオン注入を行う際の犠牲酸化膜２１の膜厚が厚いので、イオン注入時の金属汚染をより有効に抑えることができる。
この発明は上記実施例に限られない。例えば実施例では、低耐圧回路部についてのみ、高加速イオン注入によりウェル形成とチャネル制御を同時に行っているが、高耐圧回路部について同様に高加速イオン注入を利用したウェル形成とチャネル制御を行ってもよい。
また実施例では、ロジック混載不揮発性メモリを説明したが、ロジック混載ではない不揮発性半導体メモリであって、メモリセル駆動回路にゲート酸化膜厚の異なる低耐圧ＭＯＳトランジスタと高耐圧ＭＯＳトランジスタを用いる場合にも同様にこの発明を適用することができる。
１…シリコン基板、２ａ，２ｂ，２１…犠牲酸化膜、３…ｎ型ウェル、４…ｐ型ウェル、５…素子分離絶縁膜、７…ポリシリコン膜、８…ＯＮＯ膜、９…第１のゲート酸化膜、１０…ｐ型ウェル、１１…ｎ型ウェル、１２…第２のゲート酸化膜、１３…ポリシリコン膜、１３ａ…制御ゲート、１３ｂ，１３ｃ…ゲート電極、１４…ｎ＋型拡散層、１５…ｐ＋型拡散層。
Claims (2)
- 浮遊ゲートとこれに絶縁膜を介して積層された制御ゲートを持つ不揮発性半導体メモリセルを配列したメモリセルアレイと、第１のＭＩＳトランジスタ回路、及びこの第１のＭＩＳトランジスタ回路よりゲート絶縁膜厚が薄い第２のＭＩＳトランジスタ回路とを集積形成する半導体装置の製造方法において、
半導体基板に第１の犠牲酸化膜を形成し、第１のＭＩＳトランジスタ回路の形成領域に選択的にウェル形成とチャネル制御のための不純物イオン注入を行う第１のイオン注入工程と、
少なくともメモリセルアレイの形成領域で前記第１の犠牲酸化膜を除去した後、前記半導体基板にトンネル酸化膜を形成し、このトンネル酸化膜上に浮遊ゲート電極材料膜とゲート電極上絶縁膜を積層形成する工程と、
前記ゲート電極上絶縁膜と浮遊ゲート電極材料膜及びトンネル酸化膜をメモリセルアレイの形成領域に選択的に残して前記第１、第２のＭＩＳトランジスタ回路の形成領域では前記半導体基板の表面を露出させた後、前記半導体基板に第２の犠牲酸化膜を形成する工程と、
前記第１のＭＩＳトランジスタ回路の形成領域の第２の犠牲酸化膜を除去した後、前記第１のＭＩＳトランジスタ形成領域および前記第２のＭＩＳトランジスタ形成領域に第１のゲート酸化膜を形成する工程と、
前記半導体基板の第２のＭＩＳトランジスタ回路の形成領域に前記第１のゲート酸化膜および前記第２の犠牲酸化膜を通して選択的にウェル形成とチャネル制御のための不純物イオン注入を行う第２のイオン注入工程と、
前記第２のＭＩＳトランジスタ回路の形成領域の前記前記第１のゲート酸化膜および前記第２の犠牲酸化膜を除去した後、前記半導体基板の第２のＭＩＳトランジスタ回路の形成領域に第１のゲート酸化膜より薄い第２のゲート酸化膜を形成する工程と、
ゲート電極材料膜を堆積してパターニングし、メモリセルアレイの形成領域と第１、第２のＭＩＳトランジスタ回路の形成領域にそれぞれ不揮発性半導体メモリセル及びＭＩＳトランジスタを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第２のイオン注入工程は、高加速イオン注入装置を用いて加速電圧を順次変化させることにより、熱拡散工程を行うことなくウエル形成とチャネル制御のための不純物イオン注入を一連の工程として行うことを特徴とする請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2003343212A JP4098208B2 (ja) | 2003-10-01 | 2003-10-01 | 半導体装置の製造方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08106998A Division JP3488627B2 (ja) | 1998-03-27 | 1998-03-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004104141A JP2004104141A (ja) | 2004-04-02 |
| JP4098208B2 true JP4098208B2 (ja) | 2008-06-11 |
Family
ID=32290802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2003343212A Expired - Fee Related JP4098208B2 (ja) | 2003-10-01 | 2003-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4098208B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4804734B2 (ja) * | 2004-09-29 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| JP4753413B2 (ja) * | 2005-03-02 | 2011-08-24 | 三洋電機株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP5063865B2 (ja) | 2005-03-30 | 2012-10-31 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置 |
| JP5307966B2 (ja) | 2005-03-30 | 2013-10-02 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置の製造方法 |
| JP5302493B2 (ja) | 2005-03-30 | 2013-10-02 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
| KR101883010B1 (ko) * | 2012-08-06 | 2018-07-30 | 매그나칩 반도체 유한회사 | 반도체 소자 및 그 소자의 제조 방법 |
-
2003
- 2003-10-01 JP JP2003343212A patent/JP4098208B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2004104141A (ja) | 2004-04-02 |
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