JP5307966B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5307966B2
JP5307966B2 JP2005098968A JP2005098968A JP5307966B2 JP 5307966 B2 JP5307966 B2 JP 5307966B2 JP 2005098968 A JP2005098968 A JP 2005098968A JP 2005098968 A JP2005098968 A JP 2005098968A JP 5307966 B2 JP5307966 B2 JP 5307966B2
Authority
JP
Japan
Prior art keywords
diffusion layer
layer
region
manufacturing
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005098968A
Other languages
English (en)
Other versions
JP2006278932A (ja
Inventor
誠治 大竹
修一 菊地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Components Industries LLC
Original Assignee
Semiconductor Components Industries LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Industries LLC filed Critical Semiconductor Components Industries LLC
Priority to JP2005098968A priority Critical patent/JP5307966B2/ja
Priority to TW095107397A priority patent/TWI296135B/zh
Priority to KR1020060026437A priority patent/KR100751642B1/ko
Priority to US11/392,779 priority patent/US7629214B2/en
Priority to CNA2006100715315A priority patent/CN1841684A/zh
Publication of JP2006278932A publication Critical patent/JP2006278932A/ja
Application granted granted Critical
Publication of JP5307966B2 publication Critical patent/JP5307966B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

本発明は、ゲート酸化膜の膜厚を薄くし、ドレイン領域での電界を緩和する半導体装置の製造方法に関する。
従来の半導体装置の製造方法では、Ｐ型のシリコン基板上にゲート酸化膜を形成する。ゲート酸化膜上にポリシリコンからなるゲート電極を形成する。そして、ゲート電極を用いて自己整合技術によりヒ素を基板にイオン注入し、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造の低濃度拡散層を形成する。その後、ゲート電極の側面にサイドウォールスペーサを形成し、ＬＤＤ構造の高濃度拡散層を形成する。この製造方法により、高い絶縁性及び信頼性を有するゲート酸化膜を備えた半導体装置を形成する技術が知られている（例えば、特許文献１参照。）。
従来の半導体装置の製造方法では、半導体層上にゲート酸化膜を形成し、ゲート酸化膜上にポリシリコン膜を堆積する。そして、ポリシリコン膜を選択的に除去し、ゲート酸化膜上にゲート電極を形成する。次に、ゲート電極をマスクとして用い、エッチングにより、ゲート酸化膜を選択的に除去する。このとき、ゲート電極の端部側は、その下側までエッチング液がまわり込み、ゲート酸化膜が除去される。そして、熱酸化を行い、半導体層の露出部分に酸化膜を形成する。その後、ゲート電極を用い、自己整合技術により、ＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｄｒａｉｎ）構造のソース領域及びドレイン領域を形成する。この製造方法により、ドレイン領域での電界緩和を実現できる半導体装置を形成する技術が知られている（例えば、特許文献２参照。）。
従来の半導体装置の製造方法では、同一基板に高耐圧回路と低耐圧回路とを形成する際に、先ず、基板上面に１００ｎｍ程度の犠牲酸化膜を形成する。高耐圧回路が形成される領域では、犠牲酸化膜上面から加速電圧１５０ｋｅＶ程度で不純物をイオン注入する。そして、高耐圧回路のＰＭＯＳトランジスタ等が形成される領域にウェル領域を形成する。その後、犠牲酸化膜を除去し、両回路が形成される領域の基板上面に１３ｎｍ程度の第１のゲート酸化膜を形成する。次に、低耐圧回路のＰＭＯＳトランジスタ等が形成される領域にウェル領域を形成する。その後、両回路が形成される領域の基板上面に８ｎｍ程度の第２のゲート酸化膜を形成し、両回路のＰＭＯＳトランジスタ等を形成する技術が知られている（例えば、特許文献３参照。）。
特開平１１−２８９０８８号公報（第８−１０頁、第１図） 特開２００１−２５０９４１号公報（第６−７頁、第３図） 特開２００４−１０４１４１号公報（第６−７、９頁、第１−３、１１図）
上述したように、従来の半導体装置の製造方法では、ドレイン領域をＬＤＤ構造とすることで、ドレイン領域での電界緩和を実現する。そのため、先ず、ゲート電極を用いて自己整合技術により、ドレイン領域を構成する低濃度ドレイン領域を形成する。次に、ゲート電極の側面にサイドウォールスペーサを形成する。そして、サイドウォールスペーサを用いて自己整合技術により高濃度ドレイン領域を形成する。しかしながら、この製造方法では、ＬＤＤ構造を形成するために、サイドウォールスペーサを形成する工程が必要となる。そのため、マスク枚数及び製造工程が増加し、製造コストが掛かるという問題がある。また、製造プロセスが煩雑となるという問題がある。
また、従来の半導体装置の製造方法では、ドレイン領域がＤＤＤ構造で形成される場合には、ゲート電極とドレイン領域との間に位置するゲート酸化膜を厚く形成する。この製造方法では、半導体層上にゲート酸化膜及びゲート電極を形成した後、ゲート電極をマスクとして用い、ゲート酸化膜をエッチングにより除去する。その後、ゲート電極とドレイン領域との間のゲート酸化膜の膜厚が厚くなるように、熱酸化工程が必要となる。しかしながら、この製造方法では、製造工程が増加し、製造コストが掛かるという問題がある。また、製造プロセスが煩雑となるという問題がある。
また、従来の半導体装置の製造方法では、同一基板上にＣＭＯＳトランジスタを形成するために、Ｎ型のウェル領域を形成した後に、Ｎ型のウェル領域にＰ型のウェル領域を形成する。そして、両ウェル領域には、短チャネル効果抑制等を目的とし、チャネル領域に不純物をイオン注入し、半導体層の表面領域の不純物濃度を調整する。その後、両ウェル領域に、それぞれソース領域及びドレイン領域を形成する。しかしながら、この製造方法では、ドレイン領域が形成される領域の不純物濃度は比較的高濃度であり、ドレイン領域が、チャネル方向にも、深部方向へも広く拡散し難い。そのため、ドレイン領域での電子電流密度が上がり、寄生ＮＰＮトランジスタがＯＮ動作し易い構造となる。そして、半導体装置のＯＮ動作時の耐圧特性が劣化するという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層にその表面まで拡散するバックゲート拡散層を形成し、前記半導体層上にゲート酸化膜及びゲート電極を形成する工程と、前記バックゲート拡散層に不純物をイオン注入した後、拡散させソース拡散層及びドレイン拡散層を形成する工程とを有し、前記バックゲート拡散層を形成する工程では、前記ドレイン拡散層の不純物濃度のピークよりも前記半導体層深部に不純物濃度のピークを有するように不純物をイオン注入した後、前記半導体層表面に近づくにつれて緩やかに不純物濃度が低下するように熱拡散を行い、前記ドレイン拡散層を形成する工程では、前記ゲート電極の側面にスペーサ絶縁膜を形成することなく、前記ゲート電極をマスクとして用い、前記バックゲート拡散層に前記不純物をイオン注入した後、前記ドレイン拡散層が、前記ゲート電極の下方にて前記半導体層表面に近づくにつれて前記ソース拡散層側へと広がるように熱拡散を行うことを特徴とする。従って、本発明では、ドレイン拡散層が、半導体層表面に近づくにつれて広く拡散する。そして、ドレイン拡散層は、半導体層表面近傍の不純物濃度が低濃度となる。この製造方法により、マスク枚数及び製造工程を低減し、製造コストを抑えつつ、ドレイン拡散層での電界緩和を実現できる。
また、本発明の半導体装置の製造方法では、前記バックゲート拡散層を形成する工程では、前記半導体層深部に不純物濃度のピークを有する第１の拡散層を形成した後、前記第１の拡散層の不純物濃度のピークよりも前記半導体層表面側に不純物濃度のピークを有する第２の拡散層を重畳して形成することを特徴とする。従って、本発明では、第１の拡散層に第２の拡散層を形成し、バックゲート拡散層を形成する。この製造方法により、バックゲート拡散層に関し、深部に不純物濃度のピークを有し、半導体層表面に近づくにつれて緩やかに低下する濃度プロファイルを実現できる。
また、本発明の半導体装置の製造方法では、前記ドレイン拡散層を形成する工程では、前記第２の拡散層を形成した後、前記ゲート電極をマスクとして用い、前記ドレイン拡散層を形成することを特徴とする。従って、本発明では、ドレイン拡散層の低濃度領域をゲート電極に対して位置精度良く形成することができる。この製造方法により、ドレイン拡散層での電界緩和を実現できる。
また、本発明の半導体装置の製造方法では、前記ゲート酸化膜は、膜厚が５０〜３４０Åとなるように形成することを特徴とする。従って、本発明では、ゲート酸化膜の膜厚を薄くすることで、低駆動電圧の動作を可能とすることができる。
本発明では、深部に不純物濃度のピークを有するようにバックゲート領域を形成する。バックゲート領域に対し、半導体層表面に近づくにつれて広く拡散するように、ドレイン領域を形成する。この製造方法により、ゲート電極下方で不純物濃度が低濃度となるように、ドレイン領域を形成できる。そして、マスク枚数及び製造工程を低減し、製造コストを抑えつつ、ゲート電極からの垂直方向電界やチャネル方向電界をドレイン領域で緩和することができる。
また、本発明では、拡散層を重畳して形成することで、深部に不純物濃度のピークを有し、半導体層表面に近づくにつれて緩やかに低下する濃度プロファイルを有するバックゲート領域を形成する。この製造方法により、半導体層表面に近づくにつれて広く拡散するドレイン領域を形成できる。
また、本発明では、ゲート電極をマスクとして用い、ドレイン領域及びソース領域を形成する。この製造方法により、ゲート電極下方にドレイン領域及びソース領域の低濃度領域を形成できる。そして、半導体素子の耐圧特性を維持しつつ、電流能力を向上できる。
また、本発明では、膜厚が５０〜３４０Åとなるようにゲート酸化膜を形成する。この製造方法により、低駆動電圧の動作を可能とすることができる。
以下に、本発明の一実施の形態である半導体装置の製造方法について、図１から図８を参照し、詳細に説明する。図１から図８は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、以下の説明では、分離領域で区画された、１つの素子形成領域に、例えば、Ｎチャネル型のＭＯＳトランジスタを形成する場合に関し説明するが、この場合に限定するものではない。例えば、その他の素子形成領域に、Ｐチャネル型のＭＯＳトランジスタ、ＮＰＮ型のトランジスタ、縦型ＰＮＰトランジスタ等を形成し、半導体集積回路装置を形成する場合でも良い。
先ず、図１に示す如く、Ｐ型の単結晶シリコン基板１を準備する。基板１の表面から、公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の埋込拡散層２を形成する。次に、基板１の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の埋込拡散層３を形成する。その後、基板１をエピタキシャル成長装置のサセプタ上に配置する。そして、ランプ加熱によって基板１に、例えば、１２００℃程度の高温を与えると共に反応管内にＳｉＨＣｌ３ガスとＨ２ガスを導入する。この工程により、基板１上に、例えば、比抵抗０．１〜２．０Ω・ｃｍ、厚さ１．５〜１０．０μｍ程度のエピタキシャル層４を成長させる。
尚、本実施の形態での基板１及びエピタキシャル層４が本発明の「半導体層」に対応する。そして、本実施の形態では、基板１上に１層のエピタキシャル層４が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。
次に、図２に示す如く、エピタキシャル層４上にシリコン酸化膜５を、例えば、４００〜６００Å程度堆積する。シリコン酸化膜５上にはフォトレジスト６を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層７が形成される領域上のフォトレジスト６に開口部を形成する。その後、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層７を形成する。
このとき、本実施の形態では、ホウ素（Ｂ）を加速電圧１４０〜１８０ｋｅＶ、導入量１．０×１０１１〜１．０×１０１３／ｃｍ２でイオン注入する。そして、フォトレジスト６を除去した後、イオン注入した不純物を拡散する。この製造方法により、Ｐ型の拡散層７は、エピタキシャル層４の深部に不純物濃度のピークを有する。
次に、図３に示す如く、シリコン酸化膜５を除去した後、エピタキシャル層４の表面から、公知のフォトリソグラフィ技術を用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層８を形成する。そして、Ｐ型の埋込拡散層３とＰ型の拡散層８とが連結することで、分離領域９が形成される。上述したように、分離領域９により、基板１及びエピタキシャル層４は、複数の島領域に区分される。その後、エピタキシャル層４上に、シリコン酸化膜１０、ポリシリコン膜１１、シリコン窒化膜１２を、順次、堆積する。
次に、図４に示す如く、ＬＯＣＯＳ酸化膜１６（図５参照）を形成する部分に開口部が設けられるように、ポリシリコン膜１１及びシリコン窒化膜１２を選択的に除去する。その後、Ｎ型の拡散層１３を形成するためのフォトレジスト１４をエピタキシャル層４上に形成する。そして、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１３が形成される領域上面のフォトレジスト１４に開口部を形成する。
このとき、既に、エピタキシャル層４上に配置されているポリシリコン膜１１及びシリコン窒化膜１２の開口部１５を用いて、自己整合技術によりＮ型の拡散層１３を形成する。そして、フォトレジスト１４上面から、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層１３を形成する。この製造方法により、Ｎ型の拡散層１３をＬＯＣＯＳ酸化膜１６に対して位置精度良く形成することができる。
次に、図５に示す如く、開口部１５を用い、エピタキシャル層４にＬＯＣＯＳ酸化膜１６を形成する。その後、シリコン窒化膜１２を除去し、Ｐ型の拡散層１７を形成するためのフォトレジスト１８をエピタキシャル層４上に形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層１７が形成される領域上のフォトレジスト１８に開口部を形成する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層１７を形成する。
このとき、本実施の形態では、ホウ素（Ｂ）を加速電圧１４０〜１８０ｋｅＶ、導入量１．０×１０１１〜１．０×１０１３／ｃｍ２でイオン注入する。そして、Ｐ型の拡散層１７の不純物濃度のピークが、Ｐ型の拡散層７の不純物濃度のピークよりもエピタキシャル層４表面側に存在するように、イオン注入を行う。その後、フォトレジスト１８を除去した後、イオン注入した不純物を拡散する。この製造方法により、図９（Ａ）を用いて後述するが、Ｐ型の拡散層７、１７により形成されるバックゲート領域は、緩やかな濃度プロファイルを有する。
次に、図６に示す如く、残存したシリコン酸化膜１０、ポリシリコン膜１１上を覆うように、エピタキシャル層４上面に、ポリシリコン膜１９、タングステンシリコン膜２０及びシリコン酸化膜２１を、順次、堆積する。このとき、エピタキシャル層４表面に残存したシリコン酸化膜１０がゲート酸化膜として用いられる。また、残存したポリシリコン膜１１上面に、更に、ポリシリコン膜１９及びタングステンシリコン膜２０を堆積し、ゲート電極として用いるための所望の膜厚とする。
つまり、本実施の形態では、ゲート酸化膜として用いるシリコン酸化膜１０及びゲート電極として用いるポリシリコン膜１１をＬＯＣＯＳ酸化膜１６形成時のマスクとして兼用する。この製造方法により、ＬＯＣＯＳ酸化膜１６形成時に用いるシリコン酸化膜を堆積し、除去する工程を省略でき、製造工程を簡略化し、製造コストを抑制できる。
また、シリコン酸化膜１０形成後、その上面にポリシリコン膜１１を堆積することで、シリコン酸化膜１０をポリシリコン膜１１で保護できる。そして、シリコン酸化膜１０の膜厚は、ゲート酸化膜として用いるのに適した範囲で維持される。図７以降では、ポリシリコン膜１１はポリシリコン膜１９と一体に図示する。
次に、図７に示す如く、ゲート電極２２として用いられる領域のポリシリコン膜１９、タングステンシリコン膜２０及びシリコン酸化膜２１を残すように、ポリシリコン膜１９等を選択的に除去する。その後、フォトレジスト２３を堆積する。公知のフォトリソグラフィ技術を用い、Ｎ型不純物、例えば、リン（Ｐ）をイオン注入し、Ｎ型の拡散層２４、２５を形成する。Ｎ型の拡散層２４はソース領域として用いられ、Ｎ型の拡散層２５はドレイン領域として用いられる。図示したように、Ｎ型の拡散層２４、２５は、ＬＯＣＯＳ酸化膜１６及びゲート電極２２を用いて、自己整合技術により形成される。
このとき、本実施の形態では、リン（Ｐ）をイオン注入した後、フォトレジスト２３を除去し、例えば、１時間程度の熱処理を行い、リン（Ｐ）を拡散する。そして、図８に丸印３９で示すように、ゲート電極２２下方のＮ型の拡散層２５が、ソース領域側へと広がりながら拡散する。具体的には、ドレイン領域となるＮ型の拡散層２５では、Ｎ型の拡散層２５の接線とエピタキシャル層４表面との成す角が、表面に近づくにつれて小さくなるように形成される。つまり、ゲート電極２２下方では、Ｎ型の拡散層２５が、γ形状に拡散する。この拡散形状により、ゲート電極２２下方では、Ｎ型の拡散層２５は、低不純物濃度領域を広く有することとなる。尚、ソース領域となるＮ型の拡散層２４も、同様に、γ形状に形成される。
最後に、図８に示す如く、エピタキシャル層４上に絶縁層２６として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３＋Ｏ２系のガスを用いたドライエッチングで、絶縁層２６にコンタクトホール２７、２８、２９、３０を形成する。
次に、公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層３１、３２を形成する。また、同様に、Ｐ型の拡散層３３、３４を形成する。このとき、コンタクトホール２７、２８、２９、３０を用いることで、位置精度良く形成することができる。Ｎ型の拡散層３１、３２は、それぞれ、Ｎ型の拡散層２４、２５よりも高濃度不純物領域となる。この製造方法により、ソース領域及びドレイン領域は、ＤＤＤ構造となる。
次に、コンタクトホール２７、２８、２９、３０内壁等にバリアメタル膜３５を形成する。その後、コンタクトホール２７、２８、２９、３０内をタングステン（Ｗ）膜３６で埋設する。そして、Ｗ膜３６上面に、ＣＶＤ法により、アルミ銅（ＡｌＣｕ）膜、バリアメタル膜を堆積する。その後、公知のフォトリソグラフィ技術を用い、ＡｌＣｕ膜及びバリアメタル膜を選択的に除去し、ソース電極３７及びドレイン電極３８を形成する。尚、図８に示した断面では、ゲート電極への配線層は図示していないが、その他の領域で配線層と接続している。
次に、図９から図１３を参照とし、上述した製造方法により形成される半導体装置について説明する。図９（Ａ）は、本実施の形態の半導体装置のドレイン領域及びその近傍領域を説明するための断面図である。図９（Ｂ）は、従来の半導体装置のドレイン領域及びその近傍領域を説明するための断面図である。図１０（Ａ）は、本実施の形態及び従来の半導体装置のバックゲート領域の濃度プロファイルを説明するための図である。図１０（Ｂ）は、本実施の形態及び従来の半導体装置のドレイン領域の濃度プロファイルを説明するための断面図である。図１１は、図９（Ａ）に示す本実施の形態のＡ−Ａ断面及び図９（Ｂ）に示す従来の半導体装置のＢ−Ｂ断面における濃度プロファイルを説明するための図である。図１２（Ａ）は、本実施の形態の半導体装置の耐圧特性を説明するための図である。図１２（Ｂ）は、従来の半導体装置の耐圧特性を説明するための図である。図１３は、本実施の形態及び従来の半導体装置の電流能力を説明するための図である。尚、図９（Ａ）では、図１から図８に示した各構成要素と同じ構成要素には同じ符番を付している。
図９（Ａ）に示す如く、本実施の形態では、ドレイン領域として用いられるＮ型の拡散層２５では、エピタキシャル層４の深部から表面に向けて拡散領域が広がっている。具体的には、Ｎ型の拡散層２５の接線とエピタキシャル層４表面との成す角θが、表面に近づくにつれて小さくなるように形成されている。図示したように、Ｎ型の拡散層２５の接線とエピタキシャル層４表面との成す角が、θ１＞θ２＞θ３となるように、Ｎ型の拡散層２５が形成されている。そして、ゲート電極９の下方では、Ｎ型の拡散層２５は、Ｎ型の拡散層２４側へと向かい、エピタキシャル層４表面に収束している。つまり、丸印４０で示すＮ型の拡散層２５は、曲率が変わり、γ形状に拡散している。尚、ソース領域として用いられるＮ型の拡散層２４も、同様に、γ形状に拡散している。
図９（Ｂ）に示す如く、従来では、Ｎチャネル型のＭＯＳトランジスタの構造において、丸印４１で示すＮ型の拡散層４２は、実質、曲率に変化がないように拡散している。具体的には、Ｎ型の拡散層４２の接線とエピタキシャル層４３表面との成す角θが、表面に近づくにつれてもほぼ同等である。あるいは、拡散時間等の製造条件により、成す角θが、若干、大きくなるか、あるいは、小さくなる程度である。例えば、Ｎ型の拡散層４２の接線とエピタキシャル層４３表面との成す角は、θ４≒θ５となる。
次に、図１０を用いて、図９（Ａ）に示した構造となる理由を説明する。図１０では、実線は、本実施の形態におけるバックゲート領域の濃度プロファイルを示している。一点鎖線は、本実施の形態におけるバックゲート領域を構成する拡散層７、１７の濃度プロファイルを示している。点線は、従来のバックゲット領域の濃度プロファイルを示している。
図１０（Ａ）に示す如く、本実施の形態のバックゲート領域は、エピタキシャル層４表面から０．６μｍ程度の領域に不純物濃度のピークが存在するように形成されている。これは、Ｐ型の拡散層１７の不純物濃度のピークが、Ｐ型の拡散層７の不純物濃度のピークよりも表面側に存在する条件でイオン注入を行い、拡散して形成する。そして、Ｐ型の拡散層７、１７とを重畳して形成することで、図示した濃度プロファイルを実現する。一方、従来のバックゲート領域では、エピタキシャル層４表面近傍に不純物濃度のピークが存在するように、Ｐ型の拡散層４４が形成されている。尚、Ｐ型の拡散層７、１７は一体に形成されており、以下、Ｐ型の拡散層７として説明する。
図１０（Ｂ）に示す如く、本実施の形態のドレイン領域では、エピタキシャル層４表面近傍に不純物濃度のピークが存在するように、Ｎ型の拡散層２５が形成されている。そして、ドレイン領域は、エピタキシャル層４の深部まで形成されている。一方、従来の形態のドレイン領域でも、同様に、エピタキシャル層４３表面近傍に不純物濃度のピークが存在するように、Ｎ型の拡散層４２が形成されている。
次に、図１１を用いて、ドレイン領域の濃度プロファイルを説明する。尚、横軸では、ゲート電極を中心とし、ドレイン領域側への離間距離を正とし、ソース領域側への離間距離を負として示している。また、本実施の形態のＡ−Ａ断面と従来の形態のＢ−Ｂ断面とは、同一の素子サイズを有する場合における同一領域の断面である。
図示したように、本実施の形態のＡ−Ａ断面での濃度プロファイルでは、Ｎ型の拡散層２４、２５の不純物濃度は、ゲート電極２２の中心から０．３（μｍ）程度離間した領域から０．７（μｍ）程度離間した領域までは、緩やかに高くなっている。そして、ゲート電極２２の中心から０．７（μｍ）程度離間した領域以降は、その不純物濃度が急激に高くなっている。一方、従来の形態のＢ−Ｂ断面の濃度プロファイルでは、Ｎ型の拡散層４２、４５の不純物濃度は、ゲート電極４４の中心から０．７（μｍ）程度離間した領域以降、急激に高くなっている。
つまり、本実施の形態のソース領域またはドレイン領域となるＮ型の拡散層２４、２５は、エピタキシャル層４の表面近傍では、低濃度の拡散領域がゲート電極２２中心へと広がる構造となる。この構造により、ゲート酸化膜１０を、例えば、５０〜３４０（Å）の膜厚とすることで、ゲート電極からの垂直方向電界が大きくなるが、ドレイン領域の低濃度領域により電界緩和を図ることができる。また、ソース領域からドレイン領域へと向かうチャネル方向電界は、ドレイン領域の端部で最大となる。チャネル方向電界に対しても同様に、上述した構造により、ドレイン領域の低濃度領域により電界緩和を図ることができる。
最後に、図１２及び図１３を用いて、図１０及び図１１で説明した濃度プロファイルによる構造を有することでの効果を説明する。
図１２（Ａ）は、図９（Ａ）に示す本実施の形態の構造での耐圧特性を示している。図１２（Ｂ）は、図９（Ｂ）に示す従来の構造での耐圧特性を示している。図９（Ａ）に示すように、Ｎチャネル型ＭＯＳトランジスタのＯＮ動作に伴い、Ｎ型の拡散層２４、２５及びＰ型の拡散層７による寄生ＮＰＮトランジスタがＯＮ動作する。
ここで、寄生ＮＰＮトランジスタは、以下の２つの動作に起因してＯＮ動作する。先ず、ゲート電極２２下方のドレイン領域近傍での高い電界により引き起こされる衝突電離によって、Ｎ型の拡散層２５に自由キャリア（電子）と対となる自由キャリア（正孔）が発生する。そして、その自由キャリア（正孔）がＰ型の拡散層７に流入し、寄生ＮＰＮトランジスタのエミッタ−ベース間を順方向バイアスすることで、寄生ＮＰＮトランジスタがＯＮ動作する場合がある。次に、ドレイン領域であるＮ型の拡散層２５が浅い拡散層により形成されると、Ｎ型の拡散層２５での電子電流密度が上がり、自由キャリア（正孔）が発生し易い状態となる。そして、Ｎ型の拡散層２５に発生した自由キャリア（正孔）がＰ型の拡散層７に流入し、寄生ＮＰＮトランジスタのエミッタ−ベース間を順方向バイアスすることで、寄生ＮＰＮトランジスタがＯＮ動作する場合がある。
上述したように、本実施の形態では、ドレイン領域であるＮ型の拡散層２５が、ゲート電極２２の下方に拡散し、その拡散領域は低濃度領域である。そして、ＭＯＳトランジスタのＯＮ動作時に、ドレイン領域での電界を緩和し、衝突電離の発生を抑止し、自由キャリア（正孔）の発生を抑える。また、ドレイン領域であるＮ型の拡散層２５の拡散深さを深くし、自由キャリア（電子）の流路を増大させる。そして、ＭＯＳトランジスタのＯＮ動作時に、Ｎ型の拡散層２５での電子電流密度を下げ、自由キャリア（正孔）の発生を抑える。その結果、寄生ＮＰＮトランジスタのＯＮ動作を抑止し、ＭＯＳトランジスタのＯＮ動作時の耐圧特性を向上させる。
具体的には、図１２（Ａ）に示すように、本実施の形態の構造では、ソース−ドレイン間電圧として８（Ｖ）程度まで使用することができる。また、ゲート−ソース間電圧の大きさにより多少の差異はあるが、ソース−ドレイン間電圧が２（Ｖ）程度から８（Ｖ）程度の範囲において、傾斜がフラットまたはフラットに近づき、安定した駆動特性を得ることができる。
一方、図１２（Ｂ）に示すように、従来の形態の構造では、ソース−ドレイン間電圧として６（Ｖ）程度まで使用することができる。しかしながら、図６（Ａ）と比較して、２（Ｖ）程度耐圧特性が劣化する。また、ゲート−ソース間電圧の大きさにより多少の差異はあるが、ソース−ドレイン間電圧が２（Ｖ）程度から６（Ｖ）程度の範囲において、傾斜が緩やかとなる。しかしながら、図６（Ａ）と比較して、傾斜がフラットまたはフラットに近づかないので、ホットキャリアが発生し易く、安定した駆動特性が得難い。
図１３に示すように、本実施の形態の構造では、従来の形態の構造と比較して、電流能力が向上している。これは、図１１を用いて説明したように、ソース領域、ドレイン領域となるＮ型の拡散層２４、２５が、ゲート電極２２の中心部へと向かい拡散し、チャネル長が短くなるからである。つまり、特に、高電圧が印加されるドレイン領域では、チャネル領域とＰＮ接合領域を形成するＮ型の拡散層２５が、低濃度の拡散領域である。そのため、空乏層がドレイン領域側に広がることができ、所望の耐圧特性を維持しつつ、電流能力を向上させることができる。
また、本実施の形態では、ドレイン領域をＤＤＤ構造で形成することで、ゲート電極の側壁にスペーサ絶縁膜を形成する工程を省略できる。そのため、マスク枚数も低減でき、製造コストを低減することができる。また、製造プロセスも簡略化することができる。
尚、本実施の形態では、ドレイン領域をＤＤＤ構造で形成する場合に関し説明したが、この場合に限定するものではない。例えば、ドレイン領域をシングルドレイン構造で形成する場合でも良い。また、バックゲート領域を形成する際に、Ｐ型の拡散層７、１７を形成したが、この場合に限定するものではない。例えば、ドレイン領域の拡散層を形成する際に、不純物を斜め注入した後、熱処理を行うことで、図９に示す拡散構造を実現しても良い。また、図９を用いて説明したドレイン領域の拡散構造を実現できる濃度分布であれば、バックゲート領域の拡散構造は任意の設計変更は可能である。また、ゲート電極としては、ポリシリコン膜とタングステン膜等の金属膜とを積層させる構造の場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 （Ａ）本発明の実施の形態における半導体装置のドレイン領域及びその近傍領域を説明するための断面図であり、（Ｂ）従来の実施の形態における半導体装置のドレイン領域及びその近傍領域を説明するための断面図である。 本発明及び従来の実施の形態における半導体装置の（Ａ）バックゲート領域の濃度プロファイルを説明するための図であり、（Ｂ）ドレイン領域の濃度プロファイルを説明するための断面図である。 本発明及び従来の実施の形態における半導体装置に関し、図９（Ａ）及び（Ｂ）に示すＡ−Ａ断面及びＢ−Ｂ断面の濃度プロファイルを説明するための図である。 （Ａ）本発明の実施の形態における半導体装置のドレイン−ソース間の電流値と耐圧特性との関係を説明するための図であり、（Ｂ）従来の実施の形態における半導体装置のドレイン−ソース間の電流値と耐圧特性との関係を説明するための図である。 本発明及び従来の実施の形態における電流能力を説明するための図である。
符号の説明
１ Ｐ型の単結晶シリコン基板
４ Ｎ型のエピタキシャル層
７ Ｐ型の拡散層
１０ シリコン酸化膜
１１ ポリシリコン膜
１２ シリコン窒化膜
１７ Ｐ型の拡散層
１９ ポリシリコン膜
２０ タングステンシリコン膜
２１ シリコン酸化膜
２２ ゲート電極
２４ Ｎ型の拡散層
２５ Ｎ型の拡散層

Claims (4)

  1. 半導体層にその表面まで拡散するバックゲート拡散層を形成し、前記半導体層上にゲート酸化膜及びゲート電極を形成する工程と、
    前記バックゲート拡散層に不純物をイオン注入した後、拡散させソース拡散層及びドレイン拡散層を形成する工程とを有し、
    前記バックゲート拡散層を形成する工程では、前記ドレイン拡散層の不純物濃度のピークよりも前記半導体層の深部に不純物濃度のピークを有するように不純物をイオン注入した後、前記半導体層表面に近づくにつれて緩やかに不純物濃度が低下するように熱拡散を行い、
    前記ドレイン拡散層を形成する工程では、前記ゲート電極の側面にスペーサ絶縁膜を形成することなく、前記ゲート電極をマスクとして用い、前記バックゲート拡散層に前記不純物をイオン注入した後、前記ドレイン拡散層が、前記ゲート電極の下方にて前記半導体層表面に近づくにつれて前記ソース拡散層側へと広がるように熱拡散を行うことを特徴とする半導体装置の製造方法。
  2. 前記バックゲート拡散層を形成する工程では、前記半導体層深部に不純物濃度のピークを有する第１の拡散層を形成した後、前記第１の拡散層の不純物濃度のピークよりも前記半導体層表面側に不純物濃度のピークを有する第２の拡散層を重畳して形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ゲート電極の側面に前記スペーサ絶縁膜を形成することなく、前記半導体層上に絶縁層を形成し、前記絶縁層にドレイン電極用のコンタクトホールを形成した後、前記コンタクトホールを介して前記ドレイン拡散層にドレイン引出拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ゲート酸化膜を形成する工程では、その膜厚が５０〜３４０Åとなるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
JP2005098968A 2005-03-30 2005-03-30 半導体装置の製造方法 Expired - Fee Related JP5307966B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005098968A JP5307966B2 (ja) 2005-03-30 2005-03-30 半導体装置の製造方法
TW095107397A TWI296135B (en) 2005-03-30 2006-03-06 Manufacturing method of semiconductor device
KR1020060026437A KR100751642B1 (ko) 2005-03-30 2006-03-23 반도체 장치의 제조 방법
US11/392,779 US7629214B2 (en) 2005-03-30 2006-03-28 Method of making a transistor with a sloped drain diffusion layer
CNA2006100715315A CN1841684A (zh) 2005-03-30 2006-03-29 半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005098968A JP5307966B2 (ja) 2005-03-30 2005-03-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006278932A JP2006278932A (ja) 2006-10-12
JP5307966B2 true JP5307966B2 (ja) 2013-10-02

Family

ID=37030619

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005098968A Expired - Fee Related JP5307966B2 (ja) 2005-03-30 2005-03-30 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US7629214B2 (ja)
JP (1) JP5307966B2 (ja)
KR (1) KR100751642B1 (ja)
CN (1) CN1841684A (ja)
TW (1) TWI296135B (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5302493B2 (ja) * 2005-03-30 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US7714381B2 (en) * 2005-04-01 2010-05-11 Semiconductor Components Industries, Llc Method of forming an integrated power device and structure
KR101212266B1 (ko) 2005-12-22 2012-12-14 매그나칩 반도체 유한회사 반도체 소자 및 그 제조방법
JP2009272453A (ja) * 2008-05-08 2009-11-19 Sanyo Electric Co Ltd トランジスタ、半導体装置及びその製造方法
CN102842603B (zh) * 2011-06-23 2015-03-25 中国科学院微电子研究所 Mosfet及其制造方法
CN103703556B (zh) * 2011-07-29 2017-02-22 瑞萨电子株式会社 半导体器件及其制造方法
CN105047670B (zh) * 2015-06-29 2018-04-17 上海华虹宏力半导体制造有限公司 Sonos器件的制造方法
JP7077194B2 (ja) * 2018-09-14 2022-05-30 キオクシア株式会社 半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910005395B1 (ko) * 1988-08-17 1991-07-29 삼성전관 주식회사 Ccd형 고체촬영소자의 스미어 특성 측정장치
JPH04103161A (ja) 1990-08-22 1992-04-06 Toshiba Corp バイポーラトランジスタ・絶縁ゲート型トランジスタ混載半導体装置
JP2760709B2 (ja) * 1992-07-15 1998-06-04 株式会社東芝 高耐圧のｌｄｄ構造を有する半導体装置及びその製造方法
JPH06112478A (ja) * 1992-09-30 1994-04-22 Toshiba Corp 半導体装置及びその製造方法
US5622880A (en) * 1994-08-18 1997-04-22 Sun Microsystems, Inc. Method of making a low power, high performance junction transistor
JP3319721B2 (ja) 1998-02-03 2002-09-03 松下電器産業株式会社 半導体装置の製造方法
JP2001250941A (ja) 2000-03-06 2001-09-14 Rohm Co Ltd 半導体装置およびその製法
US6548842B1 (en) 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US6528850B1 (en) * 2000-05-03 2003-03-04 Linear Technology Corporation High voltage MOS transistor with up-retro well
JP2002083941A (ja) 2000-09-06 2002-03-22 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2002299475A (ja) * 2001-03-30 2002-10-11 Toshiba Corp 半導体装置及びその製造方法
JP2002368212A (ja) * 2001-06-12 2002-12-20 Hitachi Ltd 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP2003197791A (ja) 2001-12-28 2003-07-11 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP4098208B2 (ja) 2003-10-01 2008-06-11 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP5302493B2 (ja) * 2005-03-30 2013-10-02 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US20070074613A1 (en) * 2005-10-04 2007-04-05 Ben Yu Worktable having adjustable shield

Also Published As

Publication number Publication date
TW200636868A (en) 2006-10-16
KR20060106693A (ko) 2006-10-12
TWI296135B (en) 2008-04-21
JP2006278932A (ja) 2006-10-12
CN1841684A (zh) 2006-10-04
US7629214B2 (en) 2009-12-08
US20060223259A1 (en) 2006-10-05
KR100751642B1 (ko) 2007-08-22

Similar Documents

Publication Publication Date Title
JP5307966B2 (ja) 半導体装置の製造方法
JP2007095827A (ja) 半導体装置及びその製造方法
US7579651B2 (en) Semiconductor device
US7560797B2 (en) Semiconductor device and manufacturing method of the same
JP2956626B2 (ja) Ｍｏｓ型半導体装置の製造方法
US8022475B2 (en) Semiconductor device optimized to increase withstand voltage and reduce on resistance
US7719081B2 (en) Semiconductor device and method of manufacturing the same
EP1826824B1 (en) Semiconductor device and method of manufacturing the same
JP2007173379A (ja) 半導体装置および半導体装置の製造方法
JP4979212B2 (ja) 半導体装置及びその製造方法
JP2007158188A (ja) 半導体装置及びその製造方法
KR101530579B1 (ko) 반도체 소자 및 이의 제조 방법
JP5183835B2 (ja) 半導体装置およびその製造方法
JP4959931B2 (ja) 半導体装置の製造方法
JP5431663B2 (ja) 半導体装置及びその製造方法
JP4313822B2 (ja) 半導体装置の製造方法
JP4804734B2 (ja) 半導体装置の製造方法
JP2007180244A (ja) 半導体装置及びその製造方法
JP2007227775A (ja) 半導体装置及びその製造方法
US20090078996A1 (en) Semiconductor device
JP2004079748A (ja) 絶縁ゲート電界効果トランジスタの製造方法、および、当該トランジスタ
KR20060005556A (ko) 집적 반도체 소자 제조 방법
JP2001196578A (ja) 半導体装置とその製造方法
JP2010153634A (ja) 半導体装置及びその製造方法
JP2006332231A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080218

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100416

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20110530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111031

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120127

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120321

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120719

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120824

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20120829

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20120921

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130628

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5307966

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D04

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees