JP2007180244A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】従来の半導体装置では、バックゲート領域としての拡散層の形成領域がばらつくことで、オン抵抗値が安定しないという問題があった。
【解決手段】本発明の半導体装置では、ドレイン領域は、不純物濃度の異なるＮ型の拡散層９〜１４により構成されている。高不純物濃度であるＮ型の拡散層１１、１４の形成領域も広い領域に渡り、Ｎ型の拡散層１１、１４より低不純物濃度のＮ型の拡散層１０、１３が形成されている。そして、Ｐ型の拡散層５が、Ｎ型の拡散層１０、１３の形成領域に収束している。この構造により、Ｐ型の拡散層５がばらついた場合でも、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値を安定させることができる。
【選択図】図１

Description

本発明は、ＲＯＮ抵抗値のばらつきを低減する半導体装置及びその製造方法に関する。

従来の半導体装置の一実施例では、下記のＮチャネル型ＭＯＳトランジスタ５１が知られている。図１１に示す如く、Ｐ型の単結晶シリコン基板５２上にＮ型のエピタキシャル層５３が形成されている。エピタキシャル層５３には、バックゲート領域としてのＰ型の拡散層５４、５５、５６、ドレイン領域としてのＮ型の拡散層５７、５８、５９、６０が形成されている。Ｐ型の拡散層５４には、ソース領域としてのＮ型の拡散層６１、６２が形成されている。そして、エピタキシャル層５３上には、シリコン酸化膜６３を介してゲート電極６４、６５が形成されている。ゲート電極６４、６５下方に位置するＰ型の拡散層５４がチャネル領域として用いられる（例えば、特許文献１参照。）。
特開２００２−３１４０６６号公報（第５−６頁、第１図）

上述したように、従来のＮチャネル型ＭＯＳトランジスタ５１では、ドレイン領域が、高不純物濃度のＮ型の拡散層５８、６０と低不純物濃度のＮ型の拡散層５７、５９とにより形成されている。そして、バックゲート領域としてのＰ型の拡散層５４が、Ｎ型の拡散層５７、５９の近傍領域まで形成されている。ここで、Ｐ型の拡散層５４は、ＬＯＣＯＳ酸化膜６６、６７形成前に、例えば、イオン注入法により形成されている。一方、Ｎ型の拡散層５７、５９は、ＬＯＣＯＳ酸化膜６６、６７を形成し、ゲート電極６４、６５を形成した後にゲート電極６４、６５を利用して自己整合技術により形成されている。そのため、Ｐ型の拡散層５４を形成する際のマスクずれ等により、Ｐ型の拡散層５４の形成領域がばらつき、Ｐ型の拡散層５４とＮ型の拡散層５７、５９が重畳する領域が発生する場合がある。この場合、Ｎ型の拡散層５７、５９では、その重畳した領域での不純物濃度が低減し、寄生抵抗値が増大する。つまり、Ｐ型の拡散層５４の形成領域がばらつくことで、Ｎチャネル型ＭＯＳトランジスタ５１のＯＮ抵抗値がばらつくという問題がある。

また、従来のＮチャネル型ＭＯＳトランジスタ５１では、Ｐ型の拡散層５４の形成領域がばらつくことで、Ｐ型の拡散層５４とＮ型の拡散層５８、６０とが重畳した構造となる場合もある。この場合、Ｐ型の拡散層５４とＮ型の拡散層５８、６０とのＰＮ接合領域では、Ｎ型の拡散層５８、６０が高不純物濃度であるため、Ｎチャネル型ＭＯＳトランジスタ５１の耐圧特性が悪化するという問題がある。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されているバックゲート領域、ドレイン領域及びソース領域と、前記半導体層上面に形成されているゲート酸化膜と、前記ゲート酸化膜上に形成されているゲート電極とを有する半導体装置において、前記ドレイン領域は、第１の拡散層、第２の拡散層及び第３の拡散層とがその形成領域を重畳させるように形成され、前記第１の拡散層は、前記半導体層上の金属層と接続する領域に形成され、前記第２の拡散層は、その一端側が前記ゲート電極下方に位置するように形成され、前記第３の拡散層は、その一端側が前記第１の拡散層と前記ゲート電極との間に位置するように形成され、前記バックゲート領域は、前記第３の拡散層が形成されている領域で収束することを特徴とする。従って、本発明では、バックゲート領域の形成領域がばらついた場合でも、ドレイン領域を構成する第３の拡散層の形成領域に収束することで、オン抵抗値のばらつきを抑制することができる。

また、本発明の半導体装置では、前記第３の拡散層の不純物濃度は、前記第２の拡散層の不純物濃度より高く、前記第１の不純物濃度より低いことを特徴とする。従って、本発明では、ドレイン領域の不純物濃度に濃度勾配を設けることで、ドレイン領域での電界緩和を図りつつ、ドレイン領域でのオン抵抗値のばらつきを抑制することができる。

また、本発明の半導体装置では、前記第１の拡散層は、前記第３の拡散層の形成領域の内側に重畳して形成されていることを特徴とする。従って、本発明では、第３の拡散層を形成することで、バックゲート領域を構成する拡散層とドレイン領域を構成する第１の拡散層とによる耐圧特性の悪化を抑制することができる。

また、本発明の半導体装置の製造方法では、一導電型の半導体基板を準備する工程と、前記半導体基板に逆導電型の埋込拡散層を形成する工程と、前記半導体基板上に逆導電型のエピタキシャル層を形成する工程と、前記エピタキシャル層にバックゲート領域として用いられる一導電型の拡散層を形成する工程と、前記エピタキシャル層にドレイン領域として用いられる逆導電型の第１の拡散層、第２の拡散層及び第３の拡散層を形成する工程と、前記エピタキシャル層にソース領域として用いられる逆導電型の第４の拡散層を形成する工程と、前記エピタキシャル層上にゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成する工程とを有し、前記ドレイン領域を形成する工程では、前記第３の拡散層の不純物濃度が、前記第２の拡散層の不純物濃度より高く、前記第１の不純物濃度より低くなるように形成し、前記エピタキシャル層上の金属層と接続するように前記第１の拡散層を形成し、その一端側が前記ゲート電極下方に位置するように前記第２の拡散層を形成し、その一端側が前記第１の拡散層と前記ゲート電極との間に位置するように前記第３の拡散層を形成し、前記一導電型の拡散層が形成されている領域に少なくとも一部が重畳するように前記第３の拡散層を形成することを特徴とする。従って、本発明では、濃度勾配を有するドレイン領域を形成し、ドレイン領域とバックゲート領域とを所望の領域で重畳させる。この製造方法より、ＭＯＳトランジスタのオン抵抗値のばらつきを抑制することができる。

また、本発明の半導体装置の製造方法では、前記第３の拡散層の形成領域の内側に重畳するように前記第１の拡散層を形成することを特徴とする。従って、本発明では、第３の拡散層を形成することで、バックゲート領域を構成する拡散層とドレイン領域を構成する第１の拡散層とによる耐圧特性の悪化を抑制することができる。

本発明では、ドレイン領域が、不純物濃度の異なる３つの拡散層から形成されている。そして、バックゲート領域を構成する拡散層が、ドレイン領域の所望の形成領域に収束している。この構造により、ＭＯＳトランジスタのオン抵抗値のばらつきを抑制することができる。

また、本発明では、ドレイン領域において、ゲート電極の下方からドレイン電極の下方に向けて不純物濃度が濃度勾配を有している。この構造により、ドレイン領域での電界緩和を図りつつ、ＭＯＳトランジスタのオン抵抗値のばらつきを抑制することができる。

また、本発明では、ドレイン電極の下方において、ドレイン領域を構成する複数の拡散層が、濃度勾配を有するように形成されている。この構造により、バックゲート領域を構成する拡散層とドレイン領域を構成する高不純物濃度の拡散層とによる耐圧特性の悪化を抑制することができる。

以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。図２は、本実施の形態における半導体装置の表面近傍領域の濃度プロファイルを説明するための図である。

図１に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、Ｎ型の埋込拡散層４と、バックゲート領域として用いられるＰ型の拡散層５、６と、ソース領域として用いられるＮ型の拡散層７、８と、ドレイン領域として用いられるＮ型の拡散層９、１０、１１、１２、１３、１４と、ゲート電極１５、１６とから構成されている。

Ｎ型のエピタキシャル層３は、Ｐ型の単結晶シリコン基板２上に形成されている。

Ｎ型の埋込拡散層４は、基板２とエピタキシャル層３とに渡り、形成されている。尚、本実施の形態での基板２及びエピタキシャル層３が本発明の「半導体層」に対応する。そして、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、本発明の「半導体層」としては、基板のみの場合でも良く、基板上面に複数のエピタキシャル層が積層されている場合でも良い。また、基板は、Ｎ型の単結晶シリコン基板、化合物半導体基板でも良い。

Ｐ型の拡散層５が、エピタキシャル層３に形成されている。Ｐ型の拡散層５には、その形成領域を重畳させるように、Ｐ型の拡散層６が形成されている。Ｐ型の拡散層６はエピタキシャル層３表面から１．０（μｍ）程度以下の深さまで形成されている。そして、Ｐ型の拡散層５、６は、バックゲート領域として用いられる。尚、Ｐ型の拡散層５は、Ｎ型の埋込拡散層４により基板２と分離して形成されることで、基板２の電位変動を受け難い構造を実現している。

Ｎ型の拡散層７、８が、Ｐ型の拡散層５に形成されている。Ｎ型の拡散層７、８は、ソース領域として用いられる。Ｎ型の拡散層８とＰ型の拡散層６とはソース電極に接続し、同電位となる。そして、Ｎ型の拡散層７は、例えば、その表面の不純物濃度が１．０×１０^１６〜１０^１８（／ｃｍ^２）程度、拡散深さが０．５〜１．０（μｍ）程度となる拡散条件により形成されている。Ｎ型の拡散層８は、例えば、その表面の不純物濃度が１．０×１０^２０〜１０^２１（／ｃｍ^２）程度、拡散深さが０．５（μｍ）程度となる拡散条件により形成されている。

Ｎ型の拡散層９、１０、１１、１２、１３、１４が、エピタキシャル層３に形成されている。Ｎ型の拡散層９、１０、１１、１２、１３、１４はドレイン領域として用いられる。Ｎ型の拡散層９、１２は、例えば、その表面の不純物濃度が１．０×１０^１６〜１０^１８（／ｃｍ^２）程度、拡散深さが０．５〜１．０（μｍ）程度となる拡散条件により形成されている。Ｎ型の拡散層１０、１３は、例えば、その表面の不純物濃度が１．０×１０^１７〜１０^１９（／ｃｍ^２）程度、拡散深さが１．０〜１．５（μｍ）程度となる拡散条件により形成されている。Ｎ型の拡散層１１、１４は、例えば、その表面の不純物濃度が１．０×１０^２０〜１０^２１（／ｃｍ^２）程度、拡散深さが０．５（μｍ）程度となる拡散条件により形成されている。そして、ゲート電極１５、１６下方に位置し、Ｎ型の拡散層７とＮ型の拡散層９、１２との間に位置するＰ型の拡散層５は、チャネル領域として用いられる。

尚、本実施の形態でのＮ型の拡散層９、１２が本発明の「第２の拡散層」に対応し、本実施の形態でのＮ型の拡散層１０、１３が本発明の「第３の拡散層」に対応し、本実施の形態でのＮ型の拡散層１１、１４が本発明の「第１の拡散層」に対応する。また、Ｎ型の拡散層９と１２とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。Ｎ型の拡散層１０と１３とも同様である。更に、Ｎ型の拡散層１１と１４とも同様である。

ゲート電極１５、１６は、ゲート酸化膜１７上面に形成されている。ゲート電極１５、１６は、例えば、ポリシリコン膜とタングステンシリサイド膜とにより所望の膜厚となるように形成されている。タングステンシリサイド膜の上面にはシリコン酸化膜（図示せず）が形成されている。尚、ゲート電極１５と１６とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。

ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）酸化膜１８、１９が、エピタキシャル層３に形成されている。ＬＯＣＯＳ酸化膜１８、１９の平坦部では、その膜厚が、例えば、３０００〜１００００Å程度となる。ＬＯＣＯＳ酸化膜１８、１９の下方には、Ｎ型の拡散層２０、２１が形成されている。Ｎ型の拡散層２０、２１は、エピタキシャル層３表面が反転することを防止している。尚、ＬＯＣＯＳ酸化膜１８とＬＯＣＯＳ酸化膜１９とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。

絶縁層２２が、エピタキシャル層３上面に形成されている。絶縁層２２は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングにより、絶縁層２２にコンタクトホール２３、２４、２５が形成されている。尚、コンタクトホール２３と２５とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。

コンタクトホール２３、２４、２５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜２６が選択的に形成され、ソース電極２７及びドレイン電極２８、２９が形成されている。尚、図１に示した断面では、ゲート電極１５、１６への配線層は図示していないが、その他の領域で配線層と接続している。また、尚、ドレイン電極２８と２９とは、一環状に形成されている場合でも、個別に形成されている場合でもよい。

図示したように、ドレイン領域を構成するＮ型の拡散層９、１０、１１、１２、１３、１４において、最も低不純物濃度であるＮ型の拡散層９、１２は、その一端側がゲート電極１５、１６の下方まで形成されている。最も高不純物濃度であるＮ型の拡散層１１、１４は、ドレイン電極２８、２９の下方に形成され、コンタクトホール２３、２５を埋設するアルミ合金膜２６と接続している。そして、Ｎ型の拡散層９、１２及びＮ型の拡散層１１、１４に対し、中間の不純物濃度であるＮ型の拡散層１０、１３は、その一端側がゲート電極１５、１６とＮ型の拡散層１１、１４との間に位置するように形成されている。

そして、Ｐ型の拡散層５は、Ｎ型の拡散層１０、１３の形成領域に収束している。Ｎ型の不純物はＰ型の不純物により、若干、相殺されるが、Ｎ型の拡散層１０、１３がＰ型の拡散層５より高不純物濃度である。また、Ｎ型の拡散層１０、１３には、更に、高不純物濃度なＮ型の拡散層１１、１４が重畳して形成されている。この構造により、Ｐ型の拡散層５の形成領域がばらついた場合でも、ドレイン領域での不純物濃度の低下も僅かで抑えられ、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値の変動も抑制できる。

更に、Ｐ型の拡散層５が収束する領域では、Ｎ型の拡散層１０、１３とＮ型の拡散層１１、１４とが、それぞれ重畳している領域である。つまり、Ｎ型の拡散層１０、１３の形成領域の内側にＮ型の拡散層１１、１４が形成され、Ｐ型の拡散層５とＮ型の拡散層１０、１３とがＰＮ接合領域を形成する。この構造により、Ｐ型の拡散層５とＮ型の拡散層１０、１３とのＰＮ接合領域からドレイン領域側に空乏層が広がる領域が形成される。そして、Ｐ型の拡散層５をＮ型の拡散層１１、１４近傍まで形成した構造においても、Ｎチャネル型ＭＯＳトランジスタ１の耐圧特性を悪化させることはない。

図２を用いて、Ｎチャネル型ＭＯＳトランジスタ１のＸ−Ｘ’断面（図１参照）における濃度プロファイルを説明する。尚、図２では、ソース電極２７（図１参照）からドレイン電極２９（図１参照）への濃度プロファイルを示している。そして、横軸では、ソース電極２７を中心とし、ドレイン電極２９側への離間距離（μｍ）を示している。縦軸では、Ｘ−Ｘ’断面での拡散層の不純物濃度（／ｃｍ^２）を示している。

図示したように、Ｘ−Ｘ’断面での濃度プロファイルでは、ソース電極２７から６．０（μｍ）程度離間した領域からＮ型の拡散層１２が形成されている。そして、ソース電極２７から８．０（μｍ）程度離間した領域からＮ型の不純物濃度が高くなり、Ｎ型の拡散層１３とＮ型の拡散層１２とが重畳して形成されている。また、ソース電極２７から９．５（μｍ）程度離間した領域から、更に、Ｎ型の不純物濃度が急激に高くなり、Ｎ型の拡散層１４とＮ型の拡散層１２、１３とが重畳して形成されている。

一方、ソース電極２７から３．３（μｍ）程度離間した領域まで、Ｎ型の拡散層７、８が、その形成領域を重畳させるように形成されている。また、ソース電極２７から３．３（μｍ）程度離間し、６．０（μｍ）程度離間した領域まで、Ｐ型の拡散層５が形成されている。

つまり、バックゲート領域として形成されたＰ型の拡散層５の不純物濃度が、ドレイン領域として形成されたＮ型の拡散層１２、１３、１４の不純物濃度よりも低濃度である。そのため、Ｐ型の拡散層５とＮ型の拡散層１２、１３、１４とが重畳する領域では、Ｎ型の拡散層１２、１３、１４が形成される。そして、ドレイン領域では、Ｎ型の拡散層１２、１３、１４を重畳させることで、ソース電極２７側からドレイン電極２９側へと不純物濃度が濃くなる勾配が形成される。この構造により、ソース領域からドレイン領域へと向かうチャネル方向電界に対して、ドレイン領域の低濃度領域により電界緩和を図ることができる。

尚、本実施の形態では、ドレイン領域を不純物濃度の異なる３つの拡散層を重畳させて形成する場合に関し説明したが、この場合に限定するものではない。例えば、ドレイン領域を不純物濃度の異なる４つの拡散層、５つの拡散層等で形成する場合でもよい。つまり、バックゲート領域の形成領域のばらつきにより、ドレイン領域の抵抗値が大きく変動しない構造であり、更に、ドレイン領域での電界緩和が図れる構造であればよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

次に、本発明の一実施の形態である半導体装置の製造方法について、図３〜図１０を参照し、詳細に説明する。図３〜図１０は、本実施の形態における半導体装置の製造方法を説明するための断面図である。

先ず、図３に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜３０を形成し、Ｎ型の埋込拡散層４の形成領域上に開口部が形成されるように、シリコン酸化膜３０を選択的に除去する。そして、シリコン酸化膜３０をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース３１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層４を形成した後、シリコン酸化膜３０及び液体ソース３１を除去する。

次に、図４に示す如く、基板２上にシリコン酸化膜３２を形成し、シリコン酸化膜３２上にフォトレジスト３３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層３４、３５が形成される領域上のフォトレジスト３３に開口部を形成する。その後、基板２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１８０〜２００（ｋｅＶ）、導入量１．０×１０^１２〜１．０×１０^１４（／ｃｍ^２）でイオン注入する。

次に、図５に示す如く、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層４及びＰ型の埋込拡散層３４、３５が熱拡散される。その後、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜１８、１９、３６、３７を形成する。このとき、ＬＯＣＯＳ酸化膜１８、１９を形成するマスクを利用して、Ｎ型の拡散層２０、２１を形成する。この製造方法により、ＬＯＣＯＳ酸化膜１８、１９に対してＮ型の拡散層２０、２１を位置精度良く形成することができる。

次に、図６に示す如く、エピタキシャル層３上にシリコン酸化膜３８を形成し、シリコン酸化膜３８上にフォトレジスト３９を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層５、４０、４１が形成される領域上のフォトレジスト３９に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧１８０〜２００（ｋｅＶ）、導入量１．０×１０^１２〜１．０×１０^１４（／ｃｍ^２）でイオン注入する。その後、フォトレジスト３９を除去し、熱拡散し、Ｐ型の拡散層５、４０、４１を形成する（図７参照）。

次に、図７に示す如く、シリコン酸化膜３８上にフォトレジスト４２を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１０、１３が形成される領域上のフォトレジスト４２に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜９０（ｋｅＶ）、導入量１．０×１０^１８〜１．０×１０^２０（／ｃｍ^２）でイオン注入する。その後、フォトレジスト４２を除去し、熱拡散し、Ｎ型の拡散層１０、１３を形成した後シリコン酸化膜３８を除去する（図８参照）。尚、Ｎ型の拡散層１０、１３は、その表面の不純物濃度が１．０×１０^１７〜１０^１９（／ｃｍ^２）程度、拡散深さが１．０〜１．５（μｍ）程度となる。

次に、図８に示す如く、エピタキシャル層３上にゲート酸化膜１７として用いられるシリコン酸化膜を形成する。シリコン酸化膜上に、例えば、ポリシリコン膜、タングステンシリサイド膜を順次形成し、公知のフォトリソグラフィ技術を用い、ゲート電極１５、１６を形成する。その後、シリコン酸化膜上にフォトレジスト４３を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層９、７、１２が形成される領域上のフォトレジスト４３に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜９０（ｋｅＶ）、導入量１．０×１０^１７〜１．０×１０^１９（／ｃｍ^２）でイオン注入する。その後、フォトレジスト４３を除去し、熱拡散し、Ｎ型の拡散層７、９、１２を形成する（図９参照）。ここで、ゲート電極１５、１６及びＬＯＣＯＳ酸化膜１８、１９をマスクとして用いることで、Ｎ型の拡散層７、９、１２は位置精度良く形成される。尚、Ｎ型の拡散層７、９、１２は、その表面の不純物濃度が１．０×１０^１６〜１０^１８（／ｃｍ^２）程度、拡散深さが０．５〜１．０（μｍ）程度となる。

次に、図９に示す如く、ゲート酸化膜１７として用いられるシリコン酸化膜上にフォトレジスト４４を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層８、１１、１４が形成される領域上のフォトレジスト４４に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧７０〜９０（ｋｅＶ）、導入量１．０×１０^２１〜１．０×１０^２２（／ｃｍ^２）でイオン注入する。その後、フォトレジスト４４を除去し、熱拡散し、Ｎ型の拡散層８、１１、１４を形成する（図１０参照）。尚、Ｎ型の拡散層８、１１、１４は、その表面の不純物濃度が１．０×１０^２０〜１０^２１（／ｃｍ^２）程度、拡散深さが０．５（μｍ）程度となる。

次に、図１０に示す如く、エピタキシャル層３上に絶縁層２２として、例えば、ＢＰＳＧ膜及びＳＯＧ膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ_３またはＣＦ_４系のガスを用いたドライエッチングで、絶縁層２２にコンタクトホール２３、２４、２５を形成する。そして、絶縁層２２上にフォトレジスト（図示せず）を形成し、公知のフォトリソグラフィ技術を用い、コンタクトホール２４が開口するようにフォトレジストを選択的に除去する。絶縁層２２をマスクとして用い、Ｐ型不純物、例えば、ホウ素（Ｂ）をイオン注入し、Ｐ型の拡散層６を形成する。その後、コンタクトホール２３、２４、２５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜２６を選択的に形成し、ソース電極２７、ドレイン電極２８、２９を形成する。

本発明の実施の形態における半導体装置を説明する断面図である。 本発明の実施の形態における半導体装置の表面近傍領域の濃度プロファイルを説明する図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 本発明の実施の形態における半導体装置の製造方法を説明する断面図である。 従来の実施の形態における半導体装置を説明する断面図である。

符号の説明

１ Ｎチャネル型ＭＯＳトランジスタ
２ Ｐ型の単結晶シリコン基板
３ Ｎ型のエピタキシャル層
５ Ｐ型の拡散層
９ Ｎ型の拡散層
１０ Ｎ型の拡散層
１１ Ｎ型の拡散層
１２ Ｎ型の拡散層
１３ Ｎ型の拡散層
１４ Ｎ型の拡散層

Claims (5)

1. 半導体層と、前記半導体層に形成されているバックゲート領域、ドレイン領域及びソース領域と、前記半導体層上面に形成されているゲート酸化膜と、前記ゲート酸化膜上に形成されているゲート電極とを有する半導体装置において、
   前記ドレイン領域は、第１の拡散層、第２の拡散層及び第３の拡散層とがその形成領域を重畳させるように形成され、
   前記第１の拡散層は、前記半導体層上の金属層と接続する領域に形成され、
   前記第２の拡散層は、その一端側が前記ゲート電極下方に位置するように形成され、
   前記第３の拡散層は、その一端側が前記第１の拡散層と前記ゲート電極との間に位置するように形成され、
   前記バックゲート領域は、前記第３の拡散層が形成されている領域で収束することを特徴とする半導体装置。
2. 前記第３の拡散層の不純物濃度は、前記第２の拡散層の不純物濃度より高く、前記第１の不純物濃度より低いことを特徴とする請求項１に記載の半導体装置。
3. 前記第１の拡散層は、前記第３の拡散層の形成領域の内側に重畳して形成されていることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 一導電型の半導体基板を準備する工程と、
   前記半導体基板に逆導電型の埋込拡散層を形成する工程と、
   前記半導体基板上に逆導電型のエピタキシャル層を形成する工程と、
   前記エピタキシャル層にバックゲート領域として用いられる一導電型の拡散層を形成する工程と、
   前記エピタキシャル層にドレイン領域として用いられる逆導電型の第１の拡散層、第２の拡散層及び第３の拡散層を形成する工程と、
   前記エピタキシャル層にソース領域として用いられる逆導電型の第４の拡散層を形成する工程と、
   前記エピタキシャル層上にゲート酸化膜を形成し、前記ゲート酸化膜上にゲート電極を形成する工程とを有し、
   前記ドレイン領域を形成する工程では、前記第３の拡散層の不純物濃度が、前記第２の拡散層の不純物濃度より高く、前記第１の不純物濃度より低くなるように形成し、
   前記エピタキシャル層上の金属層と接続するように前記第１の拡散層を形成し、その一端側が前記ゲート電極下方に位置するように前記第２の拡散層を形成し、その一端側が前記第１の拡散層と前記ゲート電極との間に位置するように前記第３の拡散層を形成し、
   前記一導電型の拡散層が形成されている領域に少なくとも一部が重畳するように前記第３の拡散層を形成することを特徴とする半導体装置の製造方法。
5. 前記第３の拡散層の形成領域の内側に重畳するように前記第１の拡散層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。