JP5431663B2

JP5431663B2 - 半導体装置及びその製造方法

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Publication number: JP5431663B2
Application number: JP2007235676A
Authority: JP
Inventors: 俊祐八柳; 正文上原; 勝義安齊
Original assignee: Semiconductor Components Industries LLC
Current assignee: Semiconductor Components Industries LLC
Priority date: 2006-09-15
Filing date: 2007-09-11
Publication date: 2014-03-05
Anticipated expiration: 2027-09-11
Also published as: JP2008098624A

Description

本発明は半導体装置及びその製造方法に関し、特に、高耐圧ＭＯＳトランジスタ及びその製造方法に関するものである。

高耐圧ＭＯＳトランジスタは、高いソース・ドレイン耐圧(BVDS)，あるいは高いゲート耐圧を有しており、ＬＣＤドライバー，ＥＬドライバー等の各種のドライバーや電源回路等に広く用いられている。

図６は、従来例に係るＮチャネル型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。Ｐ型の半導体基板１００の表面にゲート絶縁膜１０１，厚いフィールド絶縁膜１０２が形成されている。ゲート絶縁膜１０１上から、隣接するフィールド絶縁膜１０２の一部上にはゲート電極１０３が形成されている。半導体基板１００の表面領域には、ゲート電極１０３の一方の端に隣接して高濃度（Ｎ＋＋型）のソース層１０４及び低濃度のソース層１０５が形成されている。

また、ゲート電極１０３の他方の端から離間した半導体基板１００の表面には高濃度（Ｎ＋＋型）のドレイン層１０６が形成されている。また、ゲート電極１０３の下方からフィールド絶縁膜１０２及び高濃度のドレイン層１０６の下方に至る領域には、高濃度のドレイン層１０６よりも濃度が低く、深くまで拡散した低濃度（Ｎ−型）のドレイン層１０７が形成されている。高濃度のドレイン層１０６は低濃度のドレイン層１０７内に形成されている。このように、ソース領域及びドレイン領域が高濃度部分と低濃度部分とから構成されたいわゆるＬＤＤ(Lightly Doped Drain)構造になっている。また、ゲート電極１０３の側壁には、シリコン窒化膜等のサイドウォールスペーサ膜１０８が形成されている。

上述した従来の高耐圧ＭＯＳトランジスタでは、高濃度のドレイン層１０６に高電圧を印加した場合に、低濃度のドレイン層１０７の中に空乏層が広がることでドレイン電界が緩和されるため、高いソース・ドレイン耐圧を得ることができる。また、ゲート電極１０３はゲート絶縁膜１０１から隣接するフィールド絶縁膜１０２の一部上に延在しているため、ゲート絶縁膜１０１の破壊にも強い構造を有している。

なお、本発明に関連する技術は、以下の特許文献に記載されている。
特開２００２−１３４７３８号公報

しかしながら、上述した従来のトランジスタ構造では、静電破壊耐量（以下、ＥＳＤ耐量という）が十分でないという問題があった。例えば、本発明者が行ったヒューマンボディモデル（ＨＢＭ）に基づく一般的な静電破壊試験によれば２００ボルト（Ｖ）未満のＥＳＤ耐量であり、マシーンモデル（ＭＭ）に基づく静電破壊試験では５０ボルト（Ｖ）未満のＥＳＤ耐量であり、これでは不十分であった。そこで、本発明はＥＳＤ耐量を向上させたトランジスタ構造を提供することを目的とする。

本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、第１導電型の半導体層の表面に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体層の表面に形成された第２導電型のソース層と、前記ゲート電極のドレイン側の端部から離間し、前記半導体層の表面に形成された第２導電型の高濃度のドレイン層と、前記ゲート電極と前記高濃度のドレイン層との間における前記半導体層の表面に、前記高濃度のドレイン層に隣接する第１導電型の不純物層とを備えることを特徴とする。

また、本発明の半導体装置の製造方法は、第１導電型の半導体層の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極から離間した前記半導体層の表面に第２導電型の高濃度のドレイン層を形成する工程と、第１導電型の不純物層を、前記高濃度のドレイン層に隣接させて、前記半導体層の表面に形成する工程とを有することを特徴とする。

本発明では、ゲート電極と高濃度のドレイン層との間における半導体層の表面に、高濃度のドレイン層に隣接した、当該ドレイン層と逆導電型の不純物層が形成されている。このように構成することで、異常なサージが発生したときの電子は、前記不純物層が形成された付近を避けるようにして移動し、より深い位置からドレイン電極へと回り込む。つまり、半導体層の表面付近の電子の移動が抑えられる。そのため、ＥＳＤ耐量を向上させることができる。

次に、本発明の実施形態に係る半導体装置について図面を参照しながら説明する。図１乃至図４は、本発明の実施形態に係る半導体装置を製造工程順に示す断面図である。

まず、図１に示すように、Ｐ型の半導体基板１の表面にＮ型不純物を注入し、熱拡散させることでＮ型のウェル層２（ＮＷ）を形成する。当該イオン注入は、例えばリンイオン（^３１Ｐ^＋）を加速電圧８０ＫｅＶ，注入量１．０×１０^１３／ｃｍ^２の条件で行う。なお、本発明では、前記Ｎ型のウェル層２（ＮＷ）の形成を省略するものであっても構わない。

次に、ウェル層２の表面にＰ型不純物を注入し、熱拡散させることでＰ型のウェル層３（ＰＷ）を形成する。当該イオン注入は、例えばボロンイオン（^１１Ｂ^＋）を加速電圧８０ＫｅＶ，注入量２．３×１０^１３／ｃｍ^２の条件で行う。

次に、ウェル層３の表面にＮ型不純物を選択的に注入することで、低濃度（Ｎ−型）のドレイン層４ａ，４ｂを形成する。低濃度のドレイン層４ａ，４ｂの間は離間している。すなわち、ドレイン層４ａ，４ｂの間にはイオン注入がなされないように所定のマスクを用いて当該イオン注入が行われる。このイオン注入は、例えばリンイオン（^３１Ｐ^＋）を加速電圧１００ＫｅＶ，注入量１．５×１０^１３／ｃｍ^２の条件で行う。

次に、図２に示すように、ＬＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎＯｆＳｉｌｉｃｏｎ）法を用いて、ウェル層３の所定領域上に厚いフィールド絶縁膜５ａ，５ｂ，５ｃを形成する。このうちフィールド絶縁膜５ａ，５ｂはそれぞれ低濃度のドレイン層４ａ，４ｂと重畳した領域に形成されている。フィールド絶縁膜は一般に素子分離用に形成されるが、この半導体装置におけるフィールド絶縁膜５ａ，５ｂはトランジスタの耐圧向上に利用されている。フィールド絶縁膜５ａ，５ｂ，５ｃの膜厚は目標耐圧によって異なるが、例えば３００ｎｍ〜６００ｎｍ程度である。なお、フィールド絶縁膜の形成はＬＯＣＯＳ法に限定されず、例えばＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）法を含め他の素子分離法を用いてもよい。

次に、例えば熱酸化法によりゲート絶縁膜６を形成する。ゲート絶縁膜６の膜厚は目標耐圧によって異なるが例えば１５〜２００ｎｍ程度である。なお、フィールド絶縁膜５ａ，５ｂ，５ｃは、ゲート絶縁膜６よりも厚い絶縁膜である。

次に、半導体基板１上の全面に導電材料としてポリシリコン層を例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法により形成する。その後、当該ポリシリコン層及びゲート絶縁膜６を選択的に除去することで、ゲート電極７を形成する。ゲート電極７は、ゲート絶縁膜６上から隣接するフィールド絶縁膜５ａの一部上に延在するようにパターニングされる。これによって耐圧が向上する。その膜厚は例えば３００ｎｍである。なお、必要に応じてリンイオン等の不純物を注入して拡散させることで、ゲート電極７を低抵抗化させる。

次に、ゲート電極７をマスクの一部として、ゲート電極７の左側のウェル層３の表面領域にＮ型不純物を注入し、低濃度のソース層８（ＬＮ）を形成する。このイオン注入は、例えばリンイオン（^３１Ｐ^＋）を加速電圧２０ＫｅＶ，注入量４．２×１０^１３／ｃｍ^２の条件で行う。なお、低濃度のソース層８の形成は、後述するサイドウォールスペーサ膜９ａ，９ｂの形成後であってもよい。

次に、図３（ａ）に示すように、半導体基板１上の全面に例えばシリコン窒化膜をＣＶＤ法により形成し、次に当該シリコン窒化膜をエッチバックすることで、ゲート電極７の周囲を囲むサイドウォールスペーサ膜９ａ，９ｂを形成する。なお、前記シリコン窒化膜に代えて、例えばＴＥＯＳ膜等から成るシリコン酸化膜をＣＶＤ法により形成するものでも良い。また、当該サイドウォールスペーサ膜９ａ，９ｂがポリシリコン等の導電材料から成る場合にはゲート電極７とサイドウォールスペーサ膜９ａ，９ｂの全体がゲート電極となる。

次に、不図示のホトレジスト層およびフィールド絶縁膜５ａ，５ｂをマスクとして、フィールド絶縁膜５ａ，５ｂで囲まれたウェル層３の表面領域にＮ型不純物を注入し、低濃度のドレイン層４ａ，４ｂよりも高い不純物濃度であり、かつ深くまで不純物が注入された中濃度のドレイン層１０（Ｎ）を形成する。中濃度のドレイン層１０は、低濃度のドレイン層４ａ，４ｂと隣接する。このイオン注入は、例えばリンイオン（^３１Ｐ^＋）を加速電圧１０００ＫｅＶ，注入量８．０×１０^１３／ｃｍ^２の条件で行う。なお、中濃度のドレイン層１０と低濃度のドレイン層４ａ，４ｂとは離間していてもよいし、一部重畳していてもよい。

次に、不図示のホトレジスト層及びサイドウォールスペーサ膜９ａをマスクとしてＮ型不純物を注入し、低濃度のソース層８と重畳する領域に高濃度のソース層１１（Ｎ＋）を形成するとともに、中濃度のドレイン層１０と重畳する領域に高濃度のドレイン層１２（Ｎ＋）を形成する。このイオン注入は、例えばヒ素イオン（^７５Ａｓ^＋）を加速電圧１００ＫｅＶ，注入量５．０×１０^１３／ｃｍ^２の条件で行う。高濃度のドレイン層１２は、中濃度のドレイン層１０の表面の全面に形成されるのではなく、図３（ａ）（ｂ）に示すようにフィールド絶縁膜５ａ，５ｂとは離間し、後述するドレイン電極１６が形成される領域の近傍に形成される。なお、図３（ｂ）は、図３（ａ）のフィールド絶縁膜５ａ，５ｂや高濃度のドレイン層１２の形成領域を示す部分平面図である。

次に、不図示のホトレジスト層をマスクとしてＰ型不純物を中濃度のドレイン層１０に注入し、高濃度のＰ型不純物層１３を形成する。Ｐ型不純物層１３はＥＳＤ耐量を向上させることに寄与する層である。この点については後述する。このイオン注入は、例えば二フッ化ボロン（^４９ＢＦ_２ ^＋）イオンを加速電圧４０ＫｅＶ，注入量２．０×１０^１５／ｃｍ^２の条件で行う。本実施形態のＰ型不純物層１３は、図３（ｂ）に示すように、高濃度のドレイン層１２の周囲をリング状に囲むとともに、高濃度のドレイン層１２と隣接している。なお、ＥＳＤ耐量を向上させる観点から、Ｐ型不純物層１３は、少なくとも高濃度のドレイン層１２よりも深く形成することが好ましいと考えられる。なお、ＥＳＤ耐量を向上させる観点からは、図３（ａ），（ｂ）に示すように、Ｐ型不純物層１３が高濃度のドレイン層１２と接していることが好ましいと考えるが離間させることもできる。また、本実施形態ではＰ型不純物層１３はフィールド絶縁膜５ａ，５ｂと隣接している。次に、アニール処理を行う。

なお、高濃度のドレイン層１２の形成のためのイオン注入を中濃度のドレイン層１０の表面領域の全面に注入し、その後当該領域にＰ型不純物層１３の形成のためのイオン注入を一部重畳させることで、高濃度のドレイン層１２とＰ型不純物層１３を形成してもよい。

次に、図４に示すように、半導体基板１上の全面に層間絶縁膜１４（例えば、ＣＶＤ法によるＢＰＳＧ膜やシリコン窒化膜）を形成する。次に、高濃度のソース層１１及び高濃度のドレイン層１２に至るコンタクトホールを形成し、各コンタクトホールにそれぞれソース電極１５とドレイン電極１６を形成する。

以上の製造工程から、本実施形態に係る半導体装置２０を得る事ができる。このようにして完成した半導体装置２０のドレイン電極１６に過大な正のサージ電圧が生じると、図４に示すように寄生ＮＰＮバイポーラトランジスタ３０がオンし、ドレイン電極１６側からソース電極１５側へと電流が流れる。この寄生バイポーラ動作は、ドレイン層４ａとウェル３との接合がブレークダウンしてウェル層３を電流が流れると、ウェル層３の電圧が上昇し、そしてウェル層３からソース層（８，１１）側にベース電流が流れ、これによって寄生バイポーラトランジスタ３０がオンする現象である。

寄生バイポーラ動作が起きている間、電子はソース電極１５側からドレイン電極１６側へと移動する。ここで、Ｐ型不純物層１３が形成されていない従来構造（図６参照）では、電子が基板表面付近を集中的に流れ、発熱し、これによって破壊に至ると考えられる。これに対して、本実施形態の構成ではＰ型不純物層１３が形成されている。そのため、電子はＰ型不純物層１３が形成された基板表面付近Ｘを避け、図４の矢印２５に示すように電子は分散して流れ、より深い位置からドレイン電極１６側へと回り込むように移動すると考えられる。つまり、Ｐ型不純物層１３の作用によって、基板表面よりもより深い位置を電子（＝電流）が分散して流れ、熱が集中せず、その結果として静電破壊が起き難くなっていると考えられる。

本発明者が行った静電破壊試験によれば、ＥＳＤ耐量の向上が確認できた。具体的には、従来構造（図６参照）で２００ボルト未満だったヒューマンボディモデルのＥＳＤ耐量が３０００〜３５００ボルト程度に向上し、従来構造で５０ボルト未満だったマシーンモデルのＥＳＤ耐量が約４００ボルトに向上した。また、Ｐ型不純物層１３を形成しない点を除いて本実施形態と同様の構成を有する半導体装置について静電破壊試験を行ったところ、ヒューマンボディモデルのＥＳＤ耐量が２０００〜２２５０ボルトであり、マシーンモデルのＥＳＤ耐量が２００ボルト〜２２０ボルトであった。これらの実験から、本実施形態の構造は、従来構造に比してＥＳＤ耐量が飛躍的に向上する構造であること、及びＰ型不純物層１３がＥＳＤ耐量の向上に大きく寄与していることが判った。

なお、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で設計変更が可能であることは言うまでも無い。例えば、上記した構成では、断面図に示された低濃度のドレイン層４ａ，４ｂに離間した部分があったが、離間させずに低濃度ドレイン領域を切れ目なく形成してもよい。また、フィールド絶縁膜５ａの下部に別のＰ型不純物層を配置することで更にＥＳＤ耐量を向上させることも考えられる。また、本実施形態ではゲート電極７の一部下にフィールド絶縁膜５ａが形成されていたが、図５（ａ）に示すようにフィールド絶縁膜５ａを形成しない構造に設計変更することも可能である。

さらに、図５（ｂ）に示すように、中濃度のドレイン層１０のソース側の端部がゲート電極７あるいはサイドウォールスペーサ膜９ｂの下に位置するように構成し、低濃度のドレイン層４ａを形成しない構造に設計変更することも可能である。

また、製造工程の順番や条件を変更することも当然可能である。例えば、上記ではサイドウォールスペーサ膜９ａ，９ｂの形成の後に中濃度のドレイン層１０を形成しているが、これよりも以前に形成することもできる。具体的には、フィールド絶縁膜５ａ〜５ｃ形成後に、所定のマスクを用いて中濃度のドレイン層１０形成のためのイオン注入を行い、その後に注入されたイオンを熱拡散させることで中濃度のドレイン層１０を形成してもよい。そして、その後ゲート絶縁膜６やゲート電極７を形成することができる。なお、中濃度のドレイン層１０を熱拡散によって深く形成する観点から、この場合の中濃度のドレイン層１０の形成に係るイオン注入は、注入量を比較的多くすることで、高加速ではない条件で行うことができる。このときの注入条件は、例えばヒ素イオン（^７５Ａｓ^＋）を用いた場合には、加速電圧９０〜１５０ＫｅＶ，注入量１．０×１０^１５〜６．０×１０^１５／ｃｍ^２であり、また、リンイオン（^３１Ｐ^＋）を用いた場合には、加速電圧４０〜８０ＫｅＶ，注入量１．０×１０^１５〜６．０×１０^１５／ｃｍ^２の条件である。

また、Ｐチャネル型のＭＯＳトランジスタに関する説明は省略するが、導電型が異なるだけで同様の構造であることは周知のとおりである。

本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図及び平面図である。本発明の実施形態に係る半導体装置及びその製造方法を説明する断面図である。本発明の実施形態に係る半導体装置の変更例を説明する断面図である。従来の半導体装置を説明する断面図である。

符号の説明

１半導体基板２ウェル層３ウェル層４ａ，４ｂ低濃度のドレイン層５ａ，５ｂ，５ｃフィールド絶縁膜６ゲート絶縁膜７ゲート電極８低濃度のソース層９ａ，９ｂサイドウォールスペーサ膜１０中濃度のドレイン層１１高濃度のソース層１２高濃度のドレイン層１３Ｐ型不純物層１４層間絶縁膜１５ソース電極１６ドレイン電極２０半導体装置２５電子の流れ３０寄生バイポーラトランジスタ１００半導体基板１０１ゲート絶縁膜１０２フィールド絶縁膜１０３ゲート電極１０４ソース層１０５低濃度のソース層１０６高濃度のドレイン層１０７低濃度のドレイン層１０８サイドウォールスペーサ膜

Claims

第１導電型の半導体層の表面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体層の表面に形成された第２導電型のソース層と、
前記ゲート電極のドレイン側の端部から離間し、前記半導体層の表面に形成された第２導電型の高濃度のドレイン層と、
前記ゲート電極と前記高濃度のドレイン層との間における前記半導体層の表面に、
前記ゲート電極の端から前記高濃度のドレイン層側に離間し、かつ前記高濃度のドレイン層に隣接する第１導電型の不純物層と、
前記ドレイン層と接続するドレイン電極と、を備え、前記不純物層の不純物濃度は前記半導体層の不純物濃度より高く、前記高濃度のドレイン層の周囲をリング状に囲んでおり、前記ドレイン電極は前記不純物層と接続されないことを特徴とする半導体装置。
前記高濃度のドレイン層よりも低濃度であり、かつ深く拡散し、前記ゲート電極の下方から前記高濃度のドレイン層との間の前記半導体層の表面に形成された第２導電型の低濃度のドレイン層を有することを特徴とする請求項１に記載の半導体装置。
前記高濃度のドレイン層及び前記不純物層と重畳し、前記高濃度のドレイン層よりも低濃度であって、かつ深く拡散し、前記低濃度のドレイン層より濃度が高い中濃度のドレイン層を備えることを特徴とする請求項２に記載の半導体装置。
前記半導体層上に前記ゲート絶縁膜よりも厚い絶縁膜が形成され、前記ゲート電極は前記厚い絶縁膜の一部上に延在していることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
前記不純物層は、前記厚い絶縁膜のドレイン側の一端と隣接していることを特徴とする請求項４に記載の半導体装置。
第１導電型の半導体層の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極から離間した前記半導体層の表面に第２導電型の高濃度のドレイン層を形成する工程と、
前記ゲート電極と前記高濃度のドレイン層との間における前記半導体層の表面に、前記ゲート電極の端から前記高濃度のドレイン層側に離間し、かつ前記高濃度のドレイン層に隣接する第１導電型の不純物層を形成する工程と、
前記ドレイン層と接続するドレイン電極を形成する工程と、を有し、前記不純物層の不純物濃度は前記半導体層の不純物濃度より高く、前記高濃度のドレイン層の周囲をリング状に囲んで形成され、前記ドレイン電極は前記不純物層と接続されないことを特徴とする半導体装置の製造方法。
前記高濃度のドレイン層よりも低濃度であり、かつ深く拡散し、前記ゲート電極の下方から前記高濃度のドレイン層との間の前記半導体層の表面に低濃度のドレイン層を形成する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
前記低濃度のドレイン層に隣接し、前記高濃度のドレイン層及び前記不純物層と重畳する領域に、前記高濃度のドレイン層よりも深く、かつ前記低濃度のドレイン層より高い濃度の中濃度のドレイン層を形成する工程を有することを特徴とする請求項７に記載の半導体装置の製造方法。
前記低濃度のドレイン層上に前記ゲート絶縁膜よりも厚い絶縁膜を形成する工程を有し、前記不純物層を形成する工程は、
前記不純物層を、前記厚い絶縁膜のドレイン側の一端に隣接する前記半導体層の表面に形成することを特徴とする請求項７または請求項８に記載の半導体装置の製造方法。