JP7216629B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
電力制御用の半導体装置として、ＬＤＭＯＳ（Laterally Double-Diffused MOSFET：横型二重拡散ＭＯＳＦＥＴ）が用いられている。ＬＤＭＯＳにおいては、オフ状態時の高耐圧とオン状態時の低抵抗の両立が求められている。
特許第５２１１６５２号公報
実施形態の目的は、オフ状態時の高耐圧とオン状態時の低抵抗の両立が可能な半導体装置を提供することである。
実施形態に係る半導体装置は、第１半導体層と、前記第１半導体層の一部上に設けられた第１導電形の第２半導体層と、前記第２半導体層の一部上に設けられ、前記第１半導体層から離隔した第２導電形の第３半導体層と、前記第１半導体層の他の一部上に設けられた前記第２導電形の第４半導体層と、前記第３半導体層と前記第４半導体層との間の部分上、及び、前記第４半導体層における前記第２半導体層側の部分上に設けられた第１絶縁膜と、前記第４半導体層上に設けられ、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚い第２絶縁膜と、前記第２絶縁膜上に設けられた第３絶縁膜と、前記第１絶縁膜上、前記第２絶縁膜上、及び、前記第３絶縁膜上に設けられた電極と、を備える。
実施形態に係る半導体装置を示す断面図である。 （ａ）～（ｃ）は、実施形態に係る半導体装置の第１フィールド絶縁膜及び第２フィールド絶縁膜の形成方法を示す断面図である。 （ａ）及び（ｂ）は、実施形態に係る半導体装置の第１フィールド絶縁膜及び第２フィールド絶縁膜の形成方法を示す断面図である。 （ａ）及び（ｂ）は、半導体装置内のプロセスシミュレーション結果を示す図である。 横軸にＸ方向における位置をとり、縦軸に電界強度をとって、電界強度分布のデバイスシミュレーション結果を示すグラフである。 横軸にオフ状態時のソース・ドレイン間耐圧をとり、縦軸にオン状態時のソース・ドレイン間抵抗をとって、耐圧と抵抗のバランスを示すグラフである。
図１は、本発明の実施形態に係る半導体装置を示す断面図である。
図１に示すように、本実施形態に係る半導体装置１は、ＬＤＭＯＳ（Laterally Double-Diffused MOSFET：横型二重拡散ＭＯＳＦＥＴ）である。半導体装置１においては、半導体部分１０と、半導体部分１０上に設けられた絶縁体部分２０と、絶縁体部分２０を介して半導体部分１０から離隔したゲート電極３０が設けられている。
半導体部分１０においては、導電形が例えばｐ－形のウェル層１１（第１半導体層）が設けられている。ウェル層１１の一部上には、導電形が例えばｐ形のボディ層１２（第２半導体層）が設けられている。なお、導電形が「ｐ－形」とは、「ｐ形」よりもアクセプタとなる不純物の濃度が低いことを表している。なお、ウェル層１１の導電形は、ｎ－形であってもよい。すなわち、ウェル層１１の導電形とボディ層１２の導電形は同じであってもよく、異なっていてもよい。
ボディ層１２の一部上には、導電形が例えばｎ＋形のソース層１３が設けられており、ソース層１３に接するように、導電形がｎ形のソースエクステンション層１４が設けられている。なお、導電形が「ｎ＋形」とは、「ｎ形」よりもドナーとなる不純物の濃度が高いことを表している。ソース層１３及びソースエクステンション層１４により、第３半導体層が構成されている。ソース層１３及びソースエクステンション層１４はウェル層１１から離隔しており、ソース層１３とウェル層１１との間、及び、ソースエクステンション層１４とウェル層１１との間には、ボディ層１２が配置されている。
一方、ウェル層１１の他の一部上には、導電形が例えばｎ形のドリフト層１５が設けられている。ドリフト層１５の一部上には、導電形が例えばｎ＋形のドレイン層１６が設けられている。ドリフト層１５及びドレイン層１６により、第４半導体層が構成されている。ドレイン層１６はウェル層１１から離隔しており、ドレイン層１６とウェル層１１との間には、ドリフト層１５が配置されている。ドリフト層１５はボディ層１２から離隔しており、ドリフト層１５とボディ層１２との間には、ウェル層１１の一部が配置されている。
ウェル層１１及びボディ層１２、ソース層１３及びソースエクステンション層１４、並びに、ドリフト層１５及びドレイン層１６により、半導体部分１０が構成されている。半導体部分１０は、例えばシリコン（Ｓｉ）を含み、例えば単結晶のシリコンに不純物が導入されて形成されている。
絶縁体部分２０においては、ゲート絶縁膜２１（第１絶縁膜）、第１フィールド絶縁膜２２（第２絶縁膜）、第２フィールド絶縁膜２３（第３絶縁膜）、エッチングストッパ膜２４（第４絶縁膜）、及び、サイドウォール２５が設けられている。
ゲート絶縁膜２１は、半導体部分１０におけるソースエクステンション層１４とドリフト層１５との間の部分上、及び、ドリフト層１５におけるボディ層１２側の部分上に配置されている。
第１フィールド絶縁膜２２は、ドリフト層１５の一部上に設けられている。第１フィールド絶縁膜２２はゲート絶縁膜２１に接している。第１フィールド絶縁膜２２はゲート絶縁膜２１よりも厚い。第１フィールド絶縁膜２２は、ＬＯＣＯＳ（Local Oxidation of Silicon）であってもよく、ＳＴＩ（Shallow Trench Isolation：素子分離絶縁膜）であってもよい。
図１は、第１フィールド絶縁膜２２がＬＯＣＯＳである場合を示している。この場合は、第１フィールド絶縁膜２２の端部の形状はバーズビーク状であり、先端に向かうほど薄くなっている。例えば、第１フィールド絶縁膜２２は、ゲート絶縁膜２１側の端部２２ａに近づくにつれて薄くなる形状を有する。第１フィールド絶縁膜２２の下部は、ドリフト層１５の上面における第１フィールド絶縁膜２２に接していない領域よりも下方に位置し、ソース層１３とドレイン層１６との間に配置されている。
第２フィールド絶縁膜２３は、第１フィールド絶縁膜２２上に配置されている。ゲート絶縁膜２１から第１フィールド絶縁膜２２に向かうＸ方向において、第２フィールド絶縁膜２３の長さは、第１フィールド絶縁膜２２の長さよりも短い。また、第２フィールド絶縁膜２３は、第１フィールド絶縁膜２２におけるゲート絶縁膜２１側の端部２２ａから離隔している。
Ｘ方向において、第２フィールド絶縁膜２３の中央位置２３ｃｘは、第１フィールド絶縁膜２２の中央位置２２ｃｘよりもドレイン層１６側に寄っている。すなわち、Ｘ方向において、第２フィールド絶縁膜２３の中央位置２３ｃｘと第１フィールド絶縁膜２２におけるゲート絶縁膜２１の反対側の端部２２ｂとの距離を距離Ｌ１とし、第１フィールド絶縁膜２２の中央位置２２ｃｘと第１フィールド絶縁膜の端部２２ｂとの距離を距離Ｌ２とすると、距離Ｌ１は距離Ｌ２と等しいかより短い。すなわち、Ｌ１≦Ｌ２である。
エッチングストッパ膜２４は、第１フィールド絶縁膜２２と第２フィールド絶縁膜２３との間に設けられている。エッチングストッパ膜２４の材料は、第１フィールド絶縁膜２２の材料及び第２フィールド絶縁膜２３の材料とは異なる。例えば、ゲート絶縁膜２１、第１フィールド絶縁膜２２、及び、第２フィールド絶縁膜２３はシリコン酸化物（ＳｉＯ）からなり、エッチングストッパ膜２４はシリコン窒化物（ＳｉＮ）からなる。
ゲート電極３０は、ゲート絶縁膜２１上、第１フィールド絶縁膜２２上、及び、第２フィールド絶縁膜２３上に設けられている。ゲート電極３０は導電性材料からなり、例えば、不純物を含むポリシリコンからなる。
サイドウォール２５は、ゲート電極３０の側面上に設けられている。ソースエクステンション層１４は、ソース層１３の側方であってサイドウォール２５におけるソース側の部分の直下域に設けられている。
次に、本実施形態に係る半導体装置の製造方法のうち、第１フィールド絶縁膜２２及び第２フィールド絶縁膜２３の形成方法について説明する。
図２（ａ）～（ｃ）並びに図３（ａ）及び（ｂ）は、本実施形態に係る半導体装置の第１フィールド絶縁膜及び第２フィールド絶縁膜の形成方法を示す断面図である。
先ず、図２（ａ）に示すように、半導体部分１０の上面に、例えば熱酸化法により、第１フィールド絶縁膜２２を形成する。この場合、第１フィールド絶縁膜２２はＬＯＣＯＳであり、その端部の形状はバーズビーク状になる。半導体部分１０がシリコンを含む場合は、第１フィールド絶縁膜２２はシリコン酸化物を含む。なお、第１フィールド絶縁膜２２は、ＳＴＩとして形成してもよい。この場合は、半導体部分１０の上面にトレンチを形成し、トレンチ内にシリコン酸化物を堆積させることにより、第１フィールド絶縁膜２２を形成する。
次に、図２（ｂ）に示すように、全面に、第１フィールド絶縁膜２２とは異なる材料、例えば、シリコン窒化物からなるエッチングストッパ膜２４を形成する。エッチングストッパ膜２４は、例えば、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により形成する。エッチングストッパ膜２４は、半導体部分１０上及び第１フィールド絶縁膜２２上に形成される。
次に、図２（ｃ）に示すように、全面に第２フィールド絶縁膜２３を形成する。第２フィールド絶縁膜２３は、例えば、ＣＶＤ法によりシリコン酸化物を堆積させることにより、形成する。
次に、図３（ａ）に示すように、例えばリソグラフィ法により、第２フィールド絶縁膜２３上の一部に、レジストパターン５１を形成する。次に、レジストパターン５１をマスクとし、エッチングストッパ膜２４をストッパとして、例えばＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）等のエッチングを施す。これにより、第２フィールド絶縁膜２３が選択的に除去されて、パターニングされる。次に、レジストパターン５１を除去する。
次に、図３（ｂ）に示すように、エッチングストッパ膜２４をエッチングする。これにより、エッチングストッパ膜２４における第２フィールド絶縁膜２３によって覆われていない部分が除去される。
以後、通常の方法により、半導体部分１０内にイオン注入法等により、各半導体層を形成する。また、ゲート絶縁膜２１、ゲート電極３０及びサイドウォール２５等を形成する。これにより、半導体装置１が製造される。
次に、本実施形態の効果について説明する。
本実施形態に係る半導体装置１においては、ゲート電極３０をゲート絶縁膜２１上だけでなく、第１フィールド絶縁膜２２上にも配置している。これにより、半導体部分１０内における電界の集中を抑制することができる。
また、本実施形態においては、第１フィールド絶縁膜２２上に第２フィールド絶縁膜２３を設け、ゲート電極３０のドレイン側の端部を第２フィールド絶縁膜２３上に配置している。これにより、電界が特に集中しやすいゲート電極３０のドレイン側の端部と半導体部分１０との間の距離が長くなり、電界の集中をより効果的に抑制することができる。この結果、半導体装置１に設けられたＬＤＭＯＳのソース・ドレイン間耐圧が向上する。
更に、本実施形態においては、第１フィールド絶縁膜２２と第２フィールド絶縁膜２３との間にエッチングストッパ膜２４を設けることにより、第２フィールド絶縁膜２３のみをエッチングして、任意の形状に加工することができる。これにより、ゲート電極３０を任意の形状とすることができる。
図４（ａ）は比較例に係る半導体装置１０１を想定したプロセスシミュレーション結果を示す図である。図４（ｂ）は本実施形態に係る半導体装置１を想定したプロセスシミュレーション結果を示す図である。
図５は、横軸にＸ方向における位置をとり、縦軸に電界強度をとって、電界強度分布のデバイスシミュレーション結果を示すグラフである。
図５に示すデバイスシミュレーションにおいては、比較例に係る半導体装置１０１と、本実施形態に係る半導体装置１に、同じソース・ドレイン間電圧を印加した場合を想定している。
図４（ａ）に示すように、比較例に係る半導体装置１０１においては、第２フィールド絶縁膜２３及びエッチングストッパ膜２４が設けられていない。これに対して、図４（ｂ）に示すように、本実施形態に係る半導体装置１においては、第１フィールド絶縁膜２２上に第２フィールド絶縁膜２３が設けられており、第２フィールド絶縁膜２３上にゲート電極３０のドレイン側の端部が配置されている。
図５に示すように、比較例に係る半導体装置１０１においては、半導体部分１０の表面上で最も電界が強い部分は、ゲート電極３０のドレイン側の端部の直下部分になる。したがって、降伏はこの部分で発生しやすい。これに対して、本実施形態に係る半導体装置１は、半導体装置１０１と比較して、ゲート電極３０のドレイン側の端部と半導体部分１０との距離が長くなるため、上記部分の電界が弱くなる。このため、半導体装置１のソース・ドレイン間耐圧は半導体装置１０１よりも高い。
図６は、横軸にオフ状態時のソース・ドレイン間耐圧をとり、縦軸にオン状態時のソース・ドレイン間抵抗（オン抵抗）をとって、耐圧と抵抗のバランスを示すグラフである。
図６に示すように、第２フィールド絶縁膜２３を設けた本実施形態の実施例１～３は、第２フィールド絶縁膜２３を設けていない比較例１～３と比較して、同等のオン抵抗を維持しつつ、耐圧が向上した。
このように、本実施形態によれば、オフ状態時の高耐圧とオン状態時の低抵抗の両立が可能な半導体装置を実現することができる。
以上、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：半導体装置
１０：半導体部分
１１：ウェル層
１２：ボディ層
１３：ソース層
１４：ソースエクステンション層
１５：ドリフト層
１６：ドレイン層
２０：絶縁体部分
２１：ゲート絶縁膜
２２：第１フィールド絶縁膜
２２ａ、２２ｂ：端部
２２ｃｘ：第１フィールド絶縁膜の中央位置
２３：第２フィールド絶縁膜
２３ａ：端部
２３ｃｘ：第２フィールド絶縁膜の中央位置
２４：エッチングストッパ膜
２５：サイドウォール
３０：ゲート電極
５１：レジストパターン
１０１：半導体装置

Claims (5)

  1. 第１半導体層と、
    前記第１半導体層の一部上に設けられた第１導電形の第２半導体層と、
    前記第２半導体層の一部上に設けられ、前記第１半導体層から離隔した第２導電形の第３半導体層と、
    前記第１半導体層の他の一部上に設けられた前記第２導電形の第４半導体層と、
    前記第３半導体層と前記第４半導体層との間の部分上、及び、前記第４半導体層における前記第２半導体層側の部分上に設けられた第１絶縁膜と、
    前記第４半導体層上に設けられ、前記第１絶縁膜に接し、前記第１絶縁膜よりも厚い第２絶縁膜と、
    前記第２絶縁膜上に設けられた第３絶縁膜と、
    前記第１絶縁膜上、前記第２絶縁膜上、及び、前記第３絶縁膜上に設けられた電極と、
    を備え、
    前記第１絶縁膜から前記第２絶縁膜に向かう第１方向において、前記第３絶縁膜の長さは前記第２絶縁膜の長さよりも短く、
    前記第３絶縁膜は、前記第２絶縁膜における前記第１絶縁膜側の端部から離隔しており、
    前記第１方向において、前記第３絶縁膜における前記第１絶縁膜側の端部と前記第２絶縁膜における前記第１絶縁膜の反対側の端部との距離は、前記第２絶縁膜の中央と前記第２絶縁膜における前記第１絶縁膜の反対側の端部との距離よりも短い半導体装置。
  2. 前記第２絶縁膜と前記第３絶縁膜との間に設けられ、前記第２絶縁膜の材料及び前記第３絶縁膜の材料とは異なる材料からなる第４絶縁膜をさらに備えた請求項１記載の半導体装置。
  3. 前記第１絶縁膜、前記第２絶縁膜、及び、前記第３絶縁膜はシリコン酸化物からなり、前記第４絶縁膜はシリコン窒化物からなる請求項２記載の半導体装置。
  4. 前記第２絶縁膜における前記第１絶縁膜側の端部は、前記第１絶縁膜に近いほど薄い請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体層はソース層を有し、
    前記第４半導体層は、
    ドリフト層と、
    不純物濃度が前記ドリフト層の不純物濃度よりも高いドレイン層と、
    を有し、
    前記第２絶縁膜の下部は、前記ソース層と前記ドレイン層との間に配置された請求項１～４のいずれか１つに記載の半導体装置。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270830A (ja) 2001-03-12 2002-09-20 Fuji Electric Co Ltd 半導体装置
JP2004152979A (ja) 2002-10-30 2004-05-27 Fuji Electric Device Technology Co Ltd 半導体装置
US20070057293A1 (en) 2005-09-13 2007-03-15 Ching-Hung Kao Ultra high voltage mos transistor device
JP2009117670A (ja) 2007-11-07 2009-05-28 Oki Semiconductor Co Ltd 半導体素子およびその製造方法
JP2009277741A (ja) 2008-05-13 2009-11-26 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
JP2009283784A (ja) 2008-05-23 2009-12-03 Nec Electronics Corp 半導体装置及び半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59161871A (ja) 1983-02-16 1984-09-12 ノ−ザン・テレコム・リミテツド 高電圧金属オキサイド半導体トランジスタ
DE60131094D1 (de) * 2001-12-20 2007-12-06 St Microelectronics Srl Verfahren zur Integration von Metalloxid-Halbleiter Feldeffekttransistoren
JP3897801B2 (ja) * 2005-08-31 2007-03-28 シャープ株式会社 横型二重拡散型電界効果トランジスタおよびそれを備えた集積回路
JP5431663B2 (ja) * 2006-09-15 2014-03-05 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JP5211652B2 (ja) * 2007-11-16 2013-06-12 トヨタ自動車株式会社 横型ｍｏｓトランジスタの製造方法
KR20090072013A (ko) * 2007-12-28 2009-07-02 주식회사 동부하이텍 수평형 디모스 트랜지스터
DE102011087845B4 (de) * 2011-12-06 2015-07-02 Infineon Technologies Ag Laterales transistorbauelement und verfahren zu dessen herstellung
TWI476926B (zh) * 2012-12-25 2015-03-11 Richtek Technology Corp 橫向雙擴散金屬氧化物半導體元件製造方法
US9184282B2 (en) * 2013-08-09 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-high voltage laterally-diffused MOS devices and methods of forming the same
JP6688653B2 (ja) * 2016-03-30 2020-04-28 エイブリック株式会社 半導体装置および半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002270830A (ja) 2001-03-12 2002-09-20 Fuji Electric Co Ltd 半導体装置
JP2004152979A (ja) 2002-10-30 2004-05-27 Fuji Electric Device Technology Co Ltd 半導体装置
US20070057293A1 (en) 2005-09-13 2007-03-15 Ching-Hung Kao Ultra high voltage mos transistor device
JP2009117670A (ja) 2007-11-07 2009-05-28 Oki Semiconductor Co Ltd 半導体素子およびその製造方法
JP2009277741A (ja) 2008-05-13 2009-11-26 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
JP2009283784A (ja) 2008-05-23 2009-12-03 Nec Electronics Corp 半導体装置及び半導体装置の製造方法

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