JP2002270830A - 半導体装置 - Google Patents

半導体装置

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JP2002270830A JP2001069019A JP2001069019A JP2002270830A JP 2002270830 A JP2002270830 A JP 2002270830A JP 2001069019 A JP2001069019 A JP 2001069019A JP 2001069019 A JP2001069019 A JP 2001069019A JP 2002270830 A JP2002270830 A JP 2002270830A
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Hajime Tada
元 多田
Akio Kitamura
明夫 北村
Takashi Saito
俊 斎藤
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Abstract

(57)【要約】 【課題】 実使用時における高電圧・高湿下での経時的
な耐圧低下を抑制でき安定性のある高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置の提供。 【解決手段】 降伏ドレイン電圧７００Ｖの高耐圧横形
ＭＩＳＦＥＴ素子を備えた半導体装置において、フィー
ルドプレートＦＰ１の熱酸化膜８のソース側端からの張
出し長さＭｃ〔μｍ〕と、フィールドプレートＦＰ１の
張り出し先端直下における総絶縁膜（８，１０）の膜厚
Ｔｏｘ〔μｍ〕とすると、Ｍｃ，Ｔｏｘを、以下の不等
式を満たす下限値Ｍｃｍｉｎ，Ｔｃｍｉｎ以上と設定す
る。 Ｔｃｍｉｎ≦７ Ｍｃｍｉｎ≧３５−５Ｔｃ
ｍｉｎ これにより、実使用時においてモールド樹脂１５の界面
に電荷蓄積が成長しても、Ｂ点及びＣ点での電界強度が
Ａ点でのそれよりも常に低く、経時的な耐圧低下と、経
時的なオン電流の低下を抑制でき、７００Ｖ耐圧を実現
できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スイッチング電源
用，ＡＣアダプタ用，モーター駆動用或いは蛍光灯イン
バータ駆動用などの高耐圧パワー半導体装置に関する。
【０００２】
【従来の技術】例えば、商用１００〜２００Ｖで駆動す
るスイッチング電源用パワーＩＣは、トランスを駆動す
るために、７００Ｖ以上の素子耐圧が要求されている。
同一チップ内での制御回路部との集積化を容易とするた
め、図２５に示すような高耐圧横形ＭＩＳＦＥＴ素子
（ＲＥＳＵＲＦ ＬＤＭＯＳ）が必要である。
【０００３】この高耐圧横形ＭＩＳＦＥＴ素子は設計耐
圧７００Ｖ素子で、１２０Ωｃｍの高抵抗Ｐ型半導体基
板１の主面側に形成されたＰ型のチャネル領域（Ｐウェ
ル，ＭＩＳＦＥＴ素子のボディ）２と、このチャネル領
域２内の主面側に形成されたＮ＋のソース領域３及びＰ
＋の基板コンタクト４と、Ｐ型半導体基板１の主面側で
チャネル領域２から比較的低濃度のＮ型ドレイン・ドリ
フト領域５を介して離隔したＮ＋のドレイン領域６と、
チャネル領域２をゲート絶縁膜７を介してバックゲート
とすると共に、ドレイン・ドリフト領域５の主面上に選
択的に形成された熱酸化膜（フィールド酸化膜）８上で
ドレイン側に向けて張り出してなるゲート電極層９と、
ゲート電極層９の上に形成された層間絶縁膜１０を介し
て基板コンタクト４及びソース領域３に導電接触するソ
ース電極層１１と、ドレイン領域６に導電接触すると共
に、層間絶縁膜１０の上でソース側に向けて張り出して
なるドレイン電極層１２と、層間絶縁膜１０の上でドレ
イン側に向けてゲート電極層９よりも張り出し、コンタ
クトホール１３ａを介してこのゲート電極層９に導電接
触するフィールドプレート１３と、ソース電極層１１，
ドレイン電極層１２及びフィールドプレート１３の上に
形成されたパシベーション膜（保護膜，窒化膜）１４
と、このパシベーション膜１４を被覆する外囲器のモー
ルド樹脂（エポキシ系樹脂など）１５とを有する。
【０００４】ゲート電極層９の熱酸化膜８上でのドレイ
ン側に向けた張り出し部分は、チャネル領域２のウェル
端の電界集中を緩和するためのフィールドプレートとし
て機能する。また、フィールドプレート１３はゲート電
極層９の張り出し先端での電界集中を緩和する。そし
て、ドレイン電極層１２の層間絶縁膜１０上での張り出
し部分は、ドレイン領域６の電界集中を緩和するための
フィールドプレートとして機能する。例えば、フィール
ドプレート１３の張り出し長さはゲート電極層９の張り
出し先端での電界集中を緩和するためにある程度の長さ
を必要とするが、今度はフィールドプレート１３の張り
出し先端で電界集中が起こることになる。そのため、ド
レイン・ドリフト長が約６０μｍである７００Ｖ耐圧素
子では５μｍ程度で最適設計することが通例と言える。
勿論、ゲート電極層９等の張り出し長さも長すぎないよ
うに設計することが要求される。
【０００５】図２６は、ドレイン・ドリフト領域５の長
さを６０μｍとした設計耐圧７００Ｖの高耐圧横形ＭＩ
ＳＦＥＴ素子において、オフ状態のときドレイン電極層
１２にドレイン電圧７００を印加した場合の等電位線の
分布を示す２次元デバイスシミュレーション図である。
なお、図２６では、フィールドプレート１３をソース電
極層１１と共通の同層として形成してあり、作図上横方
向の単位長さに比し縦方向の単位長さを相当誇張して示
してある。等電位線の間隔は１００Ｖである。
【０００６】フィールドプレート１３の熱酸化膜８のソ
ース側端（バーズピーク）からの張り出し長さＭｃは通
例よりも長く１０μｍとし、フィールドプレート１３の
張り出し先端直下の総絶縁膜（酸化膜）の膜厚Ｔｏｘも
２μｍと厚めに形成してある。この高耐圧横形ＭＩＳＦ
ＥＴ素子は、素子耐圧の安定性及び信頼性を図るため
に、ドレイン領域６の直下のうち、Ｐ型半導体基板１と
ドレイン・ドリフト領域５のＰＮ接合面Ａで、犠牲電圧
降伏が強制的に起こるように設計したものである。等電
位線のうち低等電位線側はフィールドプレート１３の効
果によりゲート電極層９の張り出し先端に向かわず、ド
レイン・ドリフト領域５のうちゲート電極層９の直下で
褶曲し、フィールドプレート１３の先端外側に回り込
む。Ｍｃを長くすると、ドリフト領域５の主面のうちフ
ィールドプレート１３の先端直下部位Ｂでは低等電位線
がドレイン側に押し出されると共に、この近傍では低等
電位線の上方端がフィールドプレート１３とドレイン電
極層１２の張り出し部分との間空き間隔で絞り込まれ
る。先端直下部位Ｂでの電位は約１００Ｖである。ＰＮ
接合面Ａでの電界強度（臨界電界強度）は約３×１０５
Ｖ／ｃｍであり、設計通り耐圧７００Ｖ素子を得ること
ができ、ＰＮ接合面Ａで耐圧律速が先に生じるものの、
Ｍｃが通例に比し長いものであるから、先端直下部位Ｂ
での電界強度は既に約１×１０５Ｖ／ｃｍにまで達して
おり、先端直下部位Ｂ付近では製造バラツキ等に起因し
て不安定な電圧降伏が幾分生じても不思議ではない。
【０００７】図２７は図２６に対してＴｏｘを２μｍと
同一としたままフィールドプレート１３の張り出し長さ
Ｍｃを２５μｍとした場合において、ドレイン電圧５０
０Ｖでの等電位線の分布を示す２次元デバイスシミュレ
ーション図である。Ｍｃがもはや長すぎるので、ドレイ
ン電圧５００Ｖ印加時においては、ドリフト領域５の主
面のうちフィールドプレート１３の先端直下部位Ｂでは
低等電位線がドリフト側に押し出されるため、等電位線
の間隔が密になると共に、この近傍では低等電位線側同
士がフィールドプレート１３とドレイン電極層１２の張
り出し部分との間空き間隔で絞り込まれて曲がり変え
り、更に等電位線の間隔が密になる。ドレイン電圧５０
０Ｖにおいて先端直下部位Ｂでの電位は約１００Ｖであ
るが、電界強度はＰＮ接合面Ａの約１×１０５Ｖ／ｃｍ
よりも既に高く、臨界電界強度３×１０５Ｖ／ｃｍに達
し、先端直下部位ＢでＰＮ接合面Ａよりも先に電圧降伏
が発生する。従って、設計耐圧７００Ｖ素子の実現は無
理であり、せいぜい耐圧５００Ｖ以下の素子が得られる
に過ぎない。
【０００８】このように、フィールドプレート１３を長
くすると、低等電位線側のドレイン側への寄せ詰めと低
等電位線同士の絞り込みとでフィールドプレート１３の
先端直下部位Ｂでの等電位線の間隔が相乗的に狭まり、
張り出し長さの増分に対する電界強度の増分（∂Ｅ／∂
Ｍｃ＞０）が敏感となるものであるから、フィールドプ
レート１３の張り出し長さを長くしてはならず、せいぜ
い数μｍ程度に留めることが設計上要求されていた。
【０００９】
【発明が解決しようとする課題】ところが、上記の高耐
圧横形ＭＩＳＦＥＴ素子にあっては、次のような問題点
があった。
【００１０】即ち、高耐圧横形ＭＩＳＦＥＴ素子に電圧
を印加した実使用時において、高電圧・高湿下では経時
的な耐圧低下とオン電流の低下の起こるウォークアウト
現象が観測される。例えば、設計耐圧（初期耐圧）７５
０Ｖ素子では、図２８（Ｃ）のａ（実線）に示す様に、
実使用において瞬時に耐圧７００Ｖにまで低下し、高圧
・高湿下での３時間電圧印加で既に６５０Ｖにまで耐圧
が低下してしまい、また、オン電流も図２８（Ａ）及び
（Ｂ）のａ（実線）に示す様に、２００時間の電圧印加
で７３％まで低下することが認められた。
【００１１】そこで、本発明の第１の課題は、実使用時
における高電圧・高湿下での経時的な耐圧低下を抑制で
き、安定性のある高耐圧横形ＭＩＳＦＥＴ素子を備えた
半導体装置を提供することにある。
【００１２】また、本発明の第２の課題は、実使用時に
おける高電圧・高湿下での経時的なオン電流低下を抑制
でき、安定性のある高耐圧横形ＭＩＳＦＥＴ素子を備え
た半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】（ウォークアウト現象の
メカニズム）本発明者らの研究によれば、耐圧数Ｖ程度
の低耐圧素子や、ウエハ状態（モールド樹脂の未被覆状
態又は剥離した状態）の高耐圧素子では、ドレイン領域
直下で耐圧が律速してほぼ設計耐圧と設計オン電流を得
ることができ、ウォークアウト現象は認められないもの
の、樹脂パッケージ後の高耐圧素子では、ウォークアウ
ト現象が認められることから、そのメカニズムとして、
モールド樹脂（エポキシ系樹脂など）内部には残留置換
体（塩素など）が不可避的に含まれているため、ＩＣ使
用雰囲気での水分が高電界で容易に可動イオン化し、こ
の可動イオンがフィールドプレートの真上のパシベーシ
ョン膜界面に次第に電荷蓄積し、バルク界面の電位分布
を擾乱して経時的な耐圧低下及びオン電流低下を惹起す
るものと考えた。そして、経時的な耐圧低下について
は、素子オフ状態においてドレイン領域直下の電圧降伏
犠牲部位よりもチャネル側フィールドプレートの張り出
し先端直下部分の方が経時的に電界集中して先に臨界電
界強度に達することと意味し、経時的なオン電流の低下
については、素子オン状態におけるドレイン側フィール
ドプレートの張り出し先端直下部分が経時的に電界集中
して空乏化し、ドレイン・ドリフト領域の電路断面の部
分的狭窄化によりオン抵抗の増加を招来するものと推測
した。
【００１４】ここに、ドレイン・ドリフト領域の低濃度
化により、経時的な耐圧の低下を抑制できるかも知れな
いが、逆に大電流容量化を確保することが困難となる。
ドレイン・ドリフト領域の高濃度化により、経時的なオ
ン電流の低下を抑制できるかも知れないが、逆に高耐圧
化を確保することが困難となる。従って、ドレイン・ド
リフト領域自身の濃度調整に頼るだけでは両者の低下を
確実に抑制することはできない。
【００１５】もっとも、ドレイン側フィールドプレート
の張り出し先端直下の電界集中はチャネル側フィールド
プレートの張り出し先端直下の電界集中よりは深刻でな
い。なぜなら、高等電位線側はドレイン側フィールドプ
レートとチャネル側フィールドプレートとの間空き間隔
で絞り込まれても、曲がり変えることがなく、ドレイン
側フィールドプレートの張り出し先端直下の電界強度は
ソース側フィールプレートの張り出し先端直下の電界強
度よりも凡そ低くなっていること、また、ドレイン側フ
ィールドプレートの張り出し先端直下の総絶縁膜の膜厚
を厚くすれば、電界集中が緩和して、空乏化するほどに
到らずに済むと期待できるからである。ここに、仮に経
時的な耐圧の低下を抑制できる利益は、同時に大電流容
量化のために、ドレイン・ドリフト領域の高濃度化も図
ることができると共に、これは却ってドレイン側フィー
ルドプレートの張り出し先端直下での空乏化を困難なら
しめるために利用でき、経時的なオン電流の低下の抑制
に繋がるという従属的利益が生じる。従って、チャネル
側フィールドプレートの張り出し先端直下での電界集中
を緩和することが、まず先決となる。
【００１６】さて、本発明者らの仮説原理からすると、
実使用時の高圧・高湿状態では、モール樹脂内の可動イ
オン等の正電荷は、印加時間を経るにつれ、図１（フィ
ールドプレート１３をソース電極層１１と共通の同層と
して形成してある。）に示すように、フィールドプレー
ト１３上のパシベーション膜（窒化膜）１４とモールド
樹脂１５との界面に次第に蓄積されるものであろうか
ら、図２６のモールド樹脂無しの場合と比較して、等電
位線分布に２つの変動が見られる。
【００１７】第１の分布変動は、正電荷の蓄積により低
等電位線側のうちフィールドプレート１３より上方に出
た線端がフィールドプレート１３とモールド樹脂１５と
に挟まれたパシベーション膜（窒化膜）１４内に平行に
揃うため、上部が圧縮された逆Ｓ字形状に褶曲し、図２
６の等電位線に対して、最低等電位線（０Ｖ）がフィー
ルドプレート１３の張り出し先端直下に若干寄せ付けら
れている。上方線端がフィールドプレート１３に平行に
揃い、フィールドプレート１３の張り出し先端近傍で強
くソース側へ曲がり変える分、逆にフィールドプレート
１３直下におけるドレイン・ドリフト領域５の主面では
幾分ドレイン側に膨出して連絡せざるを得ないからであ
る。図１では第１の分布変動はさほど顕著に示されてい
ないが、ドレイン・ドリフト長６０μｍに対してＴｏｘ
２μｍである点を考慮すれば、フィールプドレート１３
直下の酸化膜厚の横方向に対する現実の比率は図示より
１／１０近くまで圧縮しているとみなければならないか
ら、フィールドプレート１３の張り出し先端直下では等
電位線が密になっていることが判るであろう。
【００１８】第２の分布変動は、中・高等電位線の上方
端もフィールドプレート１３に平行に揃うため、必然的
にドレイン・ドリフト領域５内でもチャネル側に移行す
るので、フィールドプレート１３の張り出し先端直下で
は等電位線が詰まって非常に密になる。従って、低等電
位線側も高等電位線側も電荷蓄積が成長するにつれ、フ
ィールドプレート１３の先端直下に引き寄せられるので
ある。もっとも、ドレイン電極層１２には逆に負イオン
等の負電荷が蓄積されることもあるので、等電位線の上
方端は正電荷蓄積層と負電荷蓄積層との分極の程度に応
じてそれに見合う按分で両者にそれぞれ分束されるもの
と言える。
【００１９】上記の２次元デバイスシミュレーションで
は、正電荷蓄積層の電位がドレイン電圧と同じになった
場合の等電位線分布であり、降伏電圧（ドレイン電圧）
４００Ｖで、Ａ点の電界強度は約１．７×１０５Ｖ／ｃ
ｍで電圧降伏はまた生じないものの、Ｂ点の電界強度は
約３×１０５Ｖ／ｃｍで臨界電界強度に達し電圧降伏が
先に発生する。最悪の場合、設計耐圧７００Ｖに対して
経時的に耐圧が５７％まで低下することを意味する。Ｂ
点で電圧降伏が発生すると、ホットエレクトロンが酸化
膜に進入するので、電位分布が更に乱れ不安定動作を招
く。
【００２０】図２は、主に第１の分布変動を抑制するた
め、Ｔｏｘを４μｍとした場合の２次元デバイスシミュ
レーション図である。フィールドプレート１３の張り出
し先端直下における総絶縁膜（酸化膜）の膜厚内で低等
電位線の変曲が図１に比して緩やかになるため、幾分、
等電位線の間隔が疎となる。降伏電圧（ドレイン電圧）
５００Ｖで、Ａ点の電界強度は約２×１０５Ｖ／ｃｍで
あるものの、Ｂ点の電界強度は約３×１０５Ｖ／ｃｍで
やはり電圧降伏が先に発生する。最悪の場合、設計耐圧
７００Ｖに対して経時的に耐圧が７２％まで低下するこ
と意味するが、図１の場合に比し若干の改善が認められ
る。Ｔｏｘを厚く形成することは、経時的な耐圧低下を
抑制できることを意味する。
【００２１】図３は、Ｔｏｘ＝２μｍでＭｃ＝２５μｍ
とした場合の２次元デバイスシミュレーション図であ
る。図１の場合に対してＭｃを長くしたものであるが、
フィールドプレート１３の張り出し先端直下部位Ｂの等
電位分布はさほど変わっていない。フィールドプレート
１３の張り出し先端が等電位線の上方線端をほぼ会合点
として保持したままドレイン側に平行移動したものとみ
ることができるので、図１の場合と同様にフィールドプ
レート１３の直下部分に多くの等電位線が潜り込んで、
主面では等電位線の間隔はほぼ同じである。降伏電圧
（ドレイン電圧）４００Ｖで、Ａ点の電界強度は約１．
６×１０５Ｖ／ｃｍであるものの、Ｂ点の電界強度は約
３×１０５Ｖ／ｃｍでやはり電圧降伏が先に発生する。
しかし、ここで留意すべき点は、初めから電荷蓄積層を
加味した場合、Ｍｃを１０μｍから２５μｍまで延ばし
ても、フィールドプレート１３の先端直下部分の電界強
度に変化のないこと（∂Ｅ／∂Ｍｃ≦０）が窺われる。
これは電荷蓄積層のない状態でのＭｃの通例の上限値に
対して、電荷蓄積層のある状態での経時的な電圧低下を
招かないＭｃの下限値が存在することを意味し、Ｍｃを
数μｍと上限設定する従来技術とは真っ向から相反する
ものである。上限値を数μｍと設定する通例こそが電荷
蓄積層の影響による経時的な耐圧低下を招く主因とも結
論付けられる。
【００２２】ここで、図３を図２７と比較すると、Ｍｃ
が長い場合、予めＢ点近傍の低等電位線側は酸化膜内で
主面寄りに沿っているため、電荷蓄積層の成長によって
も上記の第１の分布変動はもはや起り難く、ほぼ飽和し
ているものと言える。また、電荷蓄積の進み具合により
ドレイン電極層１２側で終端している高等電位線側のう
ち、低等電位線は次第にフィールドプレート１３上の電
荷蓄積層側に転移するものだろうが、転移したとしても
フィールドプレート１３の張り出し先端直下よりもドレ
イン側を通過するので、上記の第２の分布変動も起こる
余地が無いのであろう。逆に、Ｍｃを１０μｍ以下とし
た場合、電荷蓄積の無い状態では低等電位側の主面での
傾斜が大きく、その分、Ｂ点での電界強度が緩和するも
のの、電荷蓄積が進行するにつれ、上記第１の分布変動
によってＢ点に電界集中が発生し、このため電界強度の
電荷蓄積依存性を呈することとなる。従って、フィール
ドプレート１３の張り出し長さを長くすることは、ウエ
ハ状態での耐圧（初期耐圧）の低下を若干招くものの、
逆に電荷蓄積による経時的な耐圧低下を抑制できること
を意味する。
【００２３】図４は、図３に対して主に第１の分布変動
を抑制するため、Ｔｏｘを４μｍとした場合の２次元デ
バイスシミュレーション図である。フィールドプレート
１３の張り出し先端直下における総絶縁膜（酸化膜）の
膜厚内で低等電位線側の変曲が図３に比して緩やかにな
るため、等電位線の間隔が顕著に疎となる。顕著に疎と
なる理由は、Ｔｏｘが厚いばかりか、Ｍｃが長いことが
相乗しており、フィールドプレート１３直下の主面長が
拡幅する分、低等電位線側が互いに間隔を以って絶縁膜
下から通過し易く、フィールドプレート１３直下の低等
電位線側の曲率を緩和できるからである。降伏電圧（ド
レイン電圧）７００Ｖで、Ａ点の電界強度は約３×１０
５Ｖ／ｃｍで、Ｂ点の電界強度は約２．５×１０５Ｖ／
ｃｍであり、設計耐圧（７００Ｖ）内ではＢ点が先に電
圧降伏しない。つまり、フィールドプレート１３の張り
出し長さを長くすると共に、その先端直下の総絶縁膜の
膜厚の厚くする程、Ｂ点での電界集中を緩和できる。Ｍ
ｃ＝２５μｍでＴｏｘ＝４μｍであれば、経時的な耐圧
低下が起こらず、経時的なオン電流の低下も抑制でき、
設計耐圧７００Ｖの素子を十分実現できる。また、Ｂ点
が先に電圧降伏しないため、動作安定性のある素子を実
現できる。経時的な耐圧低下を抑制でき、設計耐圧通り
の実耐圧を持続できる保証は、ドレイン・ドリフト領域
を従前に比し高濃度化できる途を拓くものであり、その
分、オン抵抗の低減によりオン電流の電流容量を全体と
して増加させることができるばかりか、ドレイン電極層
１２の張り出し部分の先端直下での空乏化を弱めること
ができるため、抵抗断面の狭窄化を解消でき、更なる大
電流容量化を得ることができる。
【００２４】一方、電流容量を確保して単位面積当りの
電流を高めるため、半導体チップに作り込まれるゲート
幅方向のゲート直線部とゲート曲線部との櫛歯状又はラ
ビリンス状の素子平面パターンにおいては、ゲート直線
部に限らず、特に電界集中の生じ易いゲート曲線部にフ
ィールドプレートの張り出し長さを一層長く形成するこ
とにより、ゲート曲線部での電界強度を従来に比して低
減できるため、曲率半径を拡大せずに済み、むしろ曲率
半径の短縮化により、素子平面パターンの集積度を高め
ることが可能となり、大電流容量化を実現できる。
【００２５】（ＭｃとＴｏｘによる耐圧の経時的低下の
依存性）そして、本発明者らは、ＭｃとＴｏｘとの間に
経時的な耐圧低下を招かない相互関係のあることを予見
し、上記の高耐圧横形ＭＩＳＦＥＴにおいて、設計耐圧
Ｖｄａｂｓ[Ｖ]（実質上、樹脂被覆層（モールド樹脂）
の未被覆又は剥離状態においてドレイン領域直下の電圧
降伏犠牲部位において臨界電界強度Ｅｃｒｉｔ（３×１
０５Ｖ／ｃｍ）達する際の降伏ドレイン電圧）とＴｏｘ
をパラメータとして、樹脂被覆層（モールド樹脂）の未
被覆状態又は剥離状態或いは電荷蓄積の全くない初期状
態（印加前）におけるフィールドプレート先端直下の電
界強度Ｅｓと、電荷蓄積が発生して保護膜上の電位がド
レイン電位となった実使用時（印加後）におけるフィー
ルドプレート１３の先端直下の電界強度Ｅｓ′とのＭｃ
依存性をデバイスシミュレーションにより求めた。図５
〜図１２はその結果を示すグラフである。
【００２６】図５は、Ｖｄａｂｓ＝３５０Ｖ，ドレイン
・ドリフト長Ｌｄ＝２５μｍ，Ｔｏｘ＝２μｍの場合で
ある。なお、設計耐圧Ｖｄａｂｓ以下でＥｃｒｉｔを超
えたものはプロットしていない。設計耐圧Ｖｄａｂｓが
３５０Ｖと比較的低いので、Ｍｃが５μｍでも印加前の
電界強度ＥｓはＥｃｒｉｔに達していないものの、印加
後の電界強度Ｅｓ′は既にＥｃｒｉｔを超えている。Ｍ
ｃを延ばす程にＥｓは単調増加するが、Ｍｃが１５μｍ
付近を超えると、Ｅｓ′がＥｃｒｉｔから単調減少す
る。従って、Ｔｏｘ＝２μｍでＭｃが１５μｍ以上で電
荷蓄積層のある素子では、ドレイン電圧３５０Ｖのとき
ドレイン領域直下の電圧降伏犠牲部位で電圧降伏が起こ
るものの、フィールドプレート先端直下では電圧降伏が
起こらないことを意味し、経時的な耐圧低下を防止でき
るのである。この図だけからみて、最適長さは２０μｍ
で、許容偏差は概ね±５μｍである。
【００２７】図６は、Ｖｄａｂｓ＝３５０Ｖ，ドレイン
・ドリフト長Ｌｄ＝２５μｍ，Ｔｏｘ＝３μｍの場合で
ある。図５に対してＴｏｘを１．５倍にしたので、Ｍｃ
が１５μｍから１／３の５μｍでも、Ｅｓ′もＥ
ｃｒｉｔに達していない。Ｔｏｘの拡大比率の２倍がＭ
ｃの縮小比率に相当し、膜厚の厚膜化は電界集中の緩和
に顕著である。Ｍｃが約５〜１５μｍでは、Ｅｓ′が単
調減少するが、Ｍｃが２０μｍ程度になると、Ｅｓ′は
逆に緩く単調増加する。この単調増加は、プレート先端
がドレイン側に寄り過ぎたため、プレート間の間空き間
隔が狭窄し、電界集中を招くからである。Ｔｏｘ＝３μ
ｍで、Ｍｃが約５μｍ以上であれば、設計耐圧３５０Ｖ
を実現したままで経時的な耐圧低下を防止できる。この
図からみて、最適長さは１５μｍで、許容偏差は概ね−
１０μｍ〜＋５μｍと思われる。最適長さ１５μｍでの
ＥｓとＥｓ′は略１×１０５Ｖ／ｃｍであるのに対し、
図５における最適長さ２０μｍでのＥｓとＥｓ′は略２
×１０５Ｖ／ｃｍであることから、図６ではドレイン・
ドリフト領域を高濃度化できる余地がある。
【００２８】図７は、Ｖｄａｂｓ＝７００Ｖ，ドレイン
・ドリフト長Ｌｄ＝６０μｍ，Ｔｏｘ＝２μｍの場合で
ある。設計耐圧が７００Ｖであるので、Ｍｃが５μｍで
もＥｓは２×１０５Ｖ／ｃｍに達している。そのとき印
加後の電界強度Ｅｓ′は既にＥｃｒｉｔを超えている。
Ｍｃが約２５μｍではＥｓ′がＥｃｒｉｔ以下になる。
Ｔｏｘ＝２μｍで、Ｍｃが２５μｍ以上であれば、設計
耐圧７００Ｖを実現したままで経時的な耐圧低下を防止
できる。
【００２９】図８は、Ｖｄａｂｓ＝７００Ｖ，ドレイン
・ドリフト長Ｌｄ＝６０μｍ，Ｔｏｘ＝４μｍの場合で
ある。図７に対してＴｏｘを２倍にしたので、Ｍｃが１
５μｍを超えると、Ｅｓ′がＥｃｒｉｔから単調減少す
る。Ｔｏｘ＝４μｍで、Ｍｃが約１５μｍ以上であれ
ば、設計耐圧７００Ｖを実現したままで経時的な耐圧低
下を防止できる。Ｍｃが２５μｍ程度になると、Ｅｓ′
も単調増加する。これは、プレート先端がドレイン側に
寄り過ぎたため、プレート間の間空き部分が狭窄し、電
界集中を招くからである。この図からみて、最適長さは
２０μｍで、許容偏差は概ね−５μｍ〜＋１０μｍであ
る。
【００３０】図９は、Ｖｄａｂｓ＝７００Ｖ，ドレイン
・ドリフト長Ｌｄ＝６０μｍ，Ｔｏｘ＝６μｍの場合で
ある。図７に対してＴｏｘを３倍にしたので、Ｍｃが５
μｍでもＥｓ′もＥｃｒｉｔに達していない。Ｔｏｘ＝
６μｍで、Ｍｃ約５μｍ以上であれば、設計耐圧７００
Ｖを実現したままで経時的な耐圧低下を防止できる。こ
の図からみて、最適長さは１５μｍで、許容偏差は概ね
−１０μｍ〜＋１５μｍである。Ｍｃが２０μｍを超え
ると、Ｅｓ′が緩く単調増加するが、Ｍｃが３０μｍで
も略２×１０５Ｖ／ｃｍであることから、ドレイン・ド
リフト領域をまだ高濃度化できる余地がある。Ｍｃの上
限値はＬｄの半分でも構わない。
【００３１】図１０は、Ｖｄａｂｓ＝１２００Ｖ，ドレ
イン・ドリフト長Ｌｄ＝１１０μｍ，Ｔｏｘ＝２μｍの
場合である。Ｍｃが約３０μｍのとき、Ｅｓ′はＥ
ｃｒｉｔ以下となる。Ｍｃが３０μｍ以上であれば、耐
圧１２００Ｖを実現したままで経時的な耐圧低下を防止
できる。
【００３２】図１１は、Ｖｄａｂｓ＝１２００Ｖ，ドレ
イン・ドリフト長Ｌｄ＝１１０μｍ，Ｔｏｘ＝４μｍの
場合である。Ｍｃ＝２５μｍの点から−方向にＥｓ′を
外挿してみると、Ｍｃが２２μｍのとき、Ｅｓ′はＥ
ｃｒｉｔ以下となる。Ｔｏｘ＝４μｍで、Ｍｃが２２μ
ｍ以上であれば、設計耐圧１２００Ｖを実現したままで
経時的な耐圧低下を防止できる。この図からみて、最適
長さは３０μｍで、許容偏差は概ね−８μｍ〜＋１０μ
ｍである。
【００３３】図１２は、Ｖｄａｂｓ＝１２００Ｖ，ドレ
イン・ドリフト長Ｌｄ＝１１０μｍ，Ｔｏｘ＝８μｍの
場合である。Ｍｃ＝１５μｍの点から−方向にＥｓ′を
外挿してみると、Ｍｃが１１μｍのとき、Ｅｓ′はＥ
ｃｒｉｔ以下となる。Ｍｃが１１μｍ以上であれば、設
計耐圧１２００Ｖを実現したままで経時的な耐圧低下を
防止できる。この図からみて、最適長さは２０μｍで、
許容偏差は概ね−９μｍから＋２０以上μｍである。高
耐圧でドレイン・ドリフト長Ｌｄが長くなると、Ｍｃの
上限値に余裕が生まれ、Ｌｄの半分でも構わないと言え
る。
【００３４】（ＭｃとＴｏｘの関係式の導出）このよう
な考察から、本発明者らは、設計耐圧を満足しつつ、経
時的な耐圧低下が防止できる条件において、以下のＭｃ
とＴｏｘの関係式を導出した。 Ｍｃ≧−α（Ｔｏｘ−β） …（１） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【００３５】これはＭｃとＴｏｘの下限値についての有
効式である。Ｅｓ′が臨界電界強度になるＭｃの下限値
に着目したからである。Ｔｏｘ≧βでは、Ｍｃの値に拘
わらず、（１）式は形式的に成立し、Ｍｃ≧３５では、
Ｔｏｘの値に拘わらず、（１）式は形式的に成立してい
るが、（１）式が成立するための前提として、Ｔｏｘ≦
βと、Ｍｃ≦３５との条件下で導出したからである。Ｍ
ｃの上限値に関しては、経験則上、Ｖｄａｂｓ＝１０Ｌ
ｄ＋１００が成立しており、Ｌｄの有限性により、Ｍｃ
の上限値については自ずと限界がある。等電位線の絶縁
膜内での略左右対称性からドレイン側のプレート張り出
し長さと同じとすれば、Ｍｃ＜Ｌｄ／２であろうが、プ
レート間の間空き間隔を２μｍ以下とすると、絶縁膜劣
化によるトラップ準位が発生し、耐圧，電流とも不安定
になるため、２μｍ以上が必要であるから、Ｍｃ≦（Ｌ
ｄ／２−１）＝〔（Ｖｄａｂｓ−１００）／２０−１〕
が適切と言える。もっとも、ドレイン電圧が高くなる
と、間空き間隔は広げることが望ましい。Ｍｃを延ばし
過ぎると、プレート間の絞り込みで、間空き間隔の略中
央で電界強度が最大となるためである。図６，図８及び
図９，図１１及び図１２からも、それに追従してＥｓ′
が次第に上昇することが窺われる。（１）式はＥｓ′が
単調減少する過程で成立している。ただ、Ｍｃを長く延
ばしてＥｓ′が単調増加する過程では、その傾きは
（１）式の成立する過程での傾きよりも緩いことが窺え
ることから、張り出し長さの上限値は、間空き間隔が十
分ならば、さほど厳格に規定する必要はないと言えよ
う。
【００３６】この（１）式はＶｄａｂｓ＝３５０Ｖの場
合でも、図５及び図６でのＭｃ値に合致している。ま
た、Ｖｄａｂｓ＝１２００Ｖで、図１０〜図１２でのＭ
ｃ値に合致している。なお、係数αとβの選定には多少
の数値的余裕はある。
【００３７】一方、ドレイン側のフィールドプレートの
張り出し長さＭｄと総絶縁膜の膜厚Ｔｏｘについても、
ドレイン・ドリフト領域の主面側及び絶縁膜内について
の等電位分布のほぼ左右対称性からみて、十分条件とし
て、同様の次式が成立する。 Ｍｄ≧−α（Ｔｏｘ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【００３８】これも下限値について成立する。十分条件
であるとの意味は、前述したように、ドレイン側のフィ
ールドプレートの張り出し先端直下における電界強度は
チャネル側のフィールドプレートの張り出し先端直下に
おける電界強度よりも低めとなるからである。また、Ｍ
ｄ≦（Ｌｄ／２−１）となることは言う迄でもない。
【００３９】（解決手段）さて、上記課題を解決するた
めに、本発明は、高耐圧横形ＭＩＳＦＥＴ素子におい
て、上記の原理を採用したものである。まず、本発明に
係る高耐圧横形ＭＩＳＦＥＴ素子を有する半導体装置の
基本的構造は、第１導電型基板の主面側に形成された第
１導電型のチャネル領域と、このチャネル領域内の主面
側に形成された第２導電型のソース領域と、第１導電型
基板の主面側でチャネル領域から第２導電型のドレイン
・ドリフト領域（オフセット領域）を介して離隔した第
２導電型のドレイン領域と、ドレイン領域に導電接続す
るドレイン電極層と、チャネル領域をゲート絶縁膜を介
してバックゲートとすると共に、ドレイン・ドリフト領
域の主面上に形成された第１の絶縁膜（例えばフィール
ド酸化膜）上でドレイン側に向けて張り出してなるゲー
ト電極層と、チャネル領域及びソース領域に導電接続す
るソース電極層と、ゲート電極層の上に保護膜を介して
被覆した樹脂被覆層（モールド樹脂）を備えて成るもの
である。
【００４０】このような基本的構造において、まず、チ
ャネル領域のウェル端の電界集中を緩和するためのフィ
ールドプレートとしても機能する上記ゲート電極層に着
目する。本発明の第１の手段は、樹脂被覆層の未被覆状
態又は剥離状態においてドレイン領域直下の電圧降伏犠
牲部位が臨界電界強度に達する際の降伏ドレイン電圧を
Ｖｄａｂｓ[Ｖ]として、ゲート電極層の第１の絶縁膜上
での張出し長さＭｃ[μｍ]と、ゲート電極層の張り出し
先端直下における総絶縁膜の膜厚Ｔｃ[μｍ]とが、それ
ぞれ以下の不等式を満足する下限値Ｍｃｍｉｎ，Ｔｃ
ｍｉｎ以上であることを特徴とする。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃｍｉｎ≦β Ｍｃｍｉｎ≦３５ Ｍｃｍｉｎ≧−α（Ｔｃｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【００４１】ここに、「樹脂被覆層の未被覆状態又は剥
離状態」とは、電圧印加の実使用時において樹脂被覆層
界面での電荷蓄積のない状態を客観的に規定するため
に、樹脂被覆層を具備しない素子、即ち、樹脂パッケー
ジ工程前における高耐圧横形ＭＩＳＦＥＴ素子か、或い
は樹脂パッケージ工程後において樹脂被覆層を剥離した
高耐圧横形ＭＩＳＦＥＴ素子を意味する。また、「ドレ
イン領域直下の電圧降伏犠牲部位が臨界電界強度に達す
る際の降伏ドレイン電圧」とは、設計降伏電圧（設計耐
圧）で電圧降伏犠牲部位が電圧降伏を生じるように設計
された素子を意味する。
【００４２】このような高耐圧横形ＭＩＳＦＥＴ素子に
おいて、ゲート電極層の第１の絶縁膜上での張出し長さ
Ｍｃとゲート電極層の張り出し先端直下における総絶縁
膜の膜厚Ｔｃが下限値Ｍｃｍｉｎ，Ｔｃｍｉｎ以上とな
っているため、樹脂被覆層を具備する素子における実使
用時には、樹脂被覆層界面に電荷蓄積が成長しても、経
時的な電圧低下が起こらず、経時的なオン電流の低下も
抑制でき、しかも、ゲート電極層の張り出し先端直下で
耐圧が律速することなく、安定性のある耐圧３５０Ｖ〜
１２００Ｖの高信頼性素子を実現できる。また製造上、
ＭｃとＴｃの管理で足りるので、格別のプロセス追加も
招かずに済む。一応、前述したデバイスシミュレーショ
ンでは１２００Ｖまでに留まっているが、設計耐圧を高
くするにつれ、上記の関係は低耐圧素子よりも有効性を
増すものであるから、１２００Ｖ以上でもある程度適用
できる余地はあろう。勿論、Ｍｃ＜Ｌｄ／２＝（Ｖ
ｄａｂ ｓ−１００）／２０−１を満たすことは言う迄も
ない。設計耐圧３５０Ｖ〜１２００Ｖの素子を得るに
は、設計耐圧Ｖｄａｂｓを選定することにより、上記の
式により下限値Ｍｃｍｉｎ，Ｔｃｍｉｎを適宜導出する
ことができる。
【００４３】因みに、Ｖｄａｂｓ＝３５０のとき、 Ｔｃｍｉｎ≦３．５ Ｍｃｍｉｎ≧３５−１０Ｔｃｍｉｎ であるから、例えば、Ｔｃｍｉｎ＝２のときは、Ｍｃ
ｍｉｎ≧１５、Ｔｃｍｉｎ＝２．５のときは、Ｍｃ
ｍｉｎ≧１０、Ｔｃｍｉｎ＝３のときは、Ｍｃｍｉｎ≧
５である。斯かる条件によれば、少なくとも設計耐圧３
５０Ｖにおいて、経時的な電圧低下が起こらず、経時的
なオン電流の低下も抑制できる安定的な半導体装置を提
供できる。３５０Ｖ耐圧素子では、一般にＬｄ＝２５で
あることからみて、Ｍｃの上限値を１１．５μｍとすれ
ば、Ｍｃｍｉｎを延ばす余裕が少ないため、その分、Ｔ
ｃｍｉｎを２．３５μｍ以上に厚く形成する必要があ
る。
【００４４】また、Ｔｃｍｉｎ≦４、Ｍｃｍｉｎ≧３５
−８．７５Ｔｃｍｉｎを満足するＴｃｍｉｎとＭｃ
ｍｉｎの場合は、少なくとも設計耐圧４００Ｖにおい
て、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制できる安定的な半導体装置を提供できる。例
えば、Ｔｃｍｉｎ＝２のときは、Ｍｃｍｉｎ≧１８．
５、Ｔｃｍｉｎ＝２．８６のときは、Ｍｃｍｉｎ≧１
０、Ｔｃｍｉｎ＝３のときは、Ｍｃｍｉｎ≧８．８６で
ある。なお、一般にＬｄ＝３０であることからみて、Ｍ
ｃの上限値は１４μｍとすれば、Ｔｃｍｉｎを２．４μ
ｍ以上に厚く形成する必要がある。
【００４５】更に、Ｔｃｍｉｎ≦５、Ｍｃｍｉｎ≧３５
−７Ｔｃｍｉｎを満足するＴｃｍｉ ｎとＭｃｍｉｎの場
合は、少なくとも設計耐圧５００Ｖにおいて、経時的な
電圧低下が起こらず、経時的なオン電流の低下も抑制で
きる安定的な半導体装置を提供できる。例えば、Ｔｃ
ｍｉｎ＝２のときは、Ｍｃｍｉｎ≧２１、Ｔｃｍｉｎ＝
３のときは、Ｍｃｍｉｎ≧１４、Ｔｃｍｉｎ＝３．５８
のときは、Ｍｃｍｉｎ≧１０である。なお、一般にＬｄ
＝４０であることからみて、Ｍｃの上限値は１９μｍと
すれば、Ｔｃｍｉｎを２．２８μｍ以上に厚く形成する
必要があるが、３５０Ｖ及び４００Ｖの場合に比して若
干薄く形成できる。
【００４６】Ｔｃｍｉｎ≦６、Ｍｃｍｉｎ≧３５−５．
８３Ｔｃｍｉｎを満足するＴｃｍｉ ｎとＭｃｍｉｎの場
合は、少なくとも設計耐圧６００Ｖにおいて、経時的な
電圧低下が起こらず、経時的なオン電流の低下も抑制で
きる安定的な半導体装置を提供できる。例えば、Ｔｃ
ｍｉｎ＝２のときは、Ｍｃｍｉｎ≧２３．４、Ｔｃｍｉ
ｎ＝３のときは、Ｍｃｍｉｎ≧１７．５、Ｔｃｍｉｎ＝
４のときは、Ｍｃｍｉｎ≧１１．６９、Ｔｃｍｉｎ＝
４．３９のときは、Ｍｃｍｉｎ≧１０である。なお、一
般にＬｄ＝５０であることからみて、Ｍｃの上限値は２
４μｍとすれば、Ｔｃｍｉｎを１．８８μｍ以上に形成
すれば良く、Ｍｃを長く延ばせる余裕も生じている。
【００４７】そして、Ｔｃｍｉｎ≦７、Ｍｃｍｉｎ≧３
５−５Ｔｃｍｉｎを満足するＴｃｍ ｉｎとＭｃｍｉｎの
場合は、少なくとも設計耐圧７００Ｖにおいて、経時的
な電圧低下が起こらず、経時的なオン電流の低下も抑制
できる安定的な半導体装置を提供できる。例えば、Ｔｃ
ｍｉｎ＝２のときは、Ｍｃｍｉｎ≧２５、Ｔｃｍｉｎ＝
３のときは、Ｍｃｍｉｎ≧２０、Ｔｃｍｉｎ＝４のとき
は、Ｍｃｍｉｎ≧１５、Ｔｃｍｉｎ＝５のときは、Ｍｃ
ｍｉｎ≧１０、Ｔｃｍｉｎ＝６のときは、Ｍｃ ｍｉｎ≧
５である。なお、一般にＬｄ＝６０であることからみ
て、Ｍｃの上限値は２９μｍとすれば、Ｔｃｍｉｎを
１．２μｍ以上に形成すれば良く、Ｍｃを長く延ばせる
余裕も生じている。
【００４８】なお、その他の所望耐圧素子を実現するに
は、上記と同様に、設計耐圧値Ｖｄ ａｂｓを代入するこ
とにより、ＴｃｍｉｎとＭｃｍｉｎとの関係式を導出で
きることは言う迄もない。
【００４９】ところで、大電流容量を確保するための高
耐圧横型ＭＩＳＦＥＴ素子は、チップ上でのゲート幅を
長大化させるために、一般に、ゲート幅方向に延びるゲ
ート直線部とゲート曲線部とを交互繰り返して繋ぎ足し
てなる櫛歯状素子平面パターンを有しているものである
が、ゲート曲線部での電界集中がゲート直線部でのそれ
よりも大きいため、ゲート曲線部での電界集中を緩和す
るために、ゲート曲線部の曲率半径を大きくして、電界
集中の緩和を図っているものである。しかし、ゲート曲
線部の曲率半径を大きくすると、このゲート曲線部の両
端に接続する相平行したゲート直線部同士の間隔も必然
的に広げざるを得ないため、ゲート長の長大化に限界が
あり、単位面積当りの電流量が低くなるので、大電流容
量化を減殺してしまう。
【００５０】ところが、ゲート曲線部におけるゲート電
極層の張出し長さがゲート直線部におけるゲート電極層
の張出し長さよりも長い場合には、ゲート曲線部で局部
的にＴｃを厚く形成せずに、ゲート曲線部での電界集中
を緩和でき、それ故、ゲート曲線部の曲率半径を小さく
できる。ゲート電極層のパターニングだけでゲート曲線
部の張り出し長さを長くできる利点もある。このため、
相平行したゲート直線部同士の間隔を従前に比して狭く
でき、高密度集積化により、大電流容量化を図ることが
できる。概ね、３５０Ｖ〜７００Ｖの設計耐圧で採用で
きる。設計耐圧が７００Ｖ以上であれば、ゲート直線部
での張り出し長さに余裕があるので、ゲート直線部での
張り出し長さをゲート曲線部の長さに長めに合わせても
構わない。
【００５１】上記の例示から概ね明らかなように、設計
耐圧を高くするほど第１の絶縁膜（フィールド酸化膜）
を厚く形成する必要があるため、膜厚は２μｍ以上とす
るのが望ましい。ゲート電極層の本来的なフィールドプ
レート機能はチャネル領域のウェル端の電界集中を緩和
するものであるため、第１の絶縁膜を厚くし過ぎると、
その電界緩和の効果も低減する。凡そソース電極層やド
レイン電極層はゲート電極層の上の層間絶縁膜上に形成
すること等を考慮すると、その層間絶縁膜の膜厚を利用
してゲート電極層の張り出し先端の電界集中を緩和する
ためのチャネル側のフィールドプレートに上記の原理を
採用することが望ましい。
【００５２】即ち、本発明の第２の手段は、ゲート電極
の上に形成された第２の絶縁膜（例えば層間絶縁膜）の
上でドレイン側に向けてゲート電極層よりも張り出し、
少なくともＭＩＳＦＥＴ素子のオフ時にゲート電極層又
はソース電極層の電位とほぼ同電位が印加されるべき第
１のフィールドプレートを有し、樹脂被覆層の未被覆又
は剥離状態においてドレイン領域直下の電圧降伏犠牲部
位が臨界電界強度に達する際の降伏ドレイン電圧をＶ
ｄａｂｓ[Ｖ]として、第１のフィールドプレートの第１
の絶縁膜のソース側端からの張出し長さＭｃ１[μｍ]
と、第１のフィールドプレートの張り出し先端直下にお
ける総絶縁膜の膜厚Ｔｃ１[μｍ]とが、それぞれ以下の
不等式を満足する下限値Ｍｃ１ｍｉｎ，Ｔｃ１ｍｉｎ以
上であることを特徴とする。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃ１ｍｉｎ≦β Ｍｃ１ｍｉｎ≦３５ Ｍｃ１ｍｉｎ≧−α（Ｔｃ１ｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【００５３】この第２の手段でも、樹脂被覆層界面に電
荷蓄積が成長しても、経時的な電圧低下が起こらず、経
時的なオン電流の低下も抑制でき、安定性のある耐圧３
５０Ｖ〜１２００Ｖ素子を実現できる。この第１のフィ
ールドプレートはソース電極層と共通の同層金属配線と
して形成できるから、その場合には特段のプロセス追加
を招かない。勿論、総絶縁膜の膜厚Ｔｃを２μｍ以上と
するには、層間絶縁膜を利用できるので、特段のプロセ
ス追加を招かない。
【００５４】Ｔｃ１ｍｉｎ≦４、Ｍｃ１ｍｉｎ≧３５−
８．７５Ｔｃ１ｍｉｎを満足するＴｃ１ｍｉｎとＭｃ
１ｍｉｎの場合は、少なくとも設計耐圧４００Ｖにおい
て、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制できる安定的な半導体装置を提供できる。
【００５５】また、Ｔｃ１ｍｉｎ≦５、Ｍｃ１ｍｉｎ≧
３５−７Ｔｃ１ｍｉｎを満足するＴｃ１ｍｉｎとＭｃ
１ｍｉｎの場合は、少なくとも設計耐圧５００Ｖにおい
て、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制できる安定的な半導体装置を提供できる。
【００５６】更に、Ｔｃ１ｍｉｎ≦６、Ｍｃ１ｍｉｎ≧
３５−５．８３Ｔｃ１ｍｉｎを満足するＴｃ１ｍｉｎと
Ｍｃ１ｍｉｎの場合は、少なくとも設計耐圧６００Ｖに
おいて、経時的な電圧低下が起こらず、経時的なオン電
流の低下も抑制できる安定的な半導体装置を提供でき
る。
【００５７】そして、Ｔｃ１ｍｉｎ≦７、Ｍｃ１ｍｉｎ
≧３５−５Ｔｃ１ｍｉｎを満足するＴｃ１ｍｉｎとＭｃ
１ｍｉｎの場合は、少なくとも設計耐圧７００Ｖにおい
て、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制できる安定的な半導体装置を提供できる。
【００５８】ゲート曲線部における第１のフィールドプ
レートの張出し長さがゲート直線部における第１のフィ
ールドプレートの張出し長さよりも長い場合には、ゲー
ト曲線部で局部的にＴｃを厚く形成せずに、ゲート曲線
部での電界集中を緩和でき、それ故、ゲート曲線部の曲
率半径を小さくできる。このため、相平行したゲート直
線部同士の間隔を狭くでき、高密度集積化により、大電
流容量化を図ることができる。勿論、ゲート直線部での
張り出し長さに余裕があれば、ゲート直線部での張り出
し長さをゲート曲線部の長さに長めに合わせても構わな
い。
【００５９】第１のフィールドプレートは第２の絶縁膜
（層間絶縁膜）を介した接続孔（ビアホール）を以って
ゲート電極層に導電接続しても良い。ゲート配線抵抗を
低減できる。ただ、ゲート容量が増すので高速スイッチ
ング特性に影響する。そこで、ソース電極層と共通の同
層として形成することが望ましい。
【００６０】第２の絶縁膜は凡そ層間絶縁膜となるべき
ものであるから、ソースコンタクトホールなどの形成の
信頼性を向上させるためには、その厚みに限界がある。
そこで、本発明の第３の手段では、フィールドプレート
の上層張り出し多重構造を採用し、第２のフィールドプ
レートを採用する。
【００６１】即ち、本発明の第３の手段は、ゲート電極
層上に形成された第２の絶縁膜の上でドレイン側に向け
てゲート電極層よりも張り出し、少なくともＭＩＳＦＥ
Ｔ素子のオフ時にゲート電極層又はソース電極層の電位
とほぼ同電位が印加されるべき第１のフィールドプレー
トと、この第１のフィールドプレート上に形成された第
３の絶縁膜（層間絶縁膜）の上でドレイン側に向けて第
１のフィールドプレートよりも張り出し、少なくともＭ
ＩＳＦＥＴ素子のオフ時にゲート電極層又はソース電極
層の電位とほぼ同電位が印加されるべき第２のフィール
ドプレートとを有することを特徴とする。
【００６２】フィールドプレートの上層張り出し多重構
造で第３の絶縁膜が介在する分、Ｔｃを必然的に厚く形
成できる。また、第２のフィールドプレートは第１のフ
ィールドプレートよりもドレイン側に張り出ているた
め、ゲート電極層の張り出し基端からの張出し長さが自
ずと長くなる。樹脂被覆層界面に電荷蓄積が成長して
も、経時的な耐圧低下及びオン電流の低下の抑制に奏功
し、安定性のある半導体装置を実現できる。
【００６３】このようなフィールドプレートの上層張り
出し多重構造によれば、特に、樹脂被覆層の未被覆又は
剥離状態においてドレイン領域直下の電圧降伏犠牲部位
が臨界電界強度に達する際の降伏ドレイン電圧をＶ
ｄａｂｓ[Ｖ]として、第２のフィールドプレートの第１
の絶縁膜のソース側端からの張出し長さＭｃ２[μｍ]
と、第２のフィールドプレートートの張り出し先端直下
における総絶縁膜の膜厚Ｔｃ ２[μｍ]とが、それぞれ以
下の不等式を満足する下限値Ｍｃ２ｍｉｎ，Ｔｃ２ｍ
ｉｎ以上となっている場合には、樹脂被覆層界面に電荷
蓄積が成長しても、経時的な耐圧低下及びオン電流の低
下の抑制が確実化し、安定性のある半導体装置を実現で
きる。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃ２ｍｉｎ≦β Ｍｃ２ｍｉｎ≦３５ Ｍｃ２ｍｉｎ≧−α（Ｔｃ２ｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【００６４】Ｔｃ２ｍｉｎ≦４、Ｍｃ２ｍｉｎ≧３５−
８．７５Ｔｃ２ｍｉｎを満足するＴｃ２ｍｉｎとＭｃ
２ｍｉｎの場合は、少なくとも設計耐圧４００Ｖにおい
て、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制できる安定的な半導体装置を提供できる。
【００６５】また、Ｔｃ２ｍｉｎ≦５、Ｍｃ２ｍｉｎ≧
３５−７Ｔｃ２ｍｉｎを満足するＴｃ２ｍｉｎとＭｃ
２ｍｉｎの場合は、少なくとも設計耐圧５００Ｖにおい
て、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制できる安定的な半導体装置を提供できる。
【００６６】更に、Ｔｃ２ｍｉｎ≦６、Ｍｃ２ｍｉｎ≧
３５−５．８３ｃ２ｍｉｎを満足するＴｃ２ｍｉｎとＭ
ｃ２ｍｉｎの場合は、少なくとも設計耐圧６００Ｖにお
いて、経時的な電圧低下が起こらず、経時的なオン電流
の低下も抑制できる安定的な半導体装置を提供できる。
【００６７】そして、Ｔｃ２ｍｉｎ≦７、Ｍｃ２ｍｉｎ
≧３５−５Ｔｃ２ｍｉｎを満足するＴｃ２ｍｉｎとＭｃ
２ｍｉｎの場合は、少なくとも設計耐圧７００Ｖにおい
て、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制できる安定的な半導体装置を提供できる。
【００６８】ここで、第２のフィールドプレートは第１
のフィールドプレートの上層に形成されることに鑑み、
第２のフィールドプレートの利用法に着目する。高耐圧
の横型ＭＩＳＦＥＴ素子を備えた半導体装置において
は、一般に、第１導電型基板の主面側のうちＭＩＳＦＥ
Ｔ素子の占有領域とは別の領域に当該ＭＩＳＦＥＴ素子
のための制御回路部（保護回路なども含む）を有してい
るものである。そこで、第１のフィールドプレートを第
１層目の金属層を以って形成すると共に、第２のフィー
ルドプレートを第２層目の金属層を以って形成し、制御
回路部では、第１層目及び第２層目の金属層を回路網の
相互配線層として用いて成ることを特徴とする。制御回
路部では従来に比して相互配線層が一層増える分、配線
接続の自由度が増し、制御回路部の高密度集積化を実現
できるため、その分、パワーＭＩＳＦＥＴ素子の占有面
積の比率を増やすことができるので、大電流容量化ない
しチップサイズの小形化による低コスト化を図ることが
できる。
【００６９】また、制御回路部では、第１層目の金属層
を回路網の相互配線層として用いると共に、第２層目の
金属層を回路網の少なくとも一部を覆うシールド膜とし
て用いても構わない。制御回路部では樹脂被覆層内の浮
動イオンによる動作不安定を防止できると共に、ＭＩＳ
ＦＥＴ素子などからの電磁ノイズ等の遮蔽効果を高める
ことができ、高信頼性の半導体装置を提供できる。
【００７０】ゲート曲線部における第２のフィールドプ
レートの張出し長さがゲート直線部における第２のフィ
ールドプレートートの張出し長さよりも長い場合には、
ゲート曲線部で局部的にＴｃを厚く形成せずに、ゲート
曲線部での電界集中を緩和でき、それ故、ゲート曲線部
の曲率半径を小さくできる。このため、相平行したゲー
ト直線部同士の間隔を狭くでき、高密度集積化により、
大電流容量化を図ることができる。勿論、ゲート直線部
での張り出し長さに余裕があれば、ゲート直線部での張
り出し長さをゲート曲線部の長さに長めに合わせても構
わない。
【００７１】第１のフィールドプレートは第２の絶縁膜
を介した第１の接続孔を以ってゲート電極層に導電接続
しても良い。斯かる場合、第２のフィールドプレートは
第３の絶縁膜を介した第２の接続孔を以って第１のフィ
ールドプレートに導電接続しても良い。ゲート配線抵抗
を低減できる。ただ、ゲート容量が増すので高速スイッ
チング特性に影響する。そこで、第２のフィールドプレ
ートは第３の絶縁膜を介した第２の接続孔を以ってソー
ス電極層に導電接続することが望ましい。しかし、上記
第２の接続孔の上には保護膜が形成されるため、第２の
接続孔の段差に起因する保護膜のステップカバレッジが
不十分で、局所的な膜質の低下が危惧される。特に、高
湿環境での実使用では、樹脂被覆層内の不純物が水分に
よって保護膜の劣化した部分を通してデバイス内部に浸
入し、アルミニウム腐食の発生やチャネル性のリーク電
流を生じる虞れがある。
【００７２】そこで、第２のフィールドプレートはソー
ス電極層上で第３の絶縁膜を介した金属連続膜であっ
て、当該金属連続膜を櫛歯状素子平面パターン以外にも
平面的に拡張したソース側被覆層として形成し、第２の
接続孔の形成位置は、ゲート直線部及びゲート曲線部を
避けたソース側被覆層にあることが望ましい。ゲート直
線部及びゲート曲線部の近傍には第２の接続孔が位置し
ていないため、その第２の接続孔での保護膜低下により
樹脂被覆層内の不純物が浸入しても、第２のフィールド
プレートの張り出し部分やソース電極層にアルミニウム
腐食を惹起することが無く、またチャネル性リーク電流
の発生を防止できる。ゲート直線部及びゲート曲線部か
ら概ね１０μｍ以上を避けた部分に第２の接続孔を形成
すれば良いが、第２のフィールドプレートには電流が流
れず、電位伝達機能を持つだけであるから、第２の接続
孔をソースパッドの近傍に形成すると良い。
【００７３】また、第２のフィールドプレートをソース
電極層と共通の同層として形成しても良い。第２のフィ
ールドプレートの分、ゲート容量が増さないので高速ス
イッチング特性を得ることができる。ただ、ソース電極
層下の総絶縁膜も厚くなるため、ソース接続孔の形成信
頼性とアルミニウム腐食などが問題となる。
【００７４】望ましくは、第１のフィールドプレートを
ソース電極層と共通の同層として形成する。ゲート容量
が増さないので高速スイッチング特性を得ることができ
る。斯かる場合、第２のフィールドプレートは第３の絶
縁膜を介した接続孔を以ってソース電極層に導電接続す
る。ここでも、第２のフィールドプレートはソース電極
層上で第３の絶縁膜を介した金属連続膜であって、当該
金属連続膜を櫛歯状素子平面パターン以外にも平面的に
拡張したソース側被覆層として形成し、第３の接続孔の
形成位置は、ゲート直線部及びゲート曲線部を避けたソ
ース側被覆層にあることが望ましい。樹脂被覆層内の不
純物の浸入によるアルミニウム腐食やチャネル性リーク
電流の発生を抑制することができる。ゲート直線部及び
ゲート曲線部から概ね１０μｍ以上を避けた部分に接続
孔を形成すれば良いが、望ましくは、第３の接続孔をソ
ースパッドの近傍に形成すると良い。
【００７５】次に、上記第２の課題のみの解決に注目す
ると、高耐圧横形ＭＩＳＦＥＴ素子を有する半導体装置
の基本的構造は、第１導電型基板の主面側に形成された
第１導電型のチャネル領域と、このチャネル領域内の主
面側に形成された第２導電型のソース領域と、第１導電
型基板の主面側でチャネル領域から第２導電型のドレイ
ン・ドリフト領域を介して離隔した第２導電型のドレイ
ン領域と、チャネル領域をゲート絶縁膜を介してバック
ゲートとするゲート電極層と、チャネル領域及びソース
領域に導電接続するソース電極層と、ドレイン領域に導
電接続すると共に、ドレイン・ドリフト領域の主面上に
形成された第１の絶縁膜（例えばフィールド酸化膜）上
でソース側に向けて張出してなるドレイン電極層と、こ
のドレイン電極層の上に保護膜を介して被覆した樹脂被
覆層とを備えて成る。
【００７６】ここで、本発明の第４の手段は、樹脂被覆
層の未被覆又は剥離状態においてドレイン領域直下の電
圧降伏犠牲部位が臨界電界強度に達する際の降伏ドレイ
ン電圧をＶｄａｂｓ[Ｖ]として，ドレイン電極層の第１
の絶縁膜上での張出し長さＭｄ[μｍ]と、ドレイン電極
層の張り出し先端直下における総絶縁膜の膜厚Ｔｄ[μ
ｍ]とが、それぞれ以下の不等式を満足する下限値Ｍｄ
ｍｉｎ，Ｔｄｍｉｎ以上であることを特徴とする。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｄｍｉｎ≦β Ｍｄｍｉｎ≦３５ Ｍｄｍｉｎ≧−α（Ｔｄｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【００７７】この関係は、チャネル側でのＭｃとＴｃの
関係をドレイン側でそのまま適用したものである。ドレ
イン側の張り出し長さを評価すると、ドレイン電極層上
に負電荷の蓄積層が形成される場合、高等電位線の上方
端はドレイン電極層の張り出し先端近傍で必ず会合して
いるため、張り出し長さを長くしても、ドレイン・ドリ
フト領域の主面のうち先端直下での電界強度は殆ど増加
しない。これはチャネル側との凡その主面以上の部分で
の等電位線の対称性からもある程度予測できることであ
るが、低等電位線側は逆Ｓ字状の分布でチャネル側フィ
ールドプレート直下では変曲点を持っているのに対し、
高等電位側はＣ字状の分布でドレイン電極層では変曲点
を持たないことからも、ドレイン電極層の張り出し先端
直下の電界強度はチャネル側の張り出し先端直下の電界
強度よりも必ず低くなるものと言える。従って、上記の
関係式は十分条件とみることができる。
【００７８】従って、上記の関係を満たす半導体装置に
あっては、樹脂被覆層の可動イオン等による電界蓄積層
が経時的にドレイン側に生じても、ドレイン・ドリフト
領域の主面のうちドレイン電極層の張り出し先端直下で
の電界集中を緩和できるため、抵抗断面の部分的狭窄化
を抑制でき、経時的なオン電流の低下を抑制できる。こ
れに加え、ドレイン・ドリフト領域の高濃度化を図るこ
とができるので、オン電流の増大を実現できる。
【００７９】Ｔｄｍｉｎ≦４、Ｍｄｍｉｎ≧３５−８．
７５Ｔｄｍｉｎを満足するＴｄｍｉ ｎとＭｄｍｉｎの場
合は、少なくとも設計耐圧４００Ｖにおいて、経時的な
オン電流の低下を抑制できる安定的な半導体装置を提供
できる。
【００８０】また、Ｔｄｍｉｎ≦５、Ｍｄｍｉｎ≧３５
−７Ｔｄｍｉｎを満足するＴｄｍｉ ｎとＭｄｍｉｎの場
合は、少なくとも設計耐圧５００Ｖにおいて、経時的な
オン電流の低下を抑制できる安定的な半導体装置を提供
できる。
【００８１】更に、Ｔｄｍｉｎ≦６、Ｍｄｍｉｎ≧３５
−５．８３Ｔｄｍｉｎを満足するＴｄｍｉｎとＭｄ
ｍｉｎの場合は、少なくとも設計耐圧６００Ｖにおい
て、経時的なオン電流の低下を抑制できる安定的な半導
体装置を提供できる。
【００８２】そして、Ｔｄｍｉｎ≦７、Ｍｄｍｉｎ≧３
５−５Ｔｄｍｉｎを満足するＴｄｍ ｉｎとＭｄｍｉｎの
場合は、少なくとも設計耐圧７００Ｖにおいて、経時的
なオン電流の低下を抑制できる安定的な半導体装置を提
供できる。
【００８３】このドレイン電極層に関しても、ゲート曲
線部におけるドレイン電極層の張出し長さがゲート直線
部におけるドレイン電極層の張出し長さよりも長いこと
が望ましい。ゲート曲線部で局部的にＴｄを厚く形成せ
ずに、ゲート曲線部での電界集中を緩和でき、それ故、
ゲート曲線部の曲率半径を小さくできる。このため、相
平行したゲート直線部同士の間隔を狭くでき、高密度集
積化により、大電流容量化を図ることができる。勿論、
ゲート直線部での張り出し長さに余裕があれば、ゲート
直線部での張り出し長さをゲート曲線部の長さに長めに
合わせても構わない。
【００８４】ドレイン電極層の本来的なフィールドプレ
ート機能はドレイン領域の電界集中を緩和するものであ
るため、第１の絶縁膜を厚くし過ぎると、その電界緩和
の効果も低減する。凡そソース電極層やドレイン電極層
はゲート電極層の上の層間絶縁膜上に形成すること等を
考慮すると、その層間絶縁膜の膜厚を利用してドレイン
電極層の張り出し先端の電界集中を緩和するためのドレ
イン側のフィールドプレートに上記の原理を採用するこ
とが望ましい。
【００８５】そこで、本発明の第５の手段では、フィー
ルドプレートの上層張り出し多重構造を採用し、第１の
フィールドプレートを採用する。即ち、ドレイン電極層
の上に形成された第２の絶縁膜の上でチャネル側に向け
てドレイン電極層よりも張り出し、少なくともＭＩＳＦ
ＥＴ素子のオフ時にドレイン電極層の電位とほぼ同電位
が印加されるべき第１のフィールドプレートを有して成
る。ここで、ドレイン側の第１のフィールドプレートの
張り出し長さを長くできるため、第１のフィールドプレ
ートはドレイン電極層の張り出し先端の電界集中を緩和
できると共に、経時的なオン電流の低下を抑制できる。
【００８６】特に、樹脂被覆層の未被覆又は剥離状態に
おいてドレイン領域直下の電圧降伏犠牲部位が臨界電界
強度に達する際の降伏ドレイン電圧をＶｄａｂｓ[Ｖ]と
して、第１のフィールドプレートの第１の絶縁膜のドレ
イン側端からの張出し長さＭｄ３[μｍ]と、第１のフィ
ールドプレートートの張り出し先端直下における総絶縁
膜の膜厚Ｔｄ３[μｍ]とが、それぞれ以下の不等式を満
足する下限値Ｍｄ３ｍ ｉｎ，Ｔｄ３ｍｉｎ以上であれ
ば、経時的なオン電流低下の抑制に十分である。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｄ３ｍｉｎ＜β Ｍｄ３ｍｉｎ＜３５ Ｍｄ３ｍｉｎ≧−α（Ｔｄ３ｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【００８７】Ｔｄ３ｍｉｎ≦４、Ｍｄ３ｍｉｎ≧３５−
８．７５Ｔｄ３ｍｉｎを満足するＭｄ３ｍｉｎとＴｄ
３ｍｉｎの場合、少なくとも設計耐圧４００Ｖにおい
て、経時的なオン電流の低下も抑制できる安定的な半導
体装置を実現できる。
【００８８】また、Ｔｄ３ｍｉｎ≦５、Ｍｄ３ｍｉｎ≧
３５−７Ｔｄ３ｍｉｎを満足するＭｄ３ｍｉｎとＴｄ
３ｍｉｎの場合、少なくとも設計耐圧５００Ｖにおい
て、経時的なオン電流の低下も抑制できる安定的な半導
体装置を実現できる。
【００８９】更に、Ｔｄ３ｍｉｎ≦６、Ｍｄ３ｍｉｎ≧
３５−５．８３Ｔｄ３ｍｉｎを満足するＭｄ３ｍｉｎと
Ｔｄ３ｍｉｎの場合、少なくとも設計耐圧６００Ｖにお
いて、経時的なオン電流の低下も抑制できる安定的な半
導体装置を実現できる。そして、Ｔｄ３ｍｉｎ≦７、Ｍ
ｄ３ｍｉｎ≧３５−５Ｔｄ３ｍｉｎを満足するＭｄ
３ｍｉｎとＴｄ３ｍｉｎの場合、少なくとも設計耐圧７
００Ｖにおいて、経時的なオン電流の低下も抑制できる
安定的な半導体装置を実現できる。
【００９０】ここで、第１のフィールドプレートはドレ
イン電極層の上層に形成されることに鑑み、その第１の
フィールドプレートの利用法を着目する。高耐圧の横型
ＭＩＳＦＦＥＴ素子を備えた半導体装置においては、一
般に、第１導電型基板の主面側のうちＭＩＳＦＥＴ素子
の占有領域とは別の領域に当該ＭＩＳＦＥＴ素子のため
の制御回路部（保護回路などを含む）を有しているもの
である。そこで、ドレイン電極層を第１層目の金属層を
以って形成すると共に、第１のフィールドプレートを第
２層目の金属層を以って形成し、制御回路部では、第１
層目及び第２層目の金属層を回路網の相互配線層として
用いて成ることを特徴とする。制御回路部の高密度集積
化により、ＭＩＳＦＥＴ素子の占有面積の比率を増やす
ことができるので、大電流容量化ないしチップサイズの
小形化による低コスト化を図ることができる。
【００９１】また、制御回路部では、第１層目の金属層
を回路網の相互配線層として用いると共に、第２層層目
の金属層を回路網の少なくとも一部を覆うシールド膜と
して用いても構わない。制御回路部では樹脂被覆層内の
浮動イオンによる動作不安定を防止できると共に、電磁
ノイズ等の遮蔽効果を高めることができ、高信頼性の半
導体装置を提供できる。
【００９２】ゲート曲線部における第１のフィールドプ
レートの張出し長さがゲート直線部における第１のフィ
ールドプレートの張出し長さよりも長い場合には、ゲー
ト曲線部で局部的にＴｄ３を厚く形成せずに、ゲート曲
線部での電界集中を緩和でき、それ故、ゲート曲線部の
曲率半径を小さくできる。このため、相平行したゲート
直線部同士の間隔を狭くでき、高密度集積化により、大
電流容量化を図ることができる。勿論、ゲート直線部で
の張り出し長さに余裕があれば、ゲート直線部での張り
出し長さをゲート曲線部の長さに長めに合わせても構わ
ない。
【００９３】この第１のフィールドプレートは第２の絶
縁膜（例えば層間絶縁膜）を介した接続孔を以ってドレ
イン電極層に導電接続しても良いが、斯かる場合でも、
第１のフィールドプレートはドレイン電極層上で第２の
絶縁膜を介した金属連続膜であって、当該金属連続膜を
櫛歯状素子平面パターン以外にも平面的に拡張したドレ
イン側被覆層として形成し、その接続孔の形成位置は、
ゲート直線部及びゲート曲線部を避けたドレイン側被覆
層にあることが望ましい。樹脂被覆層内の不純物の浸入
によるアルミニウム腐食やチャネル性リーク電流の発生
を抑制することができる。ゲート直線部及びゲート曲線
部から概ね１０μｍ以上を避けた部分に接続孔を形成す
れば良いが、望ましくは、接続孔をドレインパッドの近
傍に形成すると良い。
【００９４】今までは、チャネル側フィールドプレート
とドレイン側フィールドプレートとに分け、チャネル側
フィールドプレート構造の改善は主として経時的な耐圧
低下の抑制に奏功し、ドレイン側フィールドプレート構
造の改善は経時的なオン電流の低下の抑制に繋がること
を詳述して来たが、ここで両者の関係を考慮した包括的
なフィールドプレート構造について、以下に説明する。
【００９５】高耐圧横形ＭＩＳＦＥＴ素子を有する半導
体装置の基本的構造は、第１導電型基板の主面側に形成
された第１導電型のチャネル領域と、このチャネル領域
内の主面側に形成された第２導電型のソース領域と、第
１導電型基板の主面側でチャネル領域から第２導電型の
ドレイン・ドリフト領域を介して離隔した第２導電型の
ドレイン領域と、チャネル領域をゲート絶縁膜を介して
バックゲートとすると共に、ドレイン・ドリフトの主面
上に形成された第１の絶縁膜（例えばフィールド酸化
膜）上でドレイン側に向けて張り出してなるゲート電極
層と、チャネル領域及びソース領域に導電接続するソー
ス電極層と、ドレイン領域に導電接続すると共に、ドレ
イン・ドリフトの主面上に形成された第２の絶縁膜（例
えばフィールド酸化膜）上でチャネル側に向けて張り出
してなるドレイン電極層と、ゲート電極層及びドレイン
電極層の上に保護膜を介して被覆した樹脂被覆層とを備
えて成る。第１の絶縁膜と第２の絶縁膜とは、同層共通
の膜で同厚である必要はなく、例えば、第１の絶縁膜の
膜厚を選択酸化により第２の絶縁膜の膜厚よりも厚く形
成しても構わない。ただ、プロセスの追加を省くため
に、一般にはフィールド絶縁膜として同層の共通膜であ
るのが望ましい。
【００９６】斯かる基本的構造において、本発明の第６
の手段は、樹脂被覆層の未被覆又は剥離状態においてド
レイン領域直下の電圧降伏犠牲部位が臨界電界強度に達
する際の降伏ドレイン電圧をＶｄａｂｓ[Ｖ]として、ゲ
ート電極層の第１の絶縁膜上での張出し長さＭｃ[μｍ]
と、ゲート電極層の張り出し先端直下における総絶縁膜
の膜厚Ｔｃ[μｍ]と、ドレイン電極層の第２の絶縁膜上
での張出し長さＭｄ[μｍ]と、ドレイン電極層の張り出
し先端直下における総絶縁膜の膜厚Ｔｄ[μｍ]とが、そ
れぞれ以下の不等式を満足する下限値Ｍｃｍｉｎ，Ｔｃ
ｍｉｎ，Ｍｄ ｍｉｎ，Ｔｄｍｉｎ以上であることを特徴
とする。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃｍｉｎ≦β Ｔｄｍｉｎ≦β Ｍｃｍｉｎ≦３５ Ｍｄｍｉｎ≦３５ Ｍｃｍｉｎ≧−α（Ｔｃｍｉｎ−β） Ｍｄｍｉｎ≧−α（Ｔｄｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【００９７】樹脂被覆層界面に電荷蓄積が形成されて
も、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制でき、安定性のある高耐圧を実現できる。
【００９８】ここで、 Ｔｃｍｉｎ≦４ Ｔｄｍｉｎ≦４ Ｍｃｍｉｎ≧３５−８．７５Ｔｃｍｉｎ Ｍｄｍｉｎ≧３５−８．７５Ｔｄｍｉｎ を満足するＴｃｍｉｎ、Ｔｄｍｉｎ、Ｍｃｍｉｎ、Ｍｄ
ｍｉｎの場合、少なくとも設計耐圧４００Ｖにおいて、
経時的な耐圧低下と経時的なオン電流の低下を共に抑制
できる安定的な半導体装置を実現できる。
【００９９】また、 Ｔｃｍｉｎ≦５ Ｔｄｍｉｎ≦５ Ｍｃｍｉｎ≧３５−７Ｔｃｍｉｎ Ｍｄｍｉｎ≧３５−７Ｔｄｍｉｎ を満足するＴｃｍｉｎ、Ｔｄｍｉｎ、Ｍｃｍｉｎ、Ｍｄ
ｍｉｎの場合、少なくとも設計耐圧５００Ｖにおいて、
経時的な耐圧低下と経時的なオン電流の低下を共に抑制
できる安定的な半導体装置を実現できる。
【０１００】更に、 Ｔｃｍｉｎ≦６ Ｔｄｍｉｎ≦６ Ｍｃｍｉｎ≧３５−５．８３Ｔｃｍｉｎ Ｍｄｍｉｎ≧３０−５．８３ｄｍｉｎ を満足するＴｃｍｉｎ、Ｔｄｍｉｎ、Ｍｃｍｉｎ、Ｍｄ
ｍｉｎの場合、少なくとも設計耐圧６００Ｖにおいて、
経時的な耐圧低下と経時的なオン電流の低下を共に抑制
できる安定的な半導体装置を実現できる。
【０１０１】そして、 Ｔｃｍｉｎ≦７ Ｔｄｍｉｎ≦７ Ｍｃｍｉｎ≧３５−５Ｔｃｍｉｎ Ｍｄｍｉｎ≧３５−５ｄｍｉｎ を満足するＴｃｍｉｎ、Ｔｄｍｉｎ、Ｍｃｍｉｎ、Ｍｄ
ｍｉｎの場合、少なくとも設計耐圧７００Ｖにおいて、
経時的な耐圧低下と経時的なオン電流の低下を共に抑制
できる安定的な半導体装置を実現できる。
【０１０２】ゲート電極層とドレイン電極層との間空き
間隔は、狭すぎると、高電界によりトラップ準位が発生
してトラップキャリアによる耐圧低下とオン電流の低下
を生じる虞があるため、最低２μｍは必要である。保護
膜界面での信頼性なども考慮すれば、間空き間隔の狭く
することは決して好ましくない。間空き間隔が狭すぎる
と、間空き間隔の直下で総等電位線が窄む分布が生じる
ため、ここでの電界集中が発生する虞もある。高耐圧素
子になればなるほど、経時的な耐圧低下を抑制するため
にゲート電極層及びドレイン電極層の張り出し長さを長
くする必要があるが、ドレイン・ドリフトも長くなるの
で、間空き間隔は相対的に大きくできる余裕があり、好
都合である。例えば７００Ｖ耐圧以上では５０μｍ程に
できる。
【０１０３】また、ＭＩＳＦＥＴ素子は、ゲート幅方向
に延びるゲート直線部とゲート曲線部とを交互繰り返し
て繋ぎ足してなる櫛歯状素子平面パターンを有し、ゲー
ト曲線部におけるゲート電極層の張り出し長さがゲート
直線部におけるゲート電極層の張出し長さよりも長いと
共に、ゲート曲線部におけるドレイン電極層の張り出し
長さがゲート直線部におけるドレイン電極層の張出し長
さよりも長いことが望ましい。ゲート曲線部で局部的に
ＴｃｍｉｎやＴｄｍｉｎを厚く形成せずに、ゲート曲線
部での電界集中を緩和でき、それ故、ゲート曲線部の曲
率半径を小さくできる。このため、相平行したゲート直
線部同士の間隔を狭くでき、高密度集積化により、大電
流容量化を図ることができる。勿論、ゲート直線部での
張り出し長さに余裕があれば、ゲート直線部での張り出
し長さがゲート曲線部の長さに長めに合わせても構わな
い。
【０１０４】Ｔｃの膜厚を厚く容易に確保するために
は、層間絶縁膜を利用するのが望ましい。そこで、本発
明の第７の手段は、ゲート電極層上に形成された第３の
絶縁膜の上でドレイン側に向けて前記ゲート電極層より
も張り出し、少なくともＭＩＳＦＥＴ素子のオフ時にゲ
ート電極層又はソース電極層の電位とほぼ同電位が印加
されるべき第１のフィールドプレートを有する。そし
て、樹脂被覆層の未被覆又は剥離状態において前記ドレ
イン領域直下の電圧降伏犠牲部位が臨界電界強度に達す
る際の降伏ドレイン電圧をＶｄａｂｓ[Ｖ]として、第１
のフィールドプレートの第１の絶縁膜のソース側端から
の張出し長さＭｃ１[μｍ]と、第１のフィールドプレー
トの張り出し先端直下における総絶縁膜の膜厚Ｔｃ
１[μｍ]と、ドレイン電極層の第２の絶縁膜上での張出
し長さＭｄ[μｍ]と、ドレイン電極層の張り出し先端直
下における総絶縁膜の膜厚Ｔｄ[μｍ]とが、それぞれ以
下の不等式を満足する下限値Ｍｃ１ｍｉｎ，Ｔｃ
１ｍｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎ以上であることを特
徴とする。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃ１ｍｉｎ≦β Ｔｄｍｉｎ≦β Ｍｃ１ｍｉｎ≦３５ Ｍｄｍｉｎ≦３５ Ｍｃ１ｍｉｎ≧−α（Ｔｃ１ｍｉｎ−β） Ｍｄｍｉｎ≧−α（Ｔｄｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【０１０５】樹脂被覆層界面に電荷蓄積が形成されて
も、経時的な電圧低下が起こらず、経時的なオン電流の
低下も抑制でき、安定性のある高耐圧を実現できる。
【０１０６】ここで、 Ｔｃ１ｍｉｎ≦４ Ｔｄｍｉｎ≦４ Ｍｃ１ｍｉｎ≧３５−８．７５Ｔｃ１ｍｉｎ Ｍｄｍｉｎ≧３５−８．７５Ｔｄｍｉｎ を満足するＴｃ１ｍｉｎ、Ｔｄｍｉｎ、Ｍｃ１ｍｉｎ、
Ｍｄｍｉｎの場合、少なくとも設計耐圧４００Ｖにおい
て、経時的な耐圧低下と経時的なオン電流の低下を共に
抑制できる安定的な半導体装置を実現できる。
【０１０７】また、 Ｔｃ１ｍｉｎ≦５ Ｔｄｍｉｎ≦５ Ｍｃ１ｍｉｎ≧３５−７Ｔｃ１ｍｉｎ Ｍｄｍｉｎ≧３５−７Ｔｄｍｉｎ を満足するＴｃ１ｍｉｎ、Ｔｄｍｉｎ、Ｍｃ１ｍｉｎ、
Ｍｄｍｉｎの場合、少なくとも設計耐圧５００Ｖにおい
て、経時的な耐圧低下と経時的なオン電流の低下を共に
抑制できる安定的な半導体装置を実現できる。
【０１０８】更に、 Ｔｃ１ｍｉｎ≦６ Ｔｄｍｉｎ≦６ Ｍｃ１ｍｉｎ≧３５−５．８３Ｔｃ１ｍｉｎ Ｍｄｍｉｎ≧３５−５．８３Ｔｄｍｉｎ を満足するＴｃ１ｍｉｎ、Ｔｄｍｉｎ、Ｍｃ１ｍｉｎ、
Ｍｄｍｉｎの場合、少なくとも設計耐圧６００Ｖにおい
て、経時的な耐圧低下と経時的なオン電流の低下を共に
抑制できる安定的な半導体装置を実現できる。
【０１０９】そして、 Ｔｃ１ｍｉｎ≦７ Ｔｄｍｉｎ≦７ Ｍｃ１ｍｉｎ≧３５−５Ｔｃ１ｍｉｎ Ｍｄｍｉｎ≧３５−５Ｔｄｍｉｎ を満足するＴｃ１ｍｉｎ、Ｔｄｍｉｎ、Ｍｃ１ｍｉｎ、
Ｍｄｍｉｎの場合、少なくとも設計耐圧７００Ｖにおい
て、経時的な耐圧低下と経時的なオン電流の低下を共に
抑制できる安定的な半導体装置を実現できる。
【０１１０】ここでも、第１のフィールドプレートとド
レイン電極層との間空き間隔は２μｍ以上であることが
望ましい。
【０１１１】また、ゲート曲線部における第１のフィー
ルドプレートの張出し長さがゲート直線部における第１
のフィールドプレートの張出し長さよりも長いと共に、
ゲート曲線部におけるドレイン電極層の張出し長さがゲ
ート直線部におけるドレイン電極層の張出し長さよりも
長いことが望ましい。ゲート曲線部での電界集中を緩和
でき、ゲート曲線部の曲率半径を小さくできる。このた
め、相平行したゲート直線部同士の間隔を狭くでき、高
密度集積化により、大電流容量化を図ることができる。
勿論、ゲート直線部での張り出し長さに余裕があれば、
ゲート直線部での張り出し長さをゲート曲線部の長さに
長めに合わせても構わない。
【０１１２】第１のフィールドプレートは第３の絶縁膜
を介した接続孔を以ってゲート電極層に導電接続させる
ことができる。また、第１のフィールドプレートはソー
ス電極層と共通の同層として形成しても良い。
【０１１３】更なる多重フィールドプレート構造として
は、本発明の第８の手段は、ゲート電極層上に形成され
た第３の絶縁膜の上でドレイン側に向けてゲート電極層
よりも張り出し、少なくともＭＩＳＦＥＴ素子のオフ時
にゲート電極層又はソース電極層の電位とほぼ同電位が
印加されるべき第１のフィールドプレートと、第１のフ
ィールドプレートの上に形成された第４の絶縁膜の上で
ドレイン側に向けて第１のフィールドプレートよりも張
り出し、少なくともＭＩＳＦＥＴ素子のオフ時にゲート
電極層又はソース電極層の電位とほぼ同電位が印加され
るべき第２のフィールドプレートと、ドレイン電極層の
上に形成された第５の絶縁膜の上でチャネル側に向けて
ドレイン電極層よりも張り出し、少なくともＭＩＳＦＥ
Ｔ素子のオフ時にドレイン電極層の電位とほぼ同電位が
印加されるべき第３のフィールドプレートとを有するこ
とを特徴とする。
【０１１４】第２及び第３のフィールドプレートの張り
出し長さは必然的に長くなるため、経時的な耐圧低下と
経時的なオン電流の低下を共に抑制できる安定的な半導
体装置を実現できる。
【０１１５】具体的には、樹脂被覆層の未被覆又は剥離
状態においてドレイン領域直下の電圧降伏犠牲部位が臨
界電界強度に達する際の降伏ドレイン電圧をＶｄａｂｓ
[Ｖ]として、第２のフィールドプレートの第１の絶縁膜
のソース側端からの張出し長さＭｃ２[μｍ]と、第２の
フィールドプレートの張り出し先端直下における総絶縁
膜の膜厚Ｔｃ２[μｍ]と、第３のフィールドプレートの
第２の絶縁膜のドレイン側端からの張出し長さＭｄ
３[μｍ]と、第３のフィールドプレートの張り出し先端
直下における総絶縁膜の膜厚Ｔｄ３[μｍ]とが、それぞ
れ以下の不等式を満足する下限値Ｍｃ２ｍｉｎ，Ｔｃ
２ｍｉｎ，Ｍｄ３ｍｉｎ，Ｔｄ３ｍｉｎ以上であれば、
経時的な耐圧低下と経時的なオン電流の低下を確実に抑
制できる。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃ２ｍｉｎ≦β Ｔｄ３ｍｉｎ≦β Ｍｃ２ｍｉｎ≦３５ Ｍｄ３ｍｉｎ≦３５ Ｍｃ２ｍｉｎ≧−α（Ｔｃ２ｍｉｎ−β） Ｍｄ３ｍｉｎ≧−α（Ｔｄ３ｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
ｄａｂｓ
【０１１６】ここで、 Ｔｃ２ｍｉｎ≦４ Ｔｄ３ｍｉｎ≦４ Ｍｃ２ｍｉｎ≧３５−８．７５Ｔｃ２ｍｉｎ Ｍｄ３ｍｉｎ≧３５−８．７５Ｔｄ３ｍｉｎ を満足するＴｃ２ｍｉｎ、Ｔｄ３ｍｉｎ、Ｍ
ｃ２ｍｉｎ、Ｍｄ３ｍｉｎの場合、少なくとも設計耐圧
４００Ｖにおいて、経時的な耐圧低下と経時的なオン電
流の低下を共に抑制できる安定的な半導体装置を実現で
きる。
【０１１７】また、 Ｔｃ２ｍｉｎ≦５ Ｔｄ３ｍｉｎ≦５ Ｍｃ２ｍｉｎ≧３５−７Ｔｃ２ｍｉｎ Ｍｄ３ｍｉｎ≧３５−７Ｔｄ３ｍｉｎ を満足するＴｃ２ｍｉｎ、Ｔｄ３ｍｉｎ、Ｍ
ｃ２ｍｉｎ、Ｍｄ３ｍｉｎの場合、少なくとも設計耐圧
５００Ｖにおいて、経時的な耐圧低下と経時的なオン電
流の低下を共に抑制できる安定的な半導体装置を実現で
きる。
【０１１８】更に、 Ｔｃ２ｍｉｎ≦６ Ｔｄ３ｍｉｎ≦６ Ｍｃ２ｍｉｎ≧３５−５．８３Ｔｃ２ｍｉｎ Ｍｄ３ｍｉｎ≧３５−５．８３Ｔｄ３ｍｉｎ を満足するＴｃ２ｍｉｎ、Ｔｄ３ｍｉｎ、Ｍ
ｃ２ｍｉｎ、Ｍｄ３ｍｉｎの場合、少なくとも設計耐圧
６００Ｖにおいて、経時的な耐圧低下と経時的なオン電
流の低下を共に抑制できる安定的な半導体装置を実現で
きる。
【０１１９】そして、 Ｔｃ２ｍｉｎ≦７ Ｔｄ３ｍｉｎ≦７ Ｍｃ２ｍｉｎ≧３５−５Ｔｃ２ｍｉｎ Ｍｄ３ｍｉｎ≧３５−５Ｔｄ３ｍｉｎ を満足するＴｃ２ｍｉｎ、Ｔｄ３ｍｉｎ、Ｍ
ｃ２ｍｉｎ、Ｍｄ３ｍｉｎの場合、少なくとも設計耐圧
７００Ｖにおいて、経時的な耐圧低下と経時的なオン電
流の低下を共に抑制できる安定的な半導体装置を実現で
きる。
【０１２０】ここで、第２のフィールドプレートはソー
ス電極層の上層に、第３のフィールドプレートはドレイ
ン電極層の上層に、それぞれ形成されることに鑑み、そ
の上層の利用法に着目する。高耐圧の横型ＭＩＳＦＥＴ
素子を備えた半導体装置においては、一般に、第１導電
型基板の主面側のうちＭＩＳＦＥＴ素子の占有領域とは
別の領域に当該ＭＩＳＦＥＴ素子のための制御回路部
（保護回路なども含む）を有しているものである。そこ
で、第１のフィールドプレート及びドレイン電極層を第
１層目の金属層を以って形成すると共に、第２のフィー
ルドプレート及び第３のフィールドプレートを第２層目
の金属層を以って形成し、制御回路部では、第１層目及
び第２層目の金属層を回路網の相互配線層として用いて
成ることを特徴とする。制御回路部の高密度集積化によ
り、ＭＩＳＦＥＴ素子の占有面積の比率を増やすことが
できるので、大電流容量化ないしチップサイズの小形化
による低コスト化を図ることができる。
【０１２１】また、制御回路部では、第１層目の金属層
を回路網の相互配線層として用いると共に、第２層層目
の金属層を回路網の少なくとも一部を覆うシールド膜と
して用いても構わない。制御回路部では樹脂被覆層内の
浮動イオンによる動作不安定を防止できると共に、電磁
ノイズ等の遮蔽効果を高めることができ、高信頼性の半
導体装置を提供できる。
【０１２２】このフィールドプレートの上限値に関し、
第２のフィールドプレートと第３のフィールドプレート
との間空き間隔は２μｍ以上が望ましい。高電界による
トラップ準位の発生に基づくトラップキャリアによる耐
圧低下とオン電流の低下を抑制するためである。
【０１２３】また、ゲート曲線部における第２のフィー
ルドプレートの張出し長さをゲー直線部における前記第
２のフィールドプレートの張出し長さよりも長くすると
共に、ゲート曲線部における第３のフィールドプレート
をゲート直線部における第３のフィールドプレートの張
出し長さよりも長くしても良い。ゲート曲線部での電界
集中を緩和でき、ゲート曲線部の曲率半径を小さくでき
る。このため、相平行したゲート直線部同士の間隔を狭
くでき、高密度集積化により、大電流容量化を図ること
ができる。勿論、ゲート直線部での張り出し長さに余裕
があれば、ゲート直線部での張り出し長さをゲート曲線
部の長さに長めに合わせても構わない。
【０１２４】第１のフィールドプレートは第３の絶縁膜
を介した第１の接続孔を以ってゲート電極層に導電接続
しても良い。斯かる場合、第２のフィールドプレートは
第４の絶縁膜を介した第２の接続孔を以って第１のフィ
ールドプレートに導電接続しても良く、また、第２のフ
ィールドプレートは第４の絶縁膜を介した第２の接続孔
を以ってソース電極層に導電接続すると共に、第３のフ
ィールドプレートは第５の絶縁膜を介した第３の接続孔
を以ってドレイン電極層に導電接続していても良い。し
かし、第２及び第３の接続孔の上には保護膜が形成され
るため、第２及び第３の接続孔の段差に起因する保護膜
のステップカバレッジが不十分で、局所的な膜質の低下
が問題となる。特に、高湿環境での実使用では、樹脂被
覆層内の不純物が水分によって保護膜の劣化した部分を
通してデバイス内部に浸入し、アルミニウム腐食の発生
やチャネル性のリーク電流を生じる虞れがある。
【０１２５】そこで、第２のフィールドプレートはソー
ス電極層上で第４の絶縁膜を介した金属連続膜により櫛
歯状素子平面パターン以外にも平面的に拡張したソース
側被覆層として形成すると共に、第３のフィールドプレ
ートはドレイン電極層上で第５の絶縁膜を介した金属連
続膜により櫛歯状素子平面パターン以外にも平面的に拡
張したドレイン側被覆層として形成し、第２の接続孔の
形成位置はゲート直線部及びゲート曲線部を避けたソー
ス側被覆層にあると共に、第３の接続孔の形成位置はゲ
ート直線部及びゲート曲線部を避けたドレイン側被覆層
にあることを特徴とする。樹脂被覆層内の不純物の浸入
によるアルミニウム腐食やチャネル性リーク電流の発生
を抑制することができる。ゲート直線部及びゲート曲線
部から概ね１０μｍ以上を避けた部分に第２及び第３の
接続孔を形成すれば良いが、望ましくは、第２の接続孔
はソースパッドの近傍に、第３の接続孔はドレインパッ
ドの近傍に、それぞれ形成すると良い。
【０１２６】第２のフィールドプレートをソース電極層
と共通の同層として形成しても良い。斯かる場合は、ソ
ース電極層下の総絶縁膜も厚くなる。
【０１２７】一方、第１のフィールドプレートをソース
電極層と共通の同層として形成した場合、一般に、第２
のフィールドプレートは第４の絶縁膜を介した第１の接
続孔を以ってソース電極層に導電接続すると共に、第３
のフィールドプレートは第５の絶縁膜を介した第２の接
続孔を以ってドレイン電極層に導電接続してなる接続関
係を採用できる。斯かる場合でも、第２のフィールドプ
レートはソース電極層上で第３の絶縁膜を介した金属連
続膜であって、当該金属連続膜を櫛歯状素子平面パター
ン以外にも平面的に拡張したソース側被覆層として形成
し、第３のフィールドプレートはドレイン電極層上で第
５の絶縁膜を介した金属連続膜であって、当該金属連続
膜を櫛歯状素子平面パターン以外にも平面的に拡張した
ドレイン側被覆層として形成し、第１の接続孔の形成位
置はゲート直線部及びゲート曲線部を避けたソース側被
覆層にあると共に、第２の接続孔の形成位置はゲート直
線部及びゲート曲線部を避けたドレイン側被覆層にある
ことが望ましい。樹脂被覆層内の不純物の浸入によるア
ルミニウム腐食やチャネル性リーク電流の発生を抑制す
ることができる。ゲート直線部及びゲート曲線部から概
ね１０μｍ以上を避けた部分に接続孔を形成すれば良い
が、望ましくは、第１の接続孔をソースパッドの近傍に
形成し、第２の接続孔をドレインパッドの近傍に形成す
ると良い。
【０１２８】従来の高耐圧半導体素子では、実使用時で
の電荷蓄積の成長により経時的な耐圧低下を生じるもの
であったため、ドレイン・ドリフト領域の空乏層の拡張
を早める目的で、ドレイン・ドリフト領域の高抵抗化を
余儀なくされていた。このため、オン抵抗を下げること
ができず、また経時的にドレイン側では局部的な電路狭
窄が生じてオン抵抗の低下をもたらすので、オン抵抗の
改善は不可能であった。しかしながら、上記第１〜第３
及び第６〜第８の手段では、経時的な耐圧低下を抑制で
きる利益があることから、ドレイン・ドリフト領域の不
純物濃度を従来の２倍以上、即ち、単位面積当りのチャ
ージ量を１×１０１２／ｃｍ３以上３×１０１２／ｃｍ
３以下とすることができ、ドレイン・ドリフト領域の低
抵抗化を図る途を拓く。このため、オン電流を従前に比
して増大させることができる。しかも、オン状態でのド
レイン側での局部的な空乏化ないし導電型反転化を抑制
できるため、大電流容量化を実現できる。
【０１２９】他方、上記第４及び第５の手段では、オン
状態でのドレイン側の電界集中を緩和できるため、局部
的な空乏化ないし導電型反転化を抑制できるが、ドレイ
ン・ドリフト領域の不純物濃度を従来の２倍以上、単位
面積当りのチャージ量を１×１０１２／ｃｍ３以上３×
１０１２／ｃｍ３以下とすれば、尚更、オン状態でのド
レイン側での局部的な空乏化ないし導電型反転化を抑制
できるため、大電流容量化を実現できる。
【０１３０】上記のように、ドレイン・ドリフト領域の
不純物濃度を高くしても良いが、ドレイン領域を、第１
導電型半導体基板の主面側に形成された第２導電型のウ
ェル内に形成し、この第２導電型のウェルをドレイン・
ドリフト領域の不純物濃度よりも高くしても良い。ドレ
イン側に比較的高濃度の第２導電型ウェルが介在してい
る分、ドレイン・ドリフト領域の抵抗長が実質的に短縮
するので、更なるオン抵抗の低減が可能となる。また、
ドレイン側で耐圧が確実に律速し、安全性も確保でき
る。
【０１３１】また、ドレイン・ドリフト領域はその主面
側に第１導電型のトップ領域を具備する場合には、ドレ
イン・ドリフト領域の主面で発生し易いアバンシェブレ
イクダウンによるホットエレクトロンのフィールド絶縁
膜注入を防止でき、更なる高耐圧化を図ることができる
ものであるが、ドレイン・ドリフト領域の主面のうちソ
ース側フィールドプレートの張り出し先端直下部分で電
界集中を更に緩和でき、高耐圧化を図りながら経時的な
耐圧低下を抑制できると共に、ドレイン側フィールドプ
レートの張り出し先端直下部分ではオン時には空乏化し
ないため、経時的なオン電流の低下をも防止できる。
【０１３２】なお、電圧降伏犠牲部位とは、誘導負荷等
によるアバランシェブレイクダウンの起す部位を予め設
定し、そのアバランシェブレイクダウンが発生した際、
過剰な電子とホールを急速に引き抜き、動作安定化を図
るため、第１導電型基板とドレイン・ドリフト領域との
ＰＮ接合面のうちドレイン領域の直下部位である。第１
導電型基板はチャンネル領域を介してソース電位とほぼ
同電位であるが、基板裏面をリードフレームのダイパッ
ド等で接触させて接地電位に落とても良い。
【０１３３】
【発明の実施の形態】以下に本発明の実施例を添付図面
に基づいて説明する。なお、以下でＮ（ｎ）又はＰ
（ｐ）を冠記した層や領域は、それぞれ電子又は正孔を
多数キャリアとする層や領域を意味する。また、上付き
文字＋は比較的高不純物濃度、上付き文字−は比較的低
不純物濃度を意味する。
【０１３４】〔実施例１〕図１３は本発明の実施例１に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図である
【０１３５】この高耐圧横形ＭＩＳＦＥＴ素子は設計耐
圧（降伏ドレイン電圧）３５０Ｖ素子で、６０Ωｃｍの
高抵抗Ｐ型半導体基板１と、Ｐ型半導体基板１の主面側
に形成された表面濃度５×１０１６／ｃｍ３で拡散深さ
４μｍのＰ型のチャネル領域（Ｐウェル）２と、このチ
ャネル領域２内の主面側に形成されたＮ＋のソース領域
３及びＰ＋の基板コンタクト４と、Ｐ型半導体基板１の
主面側に形成された表面濃度０．５×１０１６／ｃｍ３
で拡散深さ４μｍのＮ型ドレイン・ドリフト領域５と、
Ｐ型半導体基板１の主面側でチャネル領域２からＮ型ド
レイン・ドリフト領域５を介して離隔したＮ＋のドレイ
ン領域６と、チャネル領域２をゲート絶縁膜７を介して
バックゲートとすると共に、ドレイン・ドリフト領域５
の主面上に選択的に形成された熱酸化膜（フィールド酸
化膜，膜厚Ｔｏｘ＝２．２μｍ）８上でドレイン側に向
けて張り出してなるゲート電極層９と、ゲート電極層９
の上に形成された層間絶縁膜（膜厚１μｍ）１０を介し
て基板コンタクト４及びソース領域５に導電接触するソ
ース電極層１１と、ドレイン領域６に導電接触すると共
に、層間絶縁膜１０の上でソース側に向けて張り出して
なるドレイン電極層１２と、ソース電極層１１及びドレ
イン電極層１２の上に形成されたパシベーション膜（保
護膜）１４と、このパシベーション膜１４を被覆する外
囲器のモールド樹脂（エポキシ系樹脂など）１５とを有
して成る。
【０１３６】ゲート電極層９の熱酸化膜８上での張り出
し部分は、チャネル領域２のウェル端の電界集中を緩和
するためのフィールドプレートとして主に機能するが、
熱酸化膜８上での張り出し長さＭｃは１４μｍである。
また、ドレイン電極層１２の層間絶縁膜１０上での張り
出し部分は、ドレイン領域６のウェル端の電界集中を緩
和するためのフィールドプレートとして主に機能する
が、層間絶縁膜１０上又はドレイン領域６のウェル端か
らの張り出し長さＭｄは８μｍで、ドレイン電極層１２
の張り出し先端直下での総絶縁膜の膜厚は３．２μｍで
ある。なお、ドレイン・ドリフト長Ｌｄは２５μｍで、
ゲート電極層９とドレイン電極層１２のレベルは層間絶
縁膜１０の膜厚の分だけ、互いに段違いであるが、それ
らの間空き間隔Ｗｇは３μｍである。
【０１３７】本例の３５０Ｖ耐圧素子では、ゲート電極
層９の張り出し長さＭｃとドレイン電極層１２の張り出
し長さＭｄを長く延ばして形成してある。このため、実
使用時においてモールド樹脂１５の界面に電荷蓄積が成
長しても、ゲート電極層９及びドレイン電極層１２の張
り出し先端直下Ｂ点及びＣ点の電界強度はドレイン領域
直下の電圧降伏犠牲部位Ａのそれよりも常に低く、ドレ
イン電圧３５０Ｖでは電圧降伏犠牲部位Ａが先に電圧降
伏する。したがって、経時的な電圧低下が起こらず、経
時的なオン電流の低下も抑制できる安定的な３５０Ｖ耐
圧の半導体装置を提供できる。
【０１３８】因みに、降伏ドレイン電圧Ｖｄａｂｓ＝３
５０のとき、Ｍｃ＝１４は、Ｍｃ≧３５−１０×２．２
を満足し、また、Ｍｄ＝８は、Ｍｄ≧３５−１０×３．
２を満足している。絶縁膜の膜厚が等しい場合でも、ド
レイン電極層１２の張り出し先端直下Ｃ点の電界強度は
ゲート電極層９の張り出し先端直下Ｂ点のそれよりも常
に低いものであるから、本例では、ドレイン電極層１２
の張り出し先端直下の総絶縁膜の膜厚を薄くできるか、
Ｍｄを短くできる余裕がある。ただ、ドレイン電極層１
２はソース電極総１１と同層に形成するから、膜厚が過
分に厚くならざるを得ない。本例では、プロセスの追加
を招かない構造となっているが、ゲート電極層９の張り
出し先端直下Ｂ点での耐圧律速に主眼があることから、
Ｍｄを短くして、Ｍｃを更に長く延ばす方が望ましい。
ただ、モールド樹脂１５内の可動イオン等の電荷蓄積の
成長度合いを考慮すると、負電荷はドレイン電極層１２
の真上の樹脂界面に蓄積し、正電荷はゲート電極層９の
真上の樹脂界面に蓄積するものであるが、可動イオンの
易動度の違いもあるものの、ゲート電極層９上の絶縁膜
厚はドレイン電極層１２上のそれよりも厚くことから、
正電荷がゲート電極層９の真上の樹脂界面に稠密に蓄積
することはドレイン側に比し少ないものと推察されるの
で、ゲート電極層９の張り出し先端直下Ｂ点の電界集中
の緩和に機能しているものと言える。換言すれば、ゲー
ト電極層９（チャネル側フィールドプレート）とドレイ
ン電極層１２（ドレイン側フィールドプレート）との段
違い配置によって、ドレイン電極層１２（ドレイン側フ
ィールドプレート）の真上の樹脂界面に負電荷を稠密に
蓄積するダミー効果が発揮され、その分、ゲート電極層
９（チャネル側フィールドプレート）の張り出し先端直
下Ｂ点の電界集中が緩和される。
【０１３９】なお、間空き間隔Ｗｇ＝３μｍの確保はト
ラップ準位を防止するものであるが、層間絶縁膜１０の
膜厚を厚く、例えば３μｍ以上である場合には、ゲート
電極層９（チャネル側フィールドプレート）とドレイン
電極層１２（ドレイン側フィールドプレート）とを層間
絶縁膜１０を挟んでオーバーラップさせたフィールドプ
レート構造も可能と思われる。ただ、間空き間隔Ｗｇに
等電位線が挟まれることになるので、絶縁膜８及び層間
絶縁膜１０を適切な厚さに確保する必要があろう。
【０１４０】〔実施例２〕図１４は本発明の実施例２に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図である。
【０１４１】この高耐圧横形ＭＩＳＦＥＴ素子は設計耐
圧（降伏ドレイン電圧）７００Ｖ素子で、１２０Ωｃｍ
の高抵抗Ｐ型半導体基板１と、Ｐ型半導体基板１の主面
側に形成された表面濃度５×１０１６／ｃｍ３で拡散深
さ４μｍのＰ型のチャネル領域（Ｐウェル）２と、この
チャネル領域２内の主面側に形成されたＮ＋のソース領
域３及びＰ＋の基板コンタクト４と、Ｐ型半導体基板１
の主面側に形成された表面濃度０．５×１０１６／ｃｍ
３で拡散深さ４μｍのＮ型ドレイン・ドリフト領域５
と、Ｐ型半導体基板１の主面側でチャネル領域２からＮ
型ドレイン・ドリフト領域５を介して離隔したＮ＋のド
レイン領域６と、チャネル領域２をゲート絶縁膜７を介
してバックゲートとすると共に、ドレイン・ドリフト領
域５の主面上に選択的に形成された熱酸化膜（フィール
ド酸化膜，膜厚０．６μｍ）８上でドレイン側に向けて
張り出してなるゲート電極層９と、ゲート電極層９の上
に形成された層間絶縁膜（膜厚４．４μｍ）１０を介し
て基板コンタクト４及びソース領域５に導電接触するソ
ース電極層１１と、層間絶縁膜１０の上でドレイン側に
向けてゲート電極層９よりも張り出し、ビアホールｈを
介してこのゲート電極層９に導電接触するフィールドプ
レートＦＰ１と、ドレイン領域６に導電接触すると共
に、層間絶縁膜１０の上でソース側に向けて張り出して
なるドレイン電極層１２と、ソース電極層１１及びドレ
イン電極層１２の上に形成されたパシベーション膜（保
護膜）１４と、このパシベーション膜１４を被覆する外
囲器のモールド樹脂１５とを有して成る。
【０１４２】ドレイン・ドリフト長Ｌｄは６０μｍ、絶
縁膜８と層間絶縁膜１０の膜厚総和Ｔｏｘは５μｍ、フ
ィールドプレートＦＰ１の絶縁膜８上での張り出し長さ
Ｍｃは１８μｍ、ドレイン電極層１２の層間絶縁膜１０
上での張り出し長さＭｄは２７μｍ、間空き間隔Ｗｇは
１５μｍである。
【０１４３】初期耐圧７５０Ｖ、高温・高電圧印加試験
（７００Ｖ、１２５℃）において、図２８（Ｃ）のｂ
（二点鎖線）に示す様に、長時間に亘り耐圧の低下は殆
ど認められず、耐圧は十分安定している。他方、オン電
流は図２８（Ａ）及び（Ｂ）のｂ（二点鎖線）に示す様
に、１００時間の電圧印加で１４％の低下であり、従前
の場合に比してオン電流の低下が相当抑制されている。
従前の場合は、ドレイン電極層１２の張り出し先端直下
Ｃ点ではオン時に電界集中で導電型反転化を生じるもの
であったが、本例の場合は高々空乏化に留まっているも
のと推測できる。
【０１４４】そこで、耐圧の安定化が保証されているこ
とから、ドレイン・ドリフト領域５の濃度を０．５×１
０１６／ｃｍ３から１．０×１０１６／ｃｍ３（ドレイ
ン・ドリフト領域５の抵抗に関する単位面積当りのドナ
ー量（チャージ量）に換算すると、１．０×１０１２／
ｃｍ２から２．０×１０１２／ｃｍ２に相当）に高濃度
化した。高濃度化しても、図２８（Ｃ）のｃ（破線）に
示す様に、長時間に亘り耐圧の低下は殆ど認められず、
耐圧は十分安定している。他方、オン電流は図２８
（Ａ）のｃ（破線）に示す様にｂよりも電流値が１５６
０ｍＡにまで増加し、また図２８（Ｂ）のｃ（破線）に
示す様に、オン電流の低下は４％に留まり、空乏層の拡
張幅が狭小化したものと考えられる。これは、初期オン
抵抗について単位面積当りのオン抵抗で表すと、ゲート
電圧５Ｖ、ドレイン電圧１０Ｖの動作点においてオン抵
抗４０Ωｍｍ２が３５Ωｍｍ２に改善されたことを意味
し、チップサイズ縮小に効果が大きい。なお、７００Ｖ
耐圧でＬｄ＝６５μｍの素子ではオン抵抗２６Ωｍｍ２
程度までの改善が見込まれる。
【０１４５】このように、本例の７００Ｖ耐圧素子で
は、Ｔｏｘを厚い層間絶縁膜を以って厚めに形成し、Ｍ
ｃとＭｄを長く延ばして形成してあるため、実使用時に
おいてモールド樹脂１５の界面に電荷蓄積が成長して
も、フィールドプレートＦＰ１及びドレイン電極層１２
の張り出し先端直下Ｂ点及びＣ点の電界強度はドレイン
領域直下の電圧降伏犠牲部位Ａのそれよりも常に低く、
ドレイン電圧７００Ｖでは電圧降伏犠牲部位Ａが先に電
圧降伏する。したがって、経時的な電圧低下が起こら
ず、経時的なオン電流の低下も抑制できる安定的な７０
０Ｖ耐圧の半導体装置を提供できる。
【０１４６】なお、本例の構造では、層間絶縁膜が２μ
ｍ以上、Ｍｄが１０μｍ以上、Ｍｃが１０μｍ以上、そ
して、Ｗｇが２μｍ〜４０μｍの範囲であれば、実験か
らして上記の効果の得られることが判明した。
【０１４７】〔実施例３〕図１５は本発明の実施例３に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図である。なお、図１５において図１４に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
【０１４８】この高耐圧横形ＭＩＳＦＥＴ素子の図１４
に示す素子に対して異なる点は、Ｎ型ドレイン・ドリフ
ト領域５の表面濃度が３×１０１６／ｃｍ３とやや高
く、また、Ｎ型ドレイン・ドリフト領域５はその主面側
にＰ型トップ層（表面濃度５×１０１６／ｃｍ３で拡散
深さ１μｍ）２０を具備している点にある。このため、
ドレイン・ドリフト長Ｌｄは７０μｍとしてある。
【０１４９】本例では、Ｍｃは２３μｍ、Ｍｄは３２μ
ｍ、Ｗｇは１５μｍとしてあるため、初期耐圧７５０
Ｖ、高温・高電圧印加試験（７００Ｖ、１２５℃）にお
いても、経時的な耐圧低下と経時的なオン電流の低下を
抑制できる。また、Ｐ型トップ層２０を形成すること
で、Ｎ型ドレイン・ドリフト領域５を高濃度にも耐圧を
確保できる利点があり、オン抵抗の低減に効果がある。
【０１５０】なお、本例の構造では、層間絶縁膜が２μ
ｍ以上、Ｍｄが１０μｍ以上、Ｍｃが１０μｍ以上、そ
して、Ｗｇが２μｍ〜５０μｍの範囲であれば、実験か
らして上記の効果の得られることが判明した。
【０１５１】〔実施例４〕図１６は本発明の実施例４に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図である。なお、図１６において図１４に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
【０１５２】図１４に示す素子では、フィールドプレー
トＦＰ１がビアホールｈを介してゲート電極層９に導電
接触しているが、本例ではフィールドプレートＦＰ１が
ソース電極層１１と共通の同層として形成されている。
図１４に示す素子では、ゲート配線抵抗を低減できるも
のの、ゲート容量が増すので高速スイッチング特性に影
響する。本例ではビアホールｈが不要であるばかりか、
高速スイッチング特性を得ることができる。なお、本例
の場合、ソース電極層１１，ドレイン電極層１２及びフ
ィールドプレートＦＰ１はアルミニウム等のメタル層で
ある。
【０１５３】〔実施例５〕図１７は本発明の実施例５に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図である。なお、図１７において図１６に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
【０１５４】本例では、ドレイン領域６の直下及び近傍
にＮ型ウェル（Ｎ型ウェル２）１７が形成されている。
このＮ型ウェル１７はドレイン・ドリフト領域（Ｎ型ウ
ェル１）５よりも不純物濃度が高く、表面濃度１×１０
１６／ｃｍ３で、拡散深さ約４μｍである。このＮ型ウ
ェル１７の絶縁膜８とのオーバーラップ長は１０μｍで
あり、耐圧安定性を劣化させずに、オン抵抗を低減でき
る。オン状態においてはＰ型基板１とドレイン・ドリフ
ト領域５とのＰＮ接合から拡張する空乏層がドレイン側
では大きく伸びるため、ドレイン側でのドリフト領域の
抵抗が目立って大きくなるが、このＮ型ウェル１７があ
ることにより、ドレイン側への空乏層の伸びを抑え、電
流量を確保できるため、オン抵抗が２０％低減する。
【０１５５】〔実施例６〕図１８は本発明の実施例６に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図である。なお、図１８において図１４に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
【０１５６】本例は、図１４に示す構造を基本とし、ド
レイン電極層１２，ソース電極層１１及びに第１のフィ
ールドプレートＦＰ１の上に第２の層間絶縁膜２５を介
して第２のフィールドプレートＦＰ２と第３のフィール
ドプレートＦＰ３を形成したものである。フィールドプ
レートＦＰ２，ＦＰ３は第２層目のメタル層として形成
されているが、第２のフィールドプレートＦＰ２は第１
のフィールドプレートＦＰ１よりもドレイン側に向けて
張り出ており、ビアホールｈ１を介して第１のフィール
ドプレートＦＰ１に導電接続していると共に、第３のフ
ィールドプレートＦＰ３はドレイン電極層１２よりもチ
ャネルに向けて張り出ており、ビアホールｈ２を介して
ドレイン電極層１２に導電接続している。フィールドプ
レートＦＰ２，ＦＰ３はアルミニウム等の第２層目のメ
タル層である。フィールドプレートＦＰ２，ＦＰ３下の
総絶縁膜の膜厚は４．４μｍが必要なため、第１層目の
層間絶縁膜１０の膜厚は１．３μｍであるが、第２の層
間絶縁膜２５の膜厚は２．５μｍとなっている。第１の
フィールドプレートＦＰ１の張り出し長さＭｃ１は専ら
ゲート電極層９の張り出し先端での電界集中を緩和する
意義があり、ドレイン電極層１２の張り出し長さＭｄ１
は専らドレイン領域６端での電界集中を緩和する意義が
ある。Ｍｃ１は１２μｍと、Ｍｄ１は１０μｍとしてあ
る。第２のフィールドプレートＦＰ２の張り出し長さＭ
ｃ２は１８μｍとし、第３のフィールドプレートＦＰ３
の張り出し長さＭｄ２は２７μｍとしてある。
【０１５７】このように、本例では、多重フィールドプ
レート張り出し構造となっているので、最上層のフィー
ルドプレートＦＰ２，ＦＰ３直下の総絶縁膜の膜厚を複
数の層間絶縁膜１０，２５を利用して必然的に厚く形成
できるので、経時的な耐圧低下と経時的なオン電流の低
下を共に抑制できる。また、第２の層間絶縁膜２５を厚
く形成することにより、第１の層間絶縁膜１０の膜厚を
比較的薄く形成できるため、半導体基板１の別の領域に
形成される制御回路部のコンタクトホールの開口サイズ
を２μｍ以下にでき、制御回路部の面積を７０％以下に
縮小できる。
【０１５８】〔実施例７〕図１９は本発明の実施例７に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図である。なお、図１９において図１８に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
【０１５９】図１８に示す素子では、第２のフィールド
プレートＦＰ２がビアホールｈ１を介して第１のフィー
ルドプレートＦＰ１に導電接触しているが、本例では第
２のフィールドプレートＦＰ２がビアホールｈ１を介し
てソース電極層１１に導電接続している。図１８に示す
素子では、ゲート配線抵抗を低減できるものの、ゲート
容量が増すので高速スイッチング特性に影響する。スイ
ッチング特性についてはレイアウト・パターンによるト
レードオフ関係があるが、本例では第２のフィールドプ
レートＦＰ２がゲート電極層９に導電接続していないこ
とから、ゲート容量の増大を回避でき、高速スイッチン
グ特性の劣化を防止できる。
【０１６０】なお、第１のフィールドプレートＦＰ１も
ビアホールｈ１を介さずにソース電極層１１と共通の同
層として形成しても良い。
【０１６１】〔実施例８〕図２０は本発明の実施例８に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図である。なお、図２０において図１８に
示す部分と同一部分には同一参照符号を付し、その説明
は省略する。
【０１６２】本例では、ドレイン領域６の直下及び近傍
にＮ型ウェル（Ｎ型ウェル２）１７が形成されている。
このＮ型ウェル１７はドレイン・ドリフト領域（Ｎ型ウ
ェル１）５よりも不純物濃度が高く、表面濃度１×１０
１６／ｃｍ３で、拡散深さ約４μｍである。このＮ型ウ
ェル１７の絶縁膜８とのオーバーラップ長は１０μｍで
あり、耐圧安定性を劣化させずに、オン抵抗を低減でき
る。
【０１６３】〔実施例９〕図２１は本発明の実施例９に
係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装置を
示す部分断面図、図２２はその高耐圧横形ＭＩＳＦＥＴ
素子の平面パターンを示す平面図である。なお、図２１
において図１８に示す部分と同一部分には同一参照符号
を付し、その説明は省略する。
【０１６４】図１８〜図２０に示す多重フィールドプレ
ート張り出し構造では、第２の層間絶縁膜２５を貫通す
るビアホールｈ１は第２のフィールドプレートＦＰ２を
ソース電極層１１又はゲート電極層９の電位と同電位に
導通させるものにすぎず、またビアホールｈ２も単に第
３のフィールドプレートＦＰ３をドレイン電極層１２の
電位と同電位に導通させるものにすぎない。しかしなが
ら、比較的厚めの第２の層間絶縁膜２５において、チャ
ネルの真上にビアホールｈ１が形成されると共に、ドレ
インの真上にビアホールｈ２が形成されると、その上に
は保護膜１４が形成されるため、ビアホールｈ１，ｈ１
の段差に起因する保護膜１４のステップカバレッジが不
十分で、局所的な膜質の低下が危惧される。特に、高湿
環境での実使用では、モールド樹脂１５内の不純物が水
分によって保護膜１４の劣化した部分を通してデバイス
内部に浸入し、アルミニウム腐食の発生やゲート電極層
９に蓄積してチャネル性のリーク電流を生じる虞れがあ
る。
【０１６５】そこで、本例では、図２１からも判るよう
に、ビアホールｈ１はチャネルの真上には形成されてお
らず、またビアホールｈ２はドレインの真上には形成さ
れていない。
【０１６６】横形ＭＩＳＦＥＴ素子を備えた半導体装置
は、一般に図２２に示すように、ゲート幅方向に延びる
ゲート直線部Ｓとゲート曲線部Ｒとを交互繰り返して繋
ぎ足してなる櫛歯状素子平面パターンを有しているもの
であるが、本例の第２のフィールドプレートＦＰ２はソ
ース電極層１１上で第２の層間絶縁膜２５を介した金属
連続膜であって、当該金属連続膜を櫛歯状素子平面パタ
ーン以外にも平面的に拡張したソース側被覆層Ｍｓとし
て形成されており、また、第３のフィールドプレートＦ
Ｐ３はドレイン電極層１２上で第２の層間絶縁膜２５を
介した金属連続膜であって、当該金属連続膜を櫛歯状素
子平面パターン以外にも平面的に拡張したドレイン側被
覆層Ｍｄとして形成されている。本例では、ドレイン側
被覆層Ｍｄはチップ平面で央部島状領域を占め、ソース
側被覆層Ｍｓはその央部島状領域から間空き間隔Ｗｇを
以ってその周辺領域を占めている。央部島状領域の面積
余裕部分にはドレインパッドＰｄが形成されており、ま
た、周辺領域の面積余裕部分にはソースパッドＰｓが形
成されている。ドレインパッドＰｄの４辺の近傍にはビ
アホールｈ２が形成されていると共に、ソースパッドＰ
ｓの４辺の近傍にはビアホールｈ１が形成されている。
なお、Ｈｓはソース電極層１１がソース領域３に導電接
続するためのコンタクトホールであり、Ｈｄはドレイン
電極層１２がドレイン領域６に導電接続するためのコン
タクトホールである。
【０１６７】このように、ビアホールｈ１，ｈ２がゲー
ト直線部Ｓ及びゲート曲線部Ｒを避けた部分に形成され
ているため、アルミニウム腐食を惹起することが無く、
またチャネル性リーク電流の発生を防止できる。
【０１６８】図２２では一部のゲート曲線部Ｒにおいて
破線で誇張して示してあるが、ゲート曲線部Ｒにおける
フィールドプレートＦＰ２，ＦＰ３の張り出し長さはそ
れぞれゲート直線部ＳにおけるフィールドプレートＦＰ
２，ＦＰ３よりも長く形成されており、３０μｍ以上と
なっている。このため、ゲート曲線部Ｒで局部的にＴｃ
を厚く形成せずに、ゲート曲線部Ｒでの電界集中を緩和
でき、それ故、ゲート曲線部Ｒの曲率半径を小さくでき
る。このため、相平行したゲート直線部Ｓ同士の間隔を
狭くでき、高密度集積化により、大電流容量化を図るこ
とができる。勿論、ゲート直線部Ｓでの張り出し長さに
余裕があれば、ゲート直線部Ｓでの張り出し長さをゲー
ト曲線部Ｒの長さに長めに合わせても構わない。
【０１６９】〔実施例１０〕図２３は本発明の実施例１
０に係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装
置のチップ平面パターンを示す平面図である。なお、図
２３において図２２に示す部分と同一部分には同一参照
符号を付し、その説明は省略する。
【０１７０】本例のチップ平面は、図２２に示したよう
な櫛歯状平面パターンを持つ横形ＭＩＳＦＥＴ素子部
（高圧部）５０とこれとは区別された制御回路部（低圧
部）６０とを有する。制御回路部６０は、ＭＩＳＦＥＴ
素子部５０のゲート駆動を制御する回路や過電流を防止
する回路などが含まれている。このため、制御回路部６
０は素子数が多く、相互配線のスペースが必要である。
そこで、本例では、横形ＭＩＳＦＥＴ素子部５０のソー
ス電極層１１，ドレイン電極層１２及び第１のフィール
ドプレートＦＰ１を形成する第１層目のメタル層は勿論
のこと、フィールドプレートＦＰ２，ＦＰ３を形成する
ための２層目のメタル層も制御回路部６０での回路プロ
ックのための相互配線層６１として用いている。このた
め、制御回路部６０での配線スペースが削減でき、その
分、横形ＭＩＳＦＥＴ素子部５０の占有比率の拡大化又
はチップサイズの削減を図ることができる。
【０１７１】〔実施例１１〕図２４は本発明の実施例１
１に係る高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体装
置のチップ平面パターンを示す平面図である。なお、図
２４において図２３に示す部分と同一部分には同一参照
符号を付し、その説明は省略する。
【０１７２】本例では、横形ＭＩＳＦＦＥＴ素子部５０
のソース電極層１１，ドレイン電極層１２及び第１のフ
ィールドプレートＦＰ１を形成する第１層目のメタル層
は制御回路部６０での回路プロックのための相互配線層
として用いている。また、フィールドプレートＦＰ２，
ＦＰ３を形成するための２層目のメタル層は制御回路部
６０での回路プロックのための相互配線層６１として用
いていると共に、制御回路部６０でのシールド膜６２と
して用いている。このため、制御回路部６０では、樹脂
被覆層内の浮動イオンによる動作不安定を防止できると
共に、横形ＭＩＳＦＦＥＴ素子部５０からの電磁ノイズ
等を遮蔽することができ、信頼性の高い半導体装置を実
現できる。
【０１７３】
【発明の効果】以上説明したように、本発明は、概ね降
伏電圧３５０Ｖ〜１２００Ｖの高耐圧横形ＭＩＳＦＥＴ
素子を有する半導体装置において、ゲート電極層，ドレ
イン電極層又はその上層のフィールドプレートについ
て、それらの張り出し長さの下限値を、従来一般の上限
値を凡そ超える数値領域内で総絶縁膜の膜厚との関係で
規定した点を特徴としているため、実使用時において樹
脂被覆層界面で成長する電荷蓄積が等電位分布の変動に
影響しても、張り出し先端直下での電界強度をドレイン
領域直下の電圧降伏犠牲部位のそれよりも常に低く抑え
ることができ、経時的な耐圧低下又は経時的なオン電流
の低下を抑制できる安定性のある半導体装置を実現す
る。しかも、ドレイン・ドリフト領域を従前に比し２倍
程度高濃度化することも可能となり、オン電流の更なる
増大を図ることができる。加えて、ゲート直線部とゲー
ト曲線部とが成す櫛歯状平面パターンを有する高耐圧横
形ＭＩＳＦＦＥＴ素子においては、ゲート曲線部での電
界集中を従前に比して緩和できるため、その分、ゲート
曲線部の曲率半径を小さくでき、素子集積度を高めるこ
とが可能となるので、この点からも大電流容量化を実現
できる。
【図面の簡単な説明】
【図１】チャネル側フィールドプレートの張り出し長さ
Ｍｃ＝１０μｍ，絶縁膜の膜厚Ｔｘ＝２μｍ，ドレイン
・ドリフト領域長Ｌｄ＝６０μｍとした設計耐圧７００
Ｖの高耐圧横形ＭＩＳＦＥＴ素子において、オフ状態の
ときドレイン電圧７００を印加した場合にモールド樹脂
界面に電荷蓄積層が形成された状態での等電位線の分布
を示す２次元デバイスシミュレーション図である。
【図２】チャネル側フィールドプレートの張り出し長さ
Ｍｃ＝１０μｍ，絶縁膜の膜厚Ｔｘ＝４μｍ，ドレイン
・ドリフト領域長Ｌｄ＝６０μｍとした設計耐圧７００
Ｖの高耐圧横形ＭＩＳＦＥＴ素子において、オフ状態の
ときドレイン電圧７００を印加した場合にモールド樹脂
界面に電荷蓄積層が形成された状態での等電位線の分布
を示す２次元デバイスシミュレーション図である。
【図３】チャネル側フィールドプレートの張り出し長さ
Ｍｃ＝２５μｍ，絶縁膜の膜厚Ｔｘ＝２μｍ，ドレイン
・ドリフト領域長Ｌｄ＝６０μｍとした設計耐圧７００
Ｖの高耐圧横形ＭＩＳＦＥＴ素子において、オフ状態の
ときドレイン電圧７００を印加した場合にモールド樹脂
界面に電荷蓄積層が形成された状態での等電位線の分布
を示す２次元デバイスシミュレーション図である。
【図４】チャネル側フィールドプレートの張り出し長さ
Ｍｃ＝２５μｍ，絶縁膜の膜厚Ｔｘ＝４μｍ，ドレイン
・ドリフト領域長Ｌｄ＝６０μｍとした設計耐圧７００
Ｖの高耐圧横形ＭＩＳＦＥＴ素子において、オフ状態の
ときドレイン電圧７００を印加した場合にモールド樹脂
界面に荷蓄積層が形成された状態での等電位線の分布を
示す２次元デバイスシミュレーション図である。
【図５】降伏ドレイン電圧３５０Ｖ，ドレイン・ドリフ
ト長Ｌｄ＝２５μｍ，絶縁膜の膜厚Ｔｏｘ＝２μｍの高
耐圧横形ＭＩＳＦＥＴ素子において、モールド樹脂の未
被覆状態又は剥離状態或いは電荷蓄積の全くない初期状
態（印加前）におけるチャネル側フィールドプレート先
端直下の電界強度Ｅｓと、電荷蓄積が発生して保護膜上
の電位がドレイン電位となった実使用時（印加後）にお
けるチャネル側フィールドプレートの先端直下の電界強
度Ｅｓ′とのフィールドプレート張り出し長さＭｃ依存
性を示すデバイスシミュレーション図である。
【図６】降伏ドレイン電圧３５０Ｖ，ドレイン・ドリフ
ト長Ｌｄ＝２５μｍ，絶縁膜の膜厚Ｔｏｘ＝３μｍの高
耐圧横形ＭＩＳＦＥＴ素子において、モールド樹脂の未
被覆状態又は剥離状態或いは電荷蓄積の全くない初期状
態（印加前）におけるチャネル側フィールドプレート先
端直下の電界強度Ｅｓと、電荷蓄積が発生して保護膜上
の電位がドレイン電位となった実使用時（印加後）にお
けるチャネル側フィールドプレートの先端直下の電界強
度Ｅｓ′とのフィールドプレート張り出し長さＭｃ依存
性を示すデバイスシミュレーション図である。
【図７】降伏ドレイン電圧７００Ｖ，ドレイン・ドリフ
ト長Ｌｄ＝６０μｍ，絶縁膜の膜厚Ｔｏｘ＝２μｍの高
耐圧横形ＭＩＳＦＥＴ素子において、モールド樹脂の未
被覆状態又は剥離状態或いは電荷蓄積の全くない初期状
態（印加前）におけるチャネル側フィールドプレート先
端直下の電界強度Ｅｓと、電荷蓄積が発生して保護膜上
の電位がドレイン電位となった実使用時（印加後）にお
けるチャネル側フィールドプレートの先端直下の電界強
度Ｅｓ′とのフィールドプレート張り出し長さＭｃ依存
性を示すデバイスシミュレーション図である。
【図８】降伏ドレイン電圧７００Ｖ，ドレイン・ドリフ
ト長Ｌｄ＝６０μｍ，絶縁膜の膜厚Ｔｏｘ＝４μｍの高
耐圧横形ＭＩＳＦＥＴ素子において、モールド樹脂の未
被覆状態又は剥離状態或いは電荷蓄積の全くない初期状
態（印加前）におけるチャネル側フィールドプレート先
端直下の電界強度Ｅｓと、電荷蓄積が発生して保護膜上
の電位がドレイン電位となった実使用時（印加後）にお
けるチャネル側フィールドプレートの先端直下の電界強
度Ｅｓ′とのフィールドプレート張り出し長さＭｃ依存
性を示すデバイスシミュレーション図である。
【図９】降伏ドレイン電圧７００Ｖ，ドレイン・ドリフ
ト長Ｌｄ＝６０μｍ，絶縁膜の膜厚Ｔｏｘ＝６μｍの高
耐圧横形ＭＩＳＦＥＴ素子において、モールド樹脂の未
被覆状態又は剥離状態或いは電荷蓄積の全くない初期状
態（印加前）におけるチャネル側フィールドプレート先
端直下の電界強度Ｅｓと、電荷蓄積が発生して保護膜上
の電位がドレイン電位となった実使用時（印加後）にお
けるチャネル側フィールドプレートの先端直下の電界強
度Ｅｓ′とのフィールドプレート張り出し長さＭｃ依存
性を示すデバイスシミュレーション図である。
【図１０】降伏ドレイン電圧１２００Ｖ，ドレイン・ド
リフト長Ｌｄ＝１１０μｍ，絶縁膜の膜厚Ｔｏｘ＝２μ
ｍの高耐圧横形ＭＩＳＦＥＴ素子において、モールド樹
脂の未被覆状態又は剥離状態或いは電荷蓄積の全くない
初期状態（印加前）におけるチャネル側フィールドプレ
ート先端直下の電界強度Ｅｓと、電荷蓄積が発生して保
護膜上の電位がドレイン電位となった実使用時（印加
後）におけるチャネル側フィールドプレートの先端直下
の電界強度Ｅｓ′とのフィールドプレート張り出し長さ
Ｍｃ依存性を示すデバイスシミュレーション図である。
【図１１】降伏ドレイン電圧１２００Ｖ，ドレイン・ド
リフト長Ｌｄ＝１１０μｍ，絶縁膜の膜厚Ｔｏｘ＝４μ
ｍの高耐圧横形ＭＩＳＦＥＴ素子において、モールド樹
脂の未被覆状態又は剥離状態或いは電荷蓄積の全くない
初期状態（印加前）におけるチャネル側フィールドプレ
ート先端直下の電界強度Ｅｓと、電荷蓄積が発生して保
護膜上の電位がドレイン電位となった実使用時（印加
後）におけるチャネル側フィールドプレートの先端直下
の電界強度Ｅｓ′とのフィールドプレート張り出し長さ
Ｍｃ依存性を示すデバイスシミュレーション図である。
【図１２】降伏ドレイン電圧１２００Ｖ，ドレイン・ド
リフト長Ｌｄ＝１１０μｍ，絶縁膜の膜厚Ｔｏｘ＝８μ
ｍの高耐圧横形ＭＩＳＦＥＴ素子において、モールド樹
脂の未被覆状態又は剥離状態或いは電荷蓄積の全くない
初期状態（印加前）におけるチャネル側フィールドプレ
ート先端直下の電界強度Ｅｓと、電荷蓄積が発生して保
護膜上の電位がドレイン電位となった実使用時（印加
後）におけるチャネル側フィールドプレートの先端直下
の電界強度Ｅｓ′とのフィールドプレート張り出し長さ
Ｍｃ依存性を示すデバイスシミュレーション図である。
【図１３】本発明の実施例１に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である
【図１４】本発明の実施例２に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である。
【図１５】本発明の実施例３に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である。
【図１６】本発明の実施例４に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である。
【図１７】本発明の実施例５に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である。
【図１８】本発明の実施例６に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である。
【図１９】本発明の実施例７に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である。
【図２０】本発明の実施例８に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である。
【図２１】本発明の実施例９に係る高耐圧横形ＭＩＳＦ
ＥＴ素子を備えた半導体装置を示す部分断面図である。
【図２２】実施例９に係る高耐圧横形ＭＩＳＦＥＴ素子
の平面パターンを示す平面図である。
【図２３】本発明の実施例１０に係る高耐圧横形ＭＩＳ
ＦＥＴ素子を備えた半導体装置のチップ平面パターンを
示す平面図である。
【図２４】本発明の実施例１１に係る高耐圧横形ＭＩＳ
ＦＥＴ素子を備えた半導体装置のチップ平面パターンを
示す平面図である。
【図２５】高耐圧横形ＭＩＳＦＥＴ素子を備えた半導体
装置を示す一部断面図である。
【図２６】チャネル側フィールドプレートの張り出し長
さ＝Ｍｃ１０μｍ，絶縁膜の膜厚Ｔｘ＝２μｍ，ドレイ
ン・ドリフト領域長Ｌｄ＝６０μｍとした設計耐圧７０
０Ｖの高耐圧横形ＭＩＳＦＥＴ素子において、オフ状態
のときドレイン電圧７００を印加した場合に電荷蓄積層
が形成されていない状態での等電位線の分布を示す２次
元デバイスシミュレーション図である。
【図２７】チャネル側フィールドプレートの張り出し長
さＭｃ＝２５μｍ，絶縁膜の膜厚Ｔｘ＝２μｍ，ドレイ
ン・ドリフト領域長Ｌｄ＝６０μｍとした設計耐圧７０
０Ｖの高耐圧横形ＭＩＳＦＥＴ素子において、オフ状態
のときドレイン電圧７００を印加した場合に電荷蓄積層
が形成されていない状態での等電位線の分布を示す２次
元デバイスシミュレーション図である。
【図２８】（Ａ）は、設計耐圧（初期耐圧）７５０Ｖ素
子において、従来構造と実施例２について、経時的なオ
ン電流の低下を比較して示すグラフ、（Ｂ）は、経時的
なオン電流の低下を印加時間ゼロを１として規格化して
示すグラフ、（Ｃ）は経時的な耐圧低下を比較して示す
グラフである。
【符号の説明】
１…高抵抗Ｐ型半導体基板 ２…Ｐ型のチャネル領域（Ｐウェル） ３…Ｎ＋のソース領域 ４…Ｐ＋の基板コンタクト ５…Ｎ型ドレイン・ドリフト領域 ６…Ｎ＋のドレイン領域 ７…ゲート絶縁膜 ８…熱酸化膜（フィールド酸化膜） ９…ゲート電極層 １０…層間絶縁膜（第１の層間絶縁膜） １１…ソース電極層 １２…ドレイン電極層 １４…パシベーション膜（保護膜） １５…外囲器のモールド樹脂 １７…Ｎ型ウェル ２０…Ｐ型トップ層 ２５…第２の層間絶縁膜 ５０…ＭＩＳＦＥＴ素子部 ６０…制御回路部 ６１…相互配線層 ６２…シールド膜 ＦＰ１，ＦＰ２，ＦＰ３…フィールドプレート ｈ，ｈ１，ｈ２…ビアホール Ｓ…ゲート直線部 Ｒ…ゲート曲線部 Ｍｓ…ソース側被覆層 Ｍｄ…ドレイン側被覆層 Ｐｄ…ドレインパッド Ｐｓ…ソースパッド Ｈｓ…コンタクトホール
フロントページの続き (72)発明者 北村 明夫 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 斎藤 俊 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 4M104 BB02 CC01 CC05 FF10 FF11 GG08 GG09 GG10 GG14 GG18 HH18 HH19 HH20 5F033 HH08 JJ01 JJ08 KK01 KK04 KK08 UU05 VV00 VV03 VV06 XX00 XX03 XX08 XX18 XX23 5F140 AA01 AA03 AA24 AA25 AA30 AC21 BF42 BF53 BH30 BH41 BH43 BH47 CA03 CB01 CB08 CC08 CD09

Claims (90)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型基板の主面側に形成された第
    １導電型のチャネル領域と、このチャネル領域内の主面
    側に形成された第２導電型のソース領域と、前記第１導
    電型基板の主面側で前記チャネル領域から第２導電型の
    ドレイン・ドリフト領域を介して離隔した第２導電型の
    ドレイン領域と、前記ドレイン領域に導電接続するドレ
    イン電極層と、前記チャネル領域をゲート絶縁膜を介し
    てバックゲートとすると共に、前記ドレイン・ドリフト
    領域の主面上に形成された第１の絶縁膜上でドレイン側
    に向けて張り出てなるゲート電極層と、前記チャネル領
    域及び前記ソース領域に導電接続するソース電極層と、
    前記ゲート電極層の上に保護膜を介して被覆した樹脂被
    覆層とを備えた高耐圧横形ＭＩＳＦＥＴ素子を有する半
    導体装置であって、 前記樹脂被覆層の未被覆又は剥離状態において前記ドレ
    イン領域直下の電圧降伏犠牲部位が臨界電界強度に達す
    る際の降伏ドレイン電圧をＶｄａｂｓ[Ｖ]として、前記
    ゲート電極層の前記第１の絶縁膜上での張出し長さＭｃ
    [μｍ]と、前記ゲート電極層の張り出し先端直下におけ
    る総絶縁膜の膜厚Ｔｃ[μｍ]とが、それぞれ以下の不等
    式を満足する下限値Ｍｃｍｉｎ，Ｔｃｍｉｎ以上である
    ことを特徴とする半導体装置。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃｍｉｎ≦β Ｍｃｍｉｎ≦３５ Ｍｃｍｉｎ≧−α（Ｔｃｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
    ｄａｂｓ
  2. 【請求項２】 請求項１において、前記下限値Ｍｃ
    ｍｉｎ，Ｔｃｍｉｎが次の不等式を満足することを特徴
    とする半導体装置。 Ｔｃｍｉｎ≦４ Ｍｃｍｉｎ≧３５−８．７５Ｔｃｍｉｎ
  3. 【請求項３】 請求項２において、前記下限値Ｍｃ
    ｍｉｎ，Ｔｃｍｉｎが次の不等式を満足することを特徴
    とする半導体装置。 Ｔｃｍｉｎ≦５ Ｍｃｍｉｎ≧３５−７Ｔｃｍｉｎ
  4. 【請求項４】 請求項３において、前記下限値Ｍｃ
    ｍｉｎ，Ｔｃｍｉｎが次の不等式を満足することを特徴
    とする半導体装置。 Ｔｃｍｉｎ≦６ Ｍｃｍｉｎ≧３５−５．８３Ｔｃｍｉｎ
  5. 【請求項５】 請求項４において、前記下限値Ｍｃ
    ｍｉｎ，Ｔｃｍｉｎが次の不等式を満足することを特徴
    とする半導体装置。 Ｔｃｍｉｎ≦７ Ｍｃｍｉｎ≧３５−５Ｔｃｍｉｎ
  6. 【請求項６】 請求項１乃至請求項５のいずれか一項に
    おいて、前記ＭＩＳＦＦＥＴ素子は、ゲート幅方向に延
    びるゲート直線部とゲート曲線部とを交互繰り返して繋
    ぎ足してなる櫛歯状素子平面パターンを有し、前記ゲー
    ト曲線部における前記ゲート電極層の張出し長さが前記
    ゲート直線部における前記ゲート電極層の張出し長さよ
    りも長いことを特徴とする半導体装置。
  7. 【請求項７】 第１導電型基板の主面側に形成された第
    １導電型のチャネル領域と、このチャネル領域内の主面
    側に形成された第２導電型のソース領域と、前記第１導
    電型基板の主面側で前記チャネル領域から第２導電型の
    ドレイン・ドリフト領域を介して離隔した第２導電型の
    ドレイン領域と、前記ドレイン領域に導電接続するドレ
    イン電極層と、前記チャネル領域をゲート絶縁膜を介し
    てバックゲートとすると共に、前記ドレイン・ドリフト
    領域の主面上に形成された第１の絶縁膜上でドレイン側
    に向けて張り出てなるゲート電極層と、前記チャネル領
    域及びソース領域に導電接続するソース電極層と、前記
    ゲート電極層の上に保護膜を介して被覆した樹脂被覆層
    とを備えた高耐圧横形ＭＩＳＦＥＴを有する半導体装置
    であって、 前記ゲート電極層の上に形成された第２の絶縁膜の上で
    ドレイン側に向けて前記ゲート電極層よりも張り出し、
    少なくとも前記ＭＩＳＦＥＴ素子のオフ時に前記ゲート
    電極層又は前記ソース電極層の電位とほぼ同電位が印加
    されるべき第１のフィールドプレートを有し、 前記樹脂被覆層の未被覆又は剥離状態において前記ドレ
    イン領域直下の電圧降伏犠牲部位が臨界電界強度に達す
    る際の降伏ドレイン電圧をＶｄａｂｓ[Ｖ]として、前記
    第１のフィールドプレートの前記第１の絶縁膜のソース
    側端からの張出し長さＭｃ１[μｍ]と、前記第１のフィ
    ールドプレートの張り出し先端直下における総絶縁膜の
    膜厚Ｔｃ１[μｍ]とが、それぞれ以下の不等式を満足す
    る下限値Ｍｃ１ｍｉｎ，Ｔｃ１ｍｉｎ以上であることを
    特徴とする半導体装置。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃ１ｍｉｎ≦β Ｍｃ１ｍｉｎ≦３５ Ｍｃ１ｍｉｎ≧−α（Ｔｃ１ｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
    ｄａｂｓ
  8. 【請求項８】 請求項７において、前記下限値Ｍｃ
    １ｍｉｎ，Ｔｃ１ｍｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｃ１ｍｉｎ≦４ Ｍｃ１ｍｉｎ≧３５−８．７５Ｔｃ１ｍｉｎ
  9. 【請求項９】 請求項８において、前記下限値Ｍｃ
    １ｍｉｎ，Ｔｃ１ｍｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｃ１ｍｉｎ≦５ Ｍｃ１ｍｉｎ≧３５−７Ｔｃ１ｍｉｎ
  10. 【請求項１０】 請求項９において、前記下限値Ｍｃ
    １ｍｉｎ，Ｔｃ１ｍｉ ｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｃ１ｍｉｎ≦６ Ｍｃ１ｍｉｎ≧３５−５．８３Ｔｃ１ｍｉｎ
  11. 【請求項１１】 請求項１０において、前記下限値Ｍｃ
    １ｍｉｎ，Ｔｃ１ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｃ１ｍｉｎ≦７ Ｍｃ１ｍｉｎ≧３５−５Ｔｃ１ｍｉｎ
  12. 【請求項１２】 請求項７乃至請求項１１のいずれか一
    項において、前記ＭＩＳＦＥＴ素子は、ゲート幅方向に
    延びるゲート直線部とゲート曲線部とを交互繰り返して
    繋ぎ足してなる櫛歯状素子平面パターンを有し、前記ゲ
    ート曲線部における前記第１のフィールドプレートの張
    出し長さが前記ゲート直線部における前記第１のフィー
    ルドプレートの張出し長さよりも長いことを特徴とする
    半導体装置。
  13. 【請求項１３】 請求項７乃至請求項１２のいずれか一
    項において、前記第１のフィールドプレートは、前記第
    ２の絶縁膜を介した接続孔を以って前記ゲート電極層に
    導電接続していることを特徴とする半導体装置。
  14. 【請求項１４】 請求項７乃至請求項１２のいずれか一
    項において、前記第１のフィールドプレートは、前記ソ
    ース電極層と共通の同層として形成されていることを特
    徴とする半導体装置。
  15. 【請求項１５】 第１導電型基板の主面側に形成された
    第１導電型のチャネル領域と、このチャネル領域内の主
    面側に形成された第２導電型のソース領域と、前記第１
    導電型基板の主面側で前記チャネル領域から第２導電型
    のドレイン・ドリフト領域を介して離隔した第２導電型
    のドレイン領域と、前記ドレイン領域に導電接続するド
    レイン電極層と、前記チャネル領域をゲート絶縁膜を介
    してバックゲートとすると共に、前記ドレイン・ドリフ
    トの主面上に形成された第１の絶縁膜上でドレイン側に
    向けて張出てなるゲート電極層と、前記チャネル領域及
    びソース領域に導電接続するソース電極層と、前記ゲー
    ト電極層の上に保護膜を介して被覆した樹脂被覆層とを
    備えた高耐圧横形ＭＩＳＦＥＴ素子を有する半導体装置
    であって、 前記ゲート電極層上に形成された第２の絶縁膜の上でド
    レイン側に向けて前記ゲート電極層よりも張り出し、少
    なくとも前記ＭＩＳＦＦＥＴ素子のオフ時に前記ゲート
    電極層又は前記ソース電極層の電位とほぼ同電位が印加
    されるべき第１のフィールドプレートと、 この第１のフィールドプレート上に形成された第３の絶
    縁膜の上でドレイン側に向けて第１のフィールドプレー
    トよりも張り出し、少なくとも前記ＭＩＳＦＥＴ素子の
    オフ時に前記ゲート電極層又は前記ソース電極層の電位
    とほぼ同電位が印加されるべき第２のフィールドプレー
    トと、を有することを特徴とする半導体装置。
  16. 【請求項１６】 請求項１５において、前記樹脂被覆層
    の未被覆又は剥離状態において前記ドレイン領域直下の
    電圧降伏犠牲部位が臨界電界強度に達する際の降伏ドレ
    イン電圧をＶｄａｂｓ[Ｖ]として、前記第２のフィール
    ドプレートの前記第１の絶縁膜のソース側端からの張出
    し長さＭｃ２[μｍ]と、前記第２のフィールドプレート
    ートの張り出し先端直下における総絶縁膜の膜厚Ｔｃ２
    [μｍ]とが、それぞれ以下の不等式を満足する下限値Ｍ
    ｃ２ｍｉｎ，Ｔｃ２ｍｉｎ以上であることを特徴とする
    半導体装置。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃ２ｍｉｎ≦β Ｍｃ２ｍｉｎ≦３５ Ｍｃ２ｍｉｎ≧−α（Ｔｃ２ｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
    ｄａｂｓ
  17. 【請求項１７】 請求項１６において、前記下限値Ｍｃ
    ２ｍｉｎ，Ｔｃ２ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｃ２ｍｉｎ≦４ Ｍｃ２ｍｉｎ≧３５−８．７５Ｔｃ２ｍｉｎ
  18. 【請求項１８】 請求項１７において、前記下限値Ｍｃ
    ２ｍｉｎ，Ｔｃ２ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｃ２ｍｉｎ≦５ Ｍｃ２ｍｉｎ≧３５−７Ｔｃ２ｍｉｎ
  19. 【請求項１９】 請求項１８において、前記下限値Ｍｃ
    ２ｍｉｎ，Ｔｃ２ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｃ２ｍｉｎ≦６ Ｍｃ２ｍｉｎ≧３５−５．８３Ｔｃ２ｍｉｎ
  20. 【請求項２０】 請求項１９において、前記下限値Ｍｃ
    ２ｍｉｎ，Ｔｃ２ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｃ２ｍｉｎ≦７ Ｍｃ２ｍｉｎ≧３５−５Ｔｃ２ｍｉｎ
  21. 【請求項２１】 請求項１５乃至請求項２０のいずれか
    一項において、前記第１のフィールドプレートは第１層
    目の金属層を以って形成されていると共に、前記第２の
    フィールドプレートは第２層目の金属層を以って形成さ
    れており、前記第１導電型基板の主面側のうち前記ＭＩ
    ＳＦＥＴ素子の占有領域とは別の領域に当該ＭＩＳＦＥ
    Ｔ素子のための制御回路部を有し、当該制御回路部で
    は、前記第１層目及び第２層目の金属層を回路網の相互
    配線層として用いて成ることを特徴とする半導体装置。
  22. 【請求項２２】 請求項１５乃至請求項２０のいずれか
    一項において、前記第１のフィールドプレートは第１層
    目の金属層を以って形成されていると共に、前記第２の
    フィールドプレートは第２層目の金属層を以って形成さ
    れており、前記第１導電型基板の主面側のうち前記ＭＩ
    ＳＦＥＴ素子の占有領域とは別の領域に当該ＭＩＳＦＥ
    Ｔ素子のための制御回路部を有し、当該制御回路部で
    は、前記第１層目の金属層を回路網の相互配線層として
    用いると共に、前記第２層層目の金属層を回路網の少な
    くとも一部を覆うシールド膜として用いて成ることを特
    徴とする半導体装置。
  23. 【請求項２３】 請求項１６乃至請求項２２のいずれか
    一項において、前記ＭＩＳＦＥＴ素子は、ゲート幅方向
    に延びるゲート直線部とゲート曲線部とを交互繰り返し
    て繋ぎ足してなる櫛歯状素子平面パターンを有し、前記
    ゲート曲線部における前記第２のフィールドプレートの
    張出し長さが前記ゲート直線部における前記第２のフィ
    ールドプレートの張出し長さよりも長いことを特徴とす
    る半導体装置。
  24. 【請求項２４】 請求項１５乃至請求項２２のいずれか
    一項において、前記第１のフィールドプレートは、前記
    第２の絶縁膜を介した第１の接続孔を以って前記ゲート
    電極層に導電接続して成ることを特徴とする半導体装
    置。
  25. 【請求項２５】 請求項２４において、前記第２のフィ
    ールドプレートは、前記第３の絶縁膜を介した第２の接
    続孔を以って前記第１のフィールドプレートに導電接続
    して成ることを特徴とする半導体装置。
  26. 【請求項２６】 請求項２４において、前記第２のフィ
    ールドプレートは、前記第３の絶縁膜を介した第２の接
    続孔を以って前記ソース電極層に導電接続して成ること
    を特徴とする半導体装置。
  27. 【請求項２７】 請求項２６において、前記ＭＩＳＦＥ
    Ｔ素子は、ゲート幅方向に延びるゲート直線部とゲート
    曲線部とを交互繰り返して繋ぎ足してなる櫛歯状素子平
    面パターンを有し、前記第２のフィールドプレートは前
    記ソース電極層上で前記第３の絶縁膜を介した金属連続
    膜であって、当該金属連続膜は前記櫛歯状素子平面パタ
    ーン以外にも平面的に拡張したソース側被覆層を有して
    おり、前記第２の接続孔の形成位置は、前記ゲート直線
    部及び前記ゲート曲線部を避けた前記ソース側被覆層に
    あることを特徴とする半導体装置。
  28. 【請求項２８】 請求項２７において、前記第２の接続
    孔は、ソースパッドの近傍に形成されていることを特徴
    とする半導体装置。
  29. 【請求項２９】 請求項２４において、前記第２のフィ
    ールドプレートは、前記ソース電極層と共通の同層とし
    て形成されていることを特徴とする半導体装置。
  30. 【請求項３０】 請求項１５乃至請求項２２のいずれか
    一項において、前記第１のフィールドプレートは、前記
    ソース電極層と共通の同層として導電接続して成ること
    を特徴とする半導体装置。
  31. 【請求項３１】 請求項３０において、前記第２のフィ
    ールドプレートは、前記第３の絶縁膜を介した接続孔を
    以って前記ソース電極層に導電接続して成ることを特徴
    とする半導体装置。
  32. 【請求項３２】 請求項３１において、前記ＭＩＳＦＥ
    Ｔ素子は、ゲート幅方向に延びるゲート直線部とゲート
    曲線部とを交互繰り返して繋ぎ足してなる櫛歯状素子平
    面パターンを有し、前記第２のフィールドプレートは前
    記ソース電極層上で前記第３の絶縁膜を介した金属連続
    膜であって、当該金属連続膜は前記櫛歯状素子平面パタ
    ーン以外にも平面的に拡張したソース側被覆層を有して
    おり、前記接続孔の形成位置は、前記ゲート直線部及び
    前記ゲート曲線部を避けた前記ソース側被覆層にあるこ
    とを特徴とする半導体装置。
  33. 【請求項３３】 請求項３２において、前記接続孔は、
    ソースパッドの近傍に形成されていることを特徴とする
    半導体装置。
  34. 【請求項３４】 第１導電型基板の主面側に形成された
    第１導電型のチャネル領域と、このチャネル領域内の主
    面側に形成された第２導電型のソース領域と、前記第１
    導電型基板の主面側で前記チャネル領域から第２導電型
    のドレイン・ドリフト領域を介して離隔した第２導電型
    のドレイン領域と、前記チャネル領域をゲート絶縁膜を
    介してバックゲートとするゲート電極層と、前記チャネ
    ル領域及びソース領域に導電接続するソース電極層と、
    前記ドレイン領域に導電接続すると共に、前記ドレイン
    ・ドリフト領域の主面上に形成された第１の絶縁膜上で
    チャネル側に向けて張出てなるドレイン電極層と、この
    ドレイン電極層の上に保護膜を介して被覆した樹脂被覆
    層とを備えた高耐圧横形ＭＩＳＦＥＴ素子を有する半導
    体装置であって、 前記樹脂被覆層の未被覆又は剥離状態において前記ドレ
    イン領域直下の電圧降伏犠牲部位が臨界電界強度に達す
    る際の降伏ドレイン電圧をＶｄａｂｓ[Ｖ]として，前記
    ドレイン電極層の前記第１の絶縁膜上での張出し長さＭ
    ｄ[μｍ]と、前記ドレイン電極層の張り出し先端直下に
    おける総絶縁膜の膜厚Ｔｄ[μｍ]とが、それぞれ以下の
    不等式を満足する下限値Ｍｄｍｉｎ，Ｔｄｍｉｎ以上で
    あることを特徴とする半導体装置。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｄｍｉｎ≦β Ｍｄｍｉｎ≦３５ Ｍｄｍｉｎ≧−α（Ｔｄｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
    ｄａｂｓ
  35. 【請求項３５】 請求項３４において、前記下限値Ｍｄ
    ｍｉｎ，Ｔｄｍｉｎが次の不等式を満足することを特徴
    とする半導体装置。 Ｔｄｍｉｎ≦４ Ｍｄｍｉｎ≧３５−８．７５Ｔｄｍｉｎ
  36. 【請求項３６】 請求項３５において、前記下限値Ｍｄ
    ｍｉｎ，Ｔｄｍｉｎが次の不等式を満足することを特徴
    とする半導体装置。 Ｔｄｍｉｎ≦５ Ｍｄｍｉｎ≧３５−７Ｔｄｍｉｎ
  37. 【請求項３７】 請求項３６において、前記下限値Ｍｄ
    ｍｉｎ，Ｔｄｍｉｎが次の不等式を満足することを特徴
    とする半導体装置。 Ｔｄｍｉｎ≦６ Ｍｄｍｉｎ≧３５−５．８３Ｔｄｍｉｎ
  38. 【請求項３８】 請求項３７において、前記下限値Ｍｄ
    ｍｉｎ，Ｔｄｍｉｎが次の不等式を満足することを特徴
    とする半導体装置。 Ｔｄｍｉｎ≦７ Ｍｄｍｉｎ≧３５−５Ｔｄｍｉｎ
  39. 【請求項３９】 請求項３４乃至請求項３８のいずれか
    一項において、前記ＭＩＳＦＥＴ素子は、ゲート幅方向
    に延びるゲート直線部とゲート曲線部とを交互繰り返し
    て繋ぎ足してなる櫛歯状素子平面パターンを有し、前記
    ゲート曲線部における前記ドレイン電極層の張出し長さ
    が前記ゲート直線部における前記ドレイン電極層の張出
    し長さよりも長いことを特徴とする半導体装置。
  40. 【請求項４０】 第１導電型基板の主面側に形成された
    第１導電型のチャネル領域と、このチャネル領域内の主
    面側に形成された第２導電型のソース領域と、前記第１
    導電型基板の主面側で前記チャネル領域から第２導電型
    のドレイン・ドリフト領域を介して離隔した第２導電型
    のドレイン領域と、前記チャネル領域をゲート絶縁膜を
    介してバックゲートとするゲート電極層と、前記チャネ
    ル領域及びソース領域に導電接続するソース電極層と、
    前記ドレイン領域に導電接続すると共に、前記ドレイン
    ・ドリフト領域の主面上に形成された第１の絶縁膜上で
    チャネル側に向けて張出てなるドレイン電極層と、この
    ドレイン電極層の上に保護膜を介して被覆した樹脂被覆
    層とを備えた高耐圧横形ＭＩＳＦＥＴ素子を有する半導
    体装置であって、 前記ドレイン電極層の上に形成された第２の絶縁膜の上
    でチャネル側に向けて前記ドレイン電極層よりも張り出
    し、少なくとも前記ＭＩＳＦＦＥＴ素子のオフ時に前記
    ドレイン電極層の電位とほぼ同電位が印加されるべき第
    １のフィールドプレートを有して成ることを特徴とする
    半導体装置。
  41. 【請求項４１】 請求項４０において、前記樹脂被覆層
    の未被覆又は剥離状態において前記ドレイン領域直下の
    電圧降伏犠牲部位が臨界電界強度に達する際の降伏ドレ
    イン電圧をＶｄａｂｓ[Ｖ]として、前記第１のフィール
    ドプレートの前記第１の絶縁膜のドレイン側端からの張
    出し長さＭｄ３[μｍ]と、前記第１のフィールドプレー
    トの張り出し先端直下における総絶縁膜の膜厚Ｔｄ
    ３[μｍ]とが、それぞれ以下の不等式を満足する下限値
    Ｍｄ３ｍｉｎ，Ｔｄ３ｍｉｎ以上であることを特徴とす
    る半導体装置。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｄ３ｍｉｎ＜β Ｍｄ３ｍｉｎ＜３５ Ｍｄ３ｍｉｎ≧−α（Ｔｄ３ｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
    ｄａｂｓ
  42. 【請求項４２】 請求項４１において、前記下限値Ｍｄ
    ３ｍｉｎ，Ｔｄ３ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｄ３ｍｉｎ≦４ Ｍｄ３ｍｉｎ≧３５−８．７５Ｔｄ３ｍｉｎ
  43. 【請求項４３】 請求項４２において、前記下限値Ｍｄ
    ３ｍｉｎ，Ｔｄ３ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｄ３ｍｉｎ≦５ Ｍｄ３ｍｉｎ≧３５−７Ｔｄ３ｍｉｎ
  44. 【請求項４４】 請求項４３において、前記下限値Ｍｄ
    ３ｍｉｎ，Ｔｄ３ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｄ３ｍｉｎ≦６ Ｍｄ３ｍｉｎ≧３５−５．８３Ｔｄ３ｍｉｎ
  45. 【請求項４５】 請求項４４において、前記下限値Ｍｄ
    ３ｍｉｎ，Ｔｄ３ｍ ｉｎが次の不等式を満足することを
    特徴とする半導体装置。 Ｔｄ３ｍｉｎ≦７ Ｍｄ３ｍｉｎ≧３５−５Ｔｄ３ｍｉｎ
  46. 【請求項４６】 請求項４０乃至請求項４５のいずれか
    一項において、前記ドレイン電極層は第１層目の金属層
    を以って形成されていると共に、前記第１のフィールド
    プレートは第２層目の金属層を以って形成されており、
    前記第１導電型基板の主面側のうち前記ＭＩＳＦＥＴ素
    子の占有領域とは別の領域に当該ＭＩＳＦＥＴ素子のた
    めの制御回路部を有し、当該制御回路部では、前記第１
    層目及び第２層目の金属層を回路網の相互配線層として
    用いて成ることを特徴とする半導体装置。
  47. 【請求項４７】 請求項４０乃至請求項４５のいずれか
    一項において、前記ドレイン電極層は第１層目の金属層
    を以って形成されていると共に、前記第１のフィールド
    プレートは第２層目の金属層を以って形成されており、
    前記第１導電型基板の主面側のうち前記ＭＩＳＦＥＴ素
    子の占有領域とは別の領域に当該ＭＩＳＦＥＴ素子のた
    めの制御回路部を有し、当該制御回路部では、前記第１
    層目の金属層を回路網の相互配線層として用いると共
    に、前記第２層層目の金属層を回路網の少なくとも一部
    を覆うシールド膜として用いて成ることを特徴とする半
    導体装置。
  48. 【請求項４８】 請求項４１乃至請求項４７のいずれか
    一項において、前記高耐圧横形ＭＩＳＦＦＥＴ素子は、
    ゲート幅方向に延びるゲート直線部とゲート曲線部とが
    交互繰り返して繋ぎ足してなる櫛歯状素子平面パターン
    を有し、前記ゲート曲線部における前記第１のフィール
    ドプレートの張出し長さが前記ゲート直線部における前
    記第１のフィールドプレートの張出し長さよりも長いこ
    とを特徴とする半導体装置。
  49. 【請求項４９】 請求項４０乃至請求項４７のいずれか
    一項において、前記第１のフィールドプレートは、前記
    第２の絶縁膜を介した接続孔を以って前記ドレイン電極
    層に導電接続して成ることを特徴とする半導体装置。
  50. 【請求項５０】 請求項４９において、前記ＭＩＳＦＥ
    Ｔ素子は、ゲート幅方向に延びるゲート直線部とゲート
    曲線部とが交互繰り返して繋ぎ足してなる櫛歯状素子平
    面パターンを有し、前記第１のフィールドプレートは前
    記ドレイン電極層上で前記第２の絶縁膜を介した金属連
    続膜であって、当該金属連続膜は前記櫛歯状素子平面パ
    ターン以外にも平面的に拡張したドレイン側被覆層を有
    しており、前記接続孔の形成位置は、前記ゲート直線部
    及び前記ゲート曲線部を避けた前記ドレイン側被覆層に
    あることを特徴とする半導体装置。
  51. 【請求項５１】 請求項５０において、前記接続孔は、
    ドレインパッドの近傍に形成されていることを特徴とす
    る半導体装置。
  52. 【請求項５２】 第１導電型基板の主面側に形成された
    第１導電型のチャネル領域と、このチャネル領域内の主
    面側に形成された第２導電型のソース領域と、前記第１
    導電型基板の主面側で前記チャネル領域から第２導電型
    のドレイン・ドリフト領域を介して離隔した第２導電型
    のドレイン領域と、前記チャネル領域をゲート絶縁膜を
    介してバックゲートとすると共に、前記ドレイン・ドリ
    フトの主面上に形成された第１の絶縁膜上でドレイン側
    に向けて張り出てなるゲート電極層と、前記チャネル領
    域及びソース領域に導電接続するソース電極層と、前記
    ドレイン領域に導電接続すると共に、前記ドレイン・ド
    リフトの主面上に形成された第２の絶縁膜上でチャネル
    側に向けて張り出てなるドレイン電極層と、前記ゲート
    電極層及び前記ドレイン電極層の上に保護膜を介して被
    覆した樹脂被覆層とを備えた高耐圧横形ＭＩＳＦＥＴ素
    子を有する半導体装置であって、 前記樹脂被覆層の未被覆又は剥離状態において前記ドレ
    イン領域直下の電圧降伏犠牲部位が臨界電界強度に達す
    る際の降伏ドレイン電圧をＶｄａｂｓ[Ｖ]として、前記
    ゲート電極層の前記第１の絶縁膜上での張出し長さＭｃ
    [μｍ]と、前記ゲート電極層の張り出し先端直下におけ
    る総絶縁膜の膜厚Ｔｃ[μｍ]と、前記ドレイン電極層の
    前記第２の絶縁膜上での張出し長さＭｄ[μｍ]と、前記
    ドレイン電極層の張り出し先端直下における総絶縁膜の
    膜厚Ｔｄ[μｍ]とが、それぞれ以下の不等式を満足する
    下限値Ｍｃｍｉｎ，Ｔｃｍｉｎ，Ｍｄｍｉｎ，Ｔｄ
    ｍｉｎ以上であることを特徴とする半導体装置。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃｍｉｎ≦β Ｔｄｍｉｎ≦β Ｍｃｍｉｎ≦３５ Ｍｄｍｉｎ≦３５ Ｍｃｍｉｎ≧−α（Ｔｃｍｉｎ−β） Ｍｄｍｉｎ≧−α（Ｔｄｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
    ｄａｂｓ
  53. 【請求項５３】 請求項５２において、前記下限値Ｍｃ
    ｍｉｎ，Ｔｃｍｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎが次の不
    等式を満足することを特徴とする半導体装置。 Ｔｃｍｉｎ≦４ Ｔｄｍｉｎ≦４ Ｍｃｍｉｎ≧３５−８．７５Ｔｃｍｉｎ Ｍｄｍｉｎ≧３５−８．７５Ｔｄｍｉｎ
  54. 【請求項５４】 請求項５３において、前記下限値Ｍｃ
    ｍｉｎ，Ｔｃｍｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎが次の不
    等式を満足することを特徴とする半導体装置。 Ｔｃｍｉｎ≦５ Ｔｄｍｉｎ≦５ Ｍｃｍｉｎ≧３５−７Ｔｃｍｉｎ Ｍｄｍｉｎ≧３５−７ｄｍｉｎ
  55. 【請求項５５】 請求項５４において、前記下限値Ｍｃ
    ｍｉｎ，Ｔｃｍｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎが次の不
    等式を満足することを特徴とする半導体装置。 Ｔｃｍｉｎ≦６ Ｔｄｍｉｎ≦６ Ｍｃｍｉｎ≧３５−５．８３Ｔｃｍｉｎ Ｍｄｍｉｎ≧３５−５．８３ｄｍｉｎ
  56. 【請求項５６】 請求項５５において、前記下限値Ｍｃ
    ｍｉｎ，Ｔｃｍｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎが次の不
    等式を満足することを特徴とする半導体装置。 Ｔｃｍｉｎ≦７ Ｔｄｍｉｎ≦７ Ｍｃｍｉｎ≧３５−５Ｔｃｍｉｎ Ｍｄｍｉｎ≧３５−５ｄｍｉｎ
  57. 【請求項５７】 請求項５２乃至請求項５６のいずれか
    一項において、前記ゲート電極層と前記ドレイン電極層
    との間空き間隔が２μｍ以上であることを特徴とする半
    導体装置。
  58. 【請求項５８】 請求項５２乃至請求項５７のいずれか
    一項において、前記ＭＩＳＦＥＴ素子は、ゲート幅方向
    に延びるゲート直線部とゲート曲線部とを交互繰り返し
    て繋ぎ足してなる櫛歯状素子平面パターンを有し、前記
    ゲート曲線部における前記ゲート電極層の張り出し長さ
    が前記ゲート直線部における前記ゲート電極層の張出し
    長さよりも長いと共に、前記ゲート曲線部における前記
    ドレイン電極層の張り出し長さが前記ゲート直線部にお
    けるドレイン電極層の張出し長さよりも長いことを特徴
    とする半導体装置。
  59. 【請求項５９】 第１導電型基板の主面側に形成された
    第１導電型のチャネル領域と、このチャネル領域内の主
    面側に形成された第２導電型のソース領域と、前記第１
    導電型基板の主面側で前記チャネル領域から第２導電型
    のドレイン・ドリフト領域を介して離隔した第２導電型
    のドレイン領域と、前記チャネル領域をゲート絶縁膜を
    介してバックゲートとすると共に、前記ドレイン・ドリ
    フト領域の主面上に形成された第１の絶縁膜上でドレイ
    ン側に向けて張り出てなるゲート電極層と、前記チャネ
    ル領域及びソース領域に導電接続するソース電極層と、
    前記ドレイン領域に導電接続すると共に、前記ドレイン
    ・ドリフト領域の主面側に形成された第２の絶縁膜上で
    ゲート側に向けて張り出てなるドレイン電極層と、前記
    ゲート電極層及び前記ドレイン電極層の上に保護膜を介
    して被覆した樹脂被覆層とを備えた高耐圧横形ＭＩＳＦ
    ＥＴ素子を有する半導体装置であって、前記ゲート電極
    層上に形成された第３の絶縁膜の上でドレイン側に向け
    て前記ゲート電極層よりも張り出し、少なくとも前記Ｍ
    ＩＳＦＥＴ素子のオフ時に前記ゲート電極層又は前記ソ
    ース電極層の電位とほぼ同電位が印加されるべき第１の
    フィールドプレートを有し、 前記樹脂被覆層の未被覆又は剥離状態において前記ドレ
    イン領域直下の電圧降伏犠牲部位が臨界電界強度に達す
    る際の降伏ドレイン電圧をＶｄａｂｓ[Ｖ]として、前記
    第１のフィールドプレートの前記第１の絶縁膜のソース
    側端からの張出し長さＭｃ１[μｍ]と、前記第１のフィ
    ールドプレートの張り出し先端直下における総絶縁膜の
    膜厚Ｔｃ１[μｍ]と、前記ドレイン電極層の前記第２の
    絶縁膜上での張出し長さＭｄ[μｍ]と、前記ドレイン電
    極層の張り出し先端直下における総絶縁膜の膜厚Ｔｄ
    [μｍ]とが、それぞれ以下の不等式を満足する下限値Ｍ
    ｃ１ ｍｉｎ，Ｔｃ１ｍｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎ以
    上であることを特徴とする半導体装置。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃ１ｍｉｎ≦β Ｔｄｍｉｎ≦β Ｍｃ１ｍｉｎ≦３５ Ｍｄｍｉｎ≦３５ Ｍｃ１ｍｉｎ≧−α（Ｔｃ１ｍｉｎ−β） Ｍｄｍｉｎ≧−α（Ｔｄｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
    ｄａｂｓ
  60. 【請求項６０】 請求項５９において、前記下限値Ｍｃ
    １ｍｉｎ，Ｔｃ１ｍ ｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎが次
    の不等式を満足することを特徴とする半導体装置。 Ｔｃ１ｍｉｎ≦４ Ｔｄｍｉｎ≦４ Ｍｃ１ｍｉｎ≧３５−８．７５Ｔｃ１ｍｉｎ Ｍｄｍｉｎ≧３５−８．７５Ｔｄｍｉｎ
  61. 【請求項６１】 請求項６０において、前記下限値Ｍｃ
    １ｍｉｎ，Ｔｃ１ｍ ｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎが次
    の不等式を満足することを特徴とする半導体装置。 Ｔｃ１ｍｉｎ≦５ Ｔｄｍｉｎ≦５ Ｍｃ１ｍｉｎ≧３５−７Ｔｃ１ｍｉｎ Ｍｄｍｉｎ≧３５−７Ｔｄｍｉｎ
  62. 【請求項６２】 請求項６１において、前記下限値Ｍｃ
    １ｍｉｎ，Ｔｃ１ｍ ｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎが次
    の不等式を満足することを特徴とする半導体装置。 Ｔｃ１ｍｉｎ≦６ Ｔｄｍｉｎ≦６ Ｍｃ１ｍｉｎ≧３５−５．８３Ｔｃ１ｍｉｎ Ｍｄｍｉｎ≧３５−５．８３Ｔｄｍｉｎ
  63. 【請求項６３】 請求項６２において、前記下限値Ｍｃ
    １ｍｉｎ，Ｔｃ１ｍ ｉｎ，Ｍｄｍｉｎ，Ｔｄｍｉｎが次
    の不等式を満足することを特徴とする半導体装置。 Ｔｃ１ｍｉｎ≦７ Ｔｄｍｉｎ≦７ Ｍｃ１ｍｉｎ≧３５−５Ｔｃ１ｍｉｎ Ｍｄｍｉｎ≧３５−５Ｔｄｍｉｎ
  64. 【請求項６４】 請求項５９乃至請求項６３のいずれか
    一項において、前記第１のフィールドプレートと前記ド
    レイン電極層との間空き間隔が２μｍ以上であることを
    特徴とする半導体装置。
  65. 【請求項６５】 請求項５９乃至請求項６４のいずれか
    一項において、前記ＭＩＳＦＥＴ素子は、ゲート幅方向
    に延びるゲート直線部とゲート曲線部とが交互繰り返し
    て繋ぎ足してなる櫛歯状素子平面パターンを有し、前記
    第１のフィールドプレートの張出し長さが前記ゲート直
    線部における第１のフィールドプレートの張出し長さよ
    りも長いと共に、前記ゲート曲線部における前記ドレイ
    ン電極層の張出し長さが前記ゲート直線部におけるドレ
    イン電極層の張出し長さよりも長いことを特徴とする半
    導体装置。
  66. 【請求項６６】 請求項５９乃至請求項６５のいずれか
    一項において、前記第１のフィールドプレートは、前記
    第３の絶縁膜を介した接続孔を以って前記ゲート電極層
    に導電接続して成ることを特徴とする半導体装置。
  67. 【請求項６７】 請求項５９乃至請求項６５のいずれか
    一項において、前記第１のフィールドプレートは、前記
    ソース電極層と共通の同層として形成されていることを
    特徴とする半導体装置。
  68. 【請求項６８】 第１導電型基板の主面側に形成された
    第１導電型のチャネル領域と、このチャネル領域内の主
    面側に形成された第２導電型のソース領域と、前記第１
    導電型基板の主面側で前記チャネル領域から第２導電型
    のドレイン・ドリフト領域を介して離隔した第２導電型
    のドレイン領域と、前記チャネル領域をゲート絶縁膜を
    介してバックゲートとすると共に、前記ドレイン・ドリ
    フト領域の主面上に形成された第１の絶縁膜上でドレイ
    ン側に向けて張り出てなるゲート電極層と、前記チャネ
    ル領域及びソース領域に導電接続するソース電極層と、
    前記ドレイン領域に導電接続すると共に、前記ドレイン
    ・ドリフト領域の主面側に形成された第２の絶縁膜上で
    チャネル側に向けて張り出てなるドレイン電極層と、前
    記ゲート電極層及び前記ドレイン電極層の上に保護膜を
    介して被覆した樹脂被覆層とを備えた高耐圧横形ＭＩＳ
    ＦＥＴ素子を有する半導体装置であって、前記ゲート電
    極層上に形成された第３の絶縁膜の上でドレイン側に向
    けて前記ゲート電極層よりも張り出し、少なくとも前記
    ＭＩＳＦＥＴ素子のオフ時に前記ゲート電極層又は前記
    ソース電極層の電位とほぼ同電位が印加されるべき第１
    のフィールドプレートと、前記第１のフィールドプレー
    トの上に形成された第４の絶縁膜の上でドレイン側に向
    けて前記第１のフィールドプレートよりも張り出し、少
    なくとも前記ＭＩＳＦＥＴ素子のオフ時に前記ゲート電
    極層又は前記ソース電極層の電位とほぼ同電位が印加さ
    れるべき第２のフィールドプレートと、 前記ドレイン電極層の上に形成された第５の絶縁膜の上
    でチャネル側に向けて前記ドレイン電極層よりも張り出
    し、少なくとも前記ＭＩＳＦＥＴ素子のオフ時に前記ド
    レイン電極層の電位とほぼ同電位が印加されるべき第３
    のフィールドプレートと、を有することを特徴とする半
    導体装置。
  69. 【請求項６９】 請求項６８において、前記樹脂被覆層
    の未被覆又は剥離状態において前記ドレイン領域直下の
    電圧降伏犠牲部位が臨界電界強度に達する際の降伏ドレ
    イン電圧をＶｄａｂｓ[Ｖ]として、前記第２のフィール
    ドプレートの前記第１の絶縁膜のソース側端からの張出
    し長さＭｃ２[μｍ]と、前記第２のフィールドプレート
    の張り出し先端直下における総絶縁膜の膜厚Ｔｃ２[μ
    ｍ]と、前記第３のフィールドプレートの前記第２の絶
    縁膜のドレイン側端からの張出し長さＭｄ３[μｍ]と、
    前記第３のフィールドプレートの張り出し先端直下にお
    ける総絶縁膜の膜厚Ｔｄ３[μｍ]とが、それぞれ以下の
    不等式を満足する下限値Ｍｃ２ｍｉｎ，Ｔｃ２ｍｉｎ，
    Ｍｄ３ｍｉｎ，Ｔｄ３ｍｉｎ以上であることを特徴とす
    る半導体装置。 ３５０≦Ｖｄａｂｓ≦１２００ Ｔｃ２ｍｉｎ≦β Ｔｄ３ｍｉｎ≦β Ｍｃ２ｍｉｎ≦３５ Ｍｄ３ｍｉｎ≦３５ Ｍｃ２ｍｉｎ≧−α（Ｔｃ２ｍｉｎ−β） Ｍｄ３ｍｉｎ≧−α（Ｔｄ３ｍｉｎ−β） 但し、α＝３５００／Ｖｄａｂｓ、β＝０．０１Ｖ
    ｄａｂｓ
  70. 【請求項７０】 請求項６９において、前記下限値Ｍｃ
    ２ｍｉｎ，Ｔｃ２ｍ ｉｎ，Ｍｄ３ｍｉｎ，Ｔｄ３ｍｉｎ
    が次の不等式を満足することを特徴とする半導体装置。 Ｔｃ２ｍｉｎ≦４ Ｔｄ３ｍｉｎ≦４ Ｍｃ２ｍｉｎ≧３５−８．７５Ｔｃ２ｍｉｎ Ｍｄ３ｍｉｎ≧３５−８．７５Ｔｄ３ｍｉｎ
  71. 【請求項７１】 請求項７０において、前記下限値Ｍｃ
    ２ｍｉｎ，Ｔｃ２ｍ ｉｎ，Ｍｄ３ｍｉｎ，Ｔｄ３ｍｉｎ
    が次の不等式を満足することを特徴とする半導体装置。 Ｔｃ２ｍｉｎ≦５ Ｔｄ３ｍｉｎ≦５ Ｍｃ２ｍｉｎ≧３５−７Ｔｃ２ｍｉｎ Ｍｄ３ｍｉｎ≧３５−７Ｔｄ３ｍｉｎ
  72. 【請求項７２】 請求項７１において、前記下限値Ｍｃ
    ２ｍｉｎ，Ｔｃ２ｍ ｉｎ，Ｍｄ３ｍｉｎ，Ｔｄ３ｍｉｎ
    が次の不等式を満足することを特徴とする半導体装置。 Ｔｃ２ｍｉｎ≦６ Ｔｄ３ｍｉｎ≦６ Ｍｃ２ｍｉｎ≧３５−５．８３Ｔｃ２ｍｉｎ Ｍｄ３ｍｉｎ≧３５−５．８３Ｔｄ３ｍｉｎ
  73. 【請求項７３】 請求項７２において、前記下限値Ｍｃ
    ２ｍｉｎ，Ｔｃ２ｍ ｉｎ，Ｍｄ３ｍｉｎ，Ｔｄ３ｍｉｎ
    が次の不等式を満足することを特徴とする半導体装置。 Ｔｃ２ｍｉｎ≦７ Ｔｄ３ｍｉｎ≦７ Ｍｃ２ｍｉｎ≧３５−５Ｔｃ２ｍｉｎ Ｍｄ３ｍｉｎ≧３５−５Ｔｄ３ｍｉｎ
  74. 【請求項７４】 請求項６８乃至請求項７３のいずれか
    一項において、前記第１のフィールドプレート及び前記
    ドレイン電極層は第１層目の金属層を以って形成されて
    いると共に、前記第２のフィールドプレート及び前記第
    ３のフィールドプレートは第２層目の金属層を以って形
    成されており、前記第１導電型基板の主面側のうち前記
    ＭＩＳＦＥＴ素子の占有領域とは別の領域に当該ＭＩＳ
    ＦＥＴ素子のための制御回路部を有し、当該制御回路部
    では前記第１層目及び第２層目の金属層を回路網の相互
    配線層として用いて成ることを特徴とする半導体装置。
  75. 【請求項７５】 請求項６８乃至請求項７３のいずれか
    一項において、前記第１のフィールドプレート及び前記
    ドレイン電極層は第１層目の金属層を以って形成されて
    いると共に、前記第２のフィールドプレート及び前記第
    ３のフィールドプレートは第２層目の金属層を以って形
    成されており、前記第１導電型基板の主面側のうち前記
    ＭＩＳＦＥＴ素子の占有領域とは別の領域に当該ＭＩＳ
    ＦＥＴ素子のための制御回路部を有し、当該制御回路部
    では、前記第１層目の金属層を回路網の相互配線層とし
    て用いると共に、前記第２層層目の金属層を回路網の少
    なくとも一部を覆うシールド膜として用いて成ることを
    特徴とする半導体装置。
  76. 【請求項７６】 請求項６８乃至請求項７５のいずれか
    一項おいて、前記第２のフィールドプレートと前記第３
    のフィールドプレートとの間空き間隔が２μｍ以上であ
    ることを特徴とする半導体装置。
  77. 【請求項７７】 請求項６８乃至請求項７６のいずれか
    一項において、前記ＭＩＳＦＦＥＴ素子は、ゲート幅方
    向に延びるゲート直線部とゲート曲線部とを交互繰り返
    して繋ぎ足してなる櫛歯状素子平面パターンを有し、前
    記ゲート曲線部における前記第２のフィールドプレート
    の張出し長さが前記ゲート直線部における前記第２のフ
    ィールドプレートの張出し長さよりも長いと共に、前記
    ゲート曲線部における前記第３のフィールドプレートが
    前記ゲート直線部における前記第３のフィールドプレー
    トの張出し長さよりも長いことを特徴とする半導体装
    置。
  78. 【請求項７８】 請求項６８乃至請求項７６のいずれか
    一項において、前記第１のフィールドプレートは、前記
    第３の絶縁膜を介した第１の接続孔を以って前記ゲート
    電極層に導電接続して成ることを特徴とする半導体装
    置。
  79. 【請求項７９】 請求項７８において、前記第２のフィ
    ールドプレートは、前記第４の絶縁膜を介した第２の接
    続孔を以って前記第１のフィールドプレートに導電接続
    して成ることを特徴とする半導体装置。
  80. 【請求項８０】 請求項７８において、前記第２のフィ
    ールドプレートは、前記第４の絶縁膜を介した第２の接
    続孔を以って前記ソース電極層に導電接続していると共
    に、前記第３のフィールドプレートは、前記第５の絶縁
    膜を介した第３の接続孔を以って前記ドレイン電極層に
    導電接続していることを特徴とする半導体装置。
  81. 【請求項８１】 請求項８０において、前記ＭＩＳＦＥ
    Ｔ素子は、ゲート幅方向に延びるゲート直線部とゲート
    曲線部とを交互繰り返して繋ぎ足してなる櫛歯状素子平
    面パターンを有し、前記第２のフィールドプレートは前
    記ソース電極層上で前記第４の絶縁膜を介した金属連続
    膜により前記櫛歯状素子平面パターン以外にも平面的に
    拡張したソース側被覆層を有すると共に、前記第３のフ
    ィールドプレートは前記ドレイン電極層上で前記第５の
    絶縁膜を介した金属連続膜により前記櫛歯状素子平面パ
    ターン以外にも平面的に拡張したドレイン側被覆層を有
    し、前記第２の接続孔の形成位置は前記ゲート直線部及
    び前記ゲート曲線部を避けた前記ソース側被覆層にある
    と共に、前記第３の接続孔の形成位置は前記ゲート直線
    部及び前記ゲート曲線部を避けた前記ドレイン側被覆層
    にあることを特徴とする半導体装置。
  82. 【請求項８２】 請求項８１において、前記第２の接続
    孔はソースパッドの近傍に形成されていると共に、前記
    第３の接続孔はソースパッドの近傍に形成されているこ
    とを特徴とする半導体装置。
  83. 【請求項８３】 請求項７８において、前記第２のフィ
    ールドプレートは、前記ソース電極層と共通の同層とし
    て形成されていることを特徴とする半導体装置。
  84. 【請求項８４】 請求項６８乃至請求項７６のいずれか
    一項において、前記第１のフィールドプレートは、前記
    ソース電極層と共通の同層として導電接続して成ること
    を特徴とする半導体装置。
  85. 【請求項８５】 請求項８４において、前記第２のフィ
    ールドプレートは、前記第４の絶縁膜を介した第１の接
    続孔を以って前記ソース電極層に導電接続していると共
    に、前記第３のフィールドプレートは、前記第５の絶縁
    膜を介した第２の接続孔を以って前記ドレイン電極層に
    導電接続していることを特徴とする半導体装置。
  86. 【請求項８６】 請求項８５において、前記ＭＩＳＦＥ
    Ｔ素子は、ゲート幅方向に延びるゲート直線部とゲート
    曲線部とを交互繰り返して繋ぎ足してなる櫛歯状素子平
    面パターンを有し、前記第２のフィールドプレートは前
    記ソース電極層上で前記第４の絶縁膜を介した金属連続
    膜により前記櫛歯状素子平面パターン以外にも平面的に
    拡張したソース側被覆層を有すると共に、前記第３のフ
    ィールドプレートは前記ドレイン電極層上で前記第５の
    絶縁膜を介した金属連続膜により前記櫛歯状素子平面パ
    ターン以外にも平面的に拡張したドレイン側被覆層を有
    し、前記第１の接続孔の形成位置は前記ゲート直線部及
    び前記ゲート曲線部を避けた前記ソース側被覆層にある
    と共に、前記第２の接続孔の形成位置は前記ゲート直線
    部及び前記ゲート曲線部を避けた前記ドレイン側被覆層
    にあることを特徴とする半導体装置。
  87. 【請求項８７】 請求項８６において、前記第１の接続
    孔はソースパッドの近傍に形成されていると共に、前記
    第２の接続孔はドレインパッドの近傍に形成されている
    ことを特徴とする半導体装置。
  88. 【請求項８８】 請求項１乃至請求項８７のいずれか一
    項において、前記ドレイン・ドリフト領域の単位面積当
    りのチャージ量は１×１０１２／ｃｍ２以上３×１０
    １２／ｃｍ２以下であることを特徴とする半導体装置。
  89. 【請求項８９】 請求項１乃至請求項８８のいずれか一
    項において、前記ドレイン領域は、前記第１導電型半導
    体基板の主面側に形成された第２導電型のウェル内に形
    成されており、当該第２導電型のウェル内の不純物濃度
    は前記ドレイン・ドリフト領域の不純物濃度よりも高い
    ことを特徴とする半導体装置。
  90. 【請求項９０】 請求項１乃至請求項８９いずれか一項
    において、前記ドレイン・ドリフト領域はその主面側に
    第１導電型のトップ領域を具備することを特徴とする半
    導体装置。
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