JP4797225B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、横方向に主電流経路のある横型パワーＭＯＳＦＥＴなどのＭＩＳ型（絶縁ゲート型）の半導体装置に関し、特に、この半導体装置の耐圧安定化および低オン抵抗化に関する。
【０００２】
【従来の技術】
半導体基板表面側からのプレーナ型拡散技術を用いて製造し、横方向に主電流経路をもついわゆる横型パワーＭＯＳＦＥＴがある。この横型パワーＭＯＳＦＥＴは、リサーフ技術等を用い、ソースとドレインに逆バイアス印加時には、空乏層を横方向に延ばし耐圧を確保するのが特徴である。この横型パワーＭＯＳＦＥＴは、標準的なＩＣプロセスで構成できることから、制御回路と横型パワーＭＯＳＦＥＴをモノリシック化したパワーＩＣとしても製品化されている。
【０００３】
図１９に、ｎ型チャネル横型パワーＭＯＳＦＥＴの従来例（従来例１）を示す。この従来例はUSP4811075号に開示されている。
図１９において、ｐ型の１２５Ω・ｃｍ程度の高抵抗半導体基板であるｐ基板１０１上に、互いに８０μｍ程度の間隔をおいて形成されたソース領域１０５およびドレイン領域１０６となるｎ+ 層と、ソース領域１０５を内包しドレイン領域１０６側にチャネル部を形成するｐ型のベース領域１０２と、ドレイン領域１０６を内包しソース領域１０５側へ拡張形成されたｎオフセット領域１０３と、ｎオフセット領域１０３の表面側に形成されたｐオフセット領域１０４（ソース電位に固定）と、ｐオフセット領域１０４上に形成されたフィールド酸化膜１０８と、チャネル部上に形成されたゲート酸化膜１０７と、ゲート酸化膜１０７上のゲート電極１０９と、ソース領域１０５上のソース電極１１１と、ドレイン領域１０６上のドレイン電極１１２と、層間膜１１３および保護膜１１４より構成されている。本素子のソースとドレイン間に逆バイアスが印加されると、ｐ基板とｎオフセットとの間と、ｎオフセットとｐオフセットとの間との２つのｐｎ接合にバランスよく空乏層が伸び、２つの空乏層がつながることで電界を緩和し高耐圧化を達成している。図１９の場合は、７５０Ｖ印加した状態を示し、１５０Ｖ間隔で等電位線を示してある。
【０００４】
ところで実際の製品はプラスチックモールドでパッケージされているものが普通であるが、このプラスチックモールド中にはイオン性のもの（イオン１１５または電荷）が内在しており、これが原因で以下に示すような不都合な現象が起こる。
つまり、プラスチックモールドでパッケージされた状態で横型パワーＭＯＳＦＥＴのソースとドレイン間に（特に高温下で）高電圧が印加されると、プラスチックモールド中の＋イオン１１５ａや正電荷はソース電極１１１側に引き寄せられ、−イオン１１５ｂや負電荷はドレイン電極１１２側に引き寄せられる。この結果、図２０に示すように、＋イオン１１５ａや正電荷が集まった部分では保護膜１１４と層間膜１１３とフィールド酸化膜１０８をコンデンサとして基板側に−電荷１１５ｃが誘起され、ｐオフセット層１０４を部分的にｎ転させる方向に作用する。また、−イオン１１５ｂや負電荷が集まった部分では＋電荷１１５ｄが誘起され、ｐオフセット層１０４を部分的にｐ転させる方向に作用する。従って、当初のｐオフセット層１０４は変形してｐオフセット層１０４ａのようになる。そうすると、空乏層の延びのバランスが崩れ、局部的に電界が強くなり、ソースとドレイン間の耐圧の低下を招く。
【０００５】
一方、図１９の従来例１において、オン状態でのソースとドレイン間での主電流経路はｎオフセット領域１０３であるが、ｎオフセット領域１０３の表面層には逆バイアス時の空乏化を促す目的でｐオフセット層１０４が形成されているため、ドレイン電圧上昇につれて容易にピンチオフ（ＪＦＥＴ効果）し、オン抵抗増大の原因となっている。
【０００６】
これに対して、従来例１の素子構造からｐオフセット層１０４を削除したものを従来例２として図２１に示す。この場合はｐオフセット層がないためにピンチオフしにくく、オン抵抗を小さく抑えられるが、ｐｎ接合がｐ基板とｎオフセットの接合のみとなるため、ソースとドレイン間に逆バイアス印加時にｎオフセットの空乏化が進まず、従来例１より耐圧が低下してしまう（約４５０Ｖ）。
【０００７】
【発明が解決しようとする課題】
以上の説明から、課題を２つに整理する。
第１の課題は、プラスチックモールドされた従来例１の素子において、高温下でソースとドレインの間に高電圧を印加したときに、プラスチックモールド中のイオンや電荷がソース電極側およびドレイン電極側に引き寄せられて偏析し、保護膜等をコンデンサとして基板側に逆の極性の電荷を誘起し、ｐオフセット層を部分的にｐ転させ空乏化のバランスを崩し、ソースとドレイン間の耐圧低下をもたらすことである。
【０００８】
第２の課題は、従来例１の素子構造ではオン状態での主電流経路であるｎオフセットがｐ基板とｐオフセットに挟まれているために、ドレイン電圧の上昇とともに容易にピンチオフするためオン抵抗が高いという課題であり、一方、オン抵抗を下げるためにｐオフセットを取り除いた構造においては、ｎオフセットが空乏化しにくくなり耐圧の低下を招くという課題がある。
この発明の目的は、前記の課題を解決し、低コストで耐圧低下を防止できる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記の目的を達成するために、第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置であって、
前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
該第１の薄膜層の複数段のｐｎダイオードの他端と一端が接続する第１の薄膜抵抗層と、
該第１の薄膜抵抗層の他端と、一端が接続し、他端が前記ドレイン電極と接続する第２の薄膜層の複数段のｐｎダイオードと、を有し、
前記第１および第２の薄膜層の複数段のｐｎダイオード上に第１の層間絶縁膜を備え、
前記第１の層間絶縁膜上に前記第１の薄膜抵抗層を備え、
前記第１および第２の薄膜層の複数段のｐｎダイオードの中間段上の前記第１の層間絶縁膜に接続孔をそれぞれ備え、
前記接続孔を介して、前記第１および第２の薄膜層の複数段のｐｎダイオードの中間段と前記第１の薄膜抵抗層を電気的に接続し、
前記第１の薄膜抵抗層が、前記ソース電極もしくは前記ドレイン電極に沿って形成される構成とする。
【００１０】
前記ソース電極および前記ドレイン電極が、前記ソース領域および前記ドレイン領域を延出し、前記第１の薄膜抵抗層と投影的に重なり合い、
前記第１の薄膜層の複数段のｐｎダイオードの一端が、前記ソース領域近傍の前記ソース電極と接続し、
前記第２の薄膜層の複数段のｐｎダイオードの他端が、前記ドレイン領域近傍の前記ドレイン電極と接続する構成とする。
【００１１】
前記第１および第２の薄膜層の複数段のｐｎダイオード上と、前記薄膜抵抗層上に第２の層間絶縁膜を備え、該第２の層間絶縁膜上に前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、前記ソース電極と前記ドレイン電極に挟まれた箇所の前記第２の層間絶縁膜内に第２の薄膜抵抗層を形成する構成としてもよい。
【００１２】
また、第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
前記第１の薄膜層の複数段のｐｎダイオードの他端と一端が接続する第１の薄膜抵抗層と、
前記第１の薄膜抵抗層の他端と、一端が接続し、他端が前記ドレイン電極と接続する第２の薄膜層の複数段のｐｎダイオードとを有し、
前記第１および第２の薄膜層の複数段のｐｎダイオード上と、前記薄膜抵抗層上に第１の層間絶縁膜を備え、
前記第１および第２の薄膜層の上の前記第１の層間絶縁膜に接続孔をそれぞれ備え、
前記接続孔を介して、前記第１および第２の薄膜層と前記第１の薄膜抵抗層を電気的に接続し、
前記第１の層間絶縁膜上に前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、前記ソース電極と前記ドレイン電極に挟まれた箇所の前記第１の層間絶縁膜内に第２の薄膜抵抗層を形成する構成としてもよい。
また、前記ソース電極および前記ドレイン電極が、前記ソース領域および前記ドレイン領域を延出し、前記第２の薄膜抵抗層と投影的に重なり合い、前記第１の薄膜層の複数段のｐｎダイオードの一端が、前記ソース領域近傍の前記ソース電極と接続し、前記第２の薄膜層の複数段のｐｎダイオードの他端が、前記ドレイン領域近傍の前記ドレイン電極と接続することを特徴とする構成としてもよい。
また、前記第２の薄膜抵抗層が、前記第１、第２の薄膜層の複数段のｐｎダイオードもしくは前記第１の薄膜抵抗層に、接続孔を介して接続する構成としてもよい。
また、前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、前記直線部分同士が対向し、前記半円部分が対向する平面パターンで、
前記半円部分のソース電極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗層が配置され、
前記第１の薄膜抵抗層の幅が、前記半円部分の両端部の箇所より、前記半円部分の中央部の箇所が広い構成としてもよい。
また、第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
前記第１の薄膜層の複数段のｐｎダイオードの他端と一端が接続する第１の薄膜抵抗層と、
前記第１の薄膜抵抗層の他端と、一端が接続し、他端が前記ドレイン電極と接続する第２の薄膜層の複数段のｐｎダイオードとを有し、
前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、該直線部分同士が対向し、前記半円部分が対向する平面パターンで、
前記半円部分のソース電極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗層が配置され、該第１の薄膜抵抗層の幅が、前記半円部分の両端部の箇所より、前記半円部分の中央部の箇所が広い構成としてもよい。
また、第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
前記ドレイン電極と一端が接続する第２の薄膜層の複数段のｐｎダイオードと、
前記第１の薄膜層の複数段のｐｎダイオードの他端および前記第２の薄膜層の複数段のｐｎダイオードの他端と接続し、前記ソース電極と前記ドレイン電極に沿うように一周して形成される第１の薄膜抵抗層と、を有し、
前記第１および第２の薄膜層の上に第１の層間絶縁膜を備え、
前記第１の層間絶縁膜上に前記第１の薄膜抵抗層を備え、
前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、該直線部分同士が対向し、前記半円部分が対向する平面パターンで、
前記ソース電極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗層が配置され、
前記直線部分の前記ソース電極とドレイン電極に挟まれた箇所に、前記第１の薄膜抵抗層の第１の箇所と接続する前記第１の薄膜層と、前記第１の薄膜抵抗層の第２の箇所と接続する前記第２の薄膜層とを有する構成としてもよい。
また、第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
前記ドレイン電極と一端が接続する第２の薄膜層の複数段のｐｎダイオードと、
前記第１の薄膜層の複数段のｐｎダイオードの他端および前記第２の薄膜層の複数段のｐｎダイオードの他端と接続し、前記ソース電極と前記ドレイン電極に沿うように一周して形成される第１の薄膜抵抗層と、を有し、
前記第１および第２の薄膜層の上に第１の層間絶縁膜を備え、
前記第１の層間絶縁膜上に前記第１の薄膜抵抗層を備え、
前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、該直線部分同士が対向し、前記半円部分が対向する長円形の平面パターンで、
前記ソース電極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗層が配置され、
前記直線部分の前記ソース電極とドレイン電極に挟まれた一方の箇所に、前記第１の薄膜抵抗層の第１の箇所と接続する第１の前記第１の薄膜層と、前記第１の薄膜抵抗層の第２の箇所と接続する第１の前記第２の薄膜層と、を有し、前記直線部分の前記ソース電極とドレイン電極に挟まれた他方の箇所に、前記第１の薄膜抵抗層の第３の箇所と接続する第２の前記第２の薄膜層と、前記第１の薄膜抵抗層の第４の箇所と接続する前記第１の薄膜層と、を有する構成としてもよい。
また、前記第１の第１の薄膜層の前記ソース電極またはドレイン電極と接続される位置から前記直線部分と垂直に引いた線と前記第１の第２の薄膜層が交差し、前記第２の第１の薄膜層の前記ソース電極またはドレイン電極と接続される位置から前記直線部分と垂直に引いた線と前記第２の第２の薄膜層が交差する構成としてもよい。
また、前記第１の薄膜抵抗層の幅が、前記半円部分の両端部の箇所より、前記半円部分の中央部の箇所が広い構成としてもよい。
また、第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
前記ソース電極と一端が接続し、前記ドレイン電極と他端が接続する第１の薄膜層の複数段のｐｎダイオードと、
前記第１の薄膜層の複数段のｐｎダイオードから枝分かれし、前記ソース電極および前記ドレイン電極に平行に形成された第２導電型の抵抗体と、を有する構成としてもよい。
また、第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
前記第１の薄膜層の複数段のｐｎダイオードの他端と一端が接続する第１の薄膜抵抗層と、
前記第１の薄膜抵抗層の他端と、一端が接続し、他端が前記ドレイン電極と接続する第２の薄膜層の複数段のｐｎダイオードとを有し、
前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、該直線部分同士が対向し、前記半円部分が対向する長円形の平面パターンで、
前記半円部分のソース電極とドレイン電極に挟まれた箇所にそれぞれ前記第１の薄膜抵抗層が配置され、前記直線部分の前記ソース電極とドレイン電極に挟まれた一方の箇所に、前記第１の薄膜抵抗層の一方と接続する第１の前記第１の薄膜層と、前記第１の薄膜抵抗層の他方と接続する第１の前記第２の薄膜層と、を有し、前記直線部分の前記ソース電極とドレイン電極に挟まれた他方の箇所に、前記第１の薄膜抵抗層の一方と接続する第２の前記第２の薄膜層と、前記第１の薄膜抵抗層の他方と接続する第２の前記第１の薄膜層と、を有する構成としてもよい。
また、前記第１の第１の薄膜層の前記ソース電極またはドレイン電極と接続される位置から前記直線部分と垂直に引いた線と前記第１の第２の薄膜層が交差し、前記第２の第１の薄膜層の前記ソース電極またはドレイン電極と接続される位置から前記直線部分と垂直に引いた線と前記第２の第２の薄膜層が交差する構成としてもよい。
また、前記第１の薄膜抵抗層は不純物が導入されたポリシリコンで形成される構成としてもよい。
また、前記第１の薄膜抵抗層がアルミ抵抗膜で形成される構成としてもよい。
また、前記ベース領域が前記オフセット領域の表面層に形成される構成としてもよい。
【００１３】
こうすることで、ソースとドレインに逆バイアスを印加した際に、この薄膜層を通してダイオードの逆バイアス飽和電流あるいは抵抗電流が流れることで、薄膜層自体がほぼ均等な電位勾配を持つ。
実際の素子においては、ある幅と間隔をもった薄膜層が周期的にフィールド酸化膜上に配置されることとなり、１周毎に電位が変動するフィールドプレートとして作用する。このフィールドプレート効果により、渦巻き状の薄膜層の下の基板電位は強制的に薄膜層の電位に近づくため、素子内部の空乏層内の電位勾配は概ね均等となる。さらに、この薄膜層自体が、プラスチックモールド中のイオンや電荷等の外乱に対するシールド効果をもつため、高温下での高電圧印加時でも耐圧の変動は極めて起こりにくくなる。
【００１４】
一方、渦巻き状のポリシリコン薄膜層を形成することによりフィールドプレート効果が得られるため、オン抵抗増大の原因であるｐオフセットの濃度は、ポリシリコン薄膜層なしでの最適濃度条件（耐圧を確保できる条件）よりも低濃度化できる。図２２と図２３に耐圧とオン抵抗のｐオフセット濃度依存性を示す。ここで、Ｂｖｄｓｓは耐圧で、Ｒｏｎはオン抵抗であり、図２２はｎオフセット濃度が３×１０16ｃｍ-3の場合で、図２３はｎオフセット濃度が７×１０15ｃｍ-3の場合である。また、Ｂｖｄｓｓ（ｗ／ｏＦＰ）は渦巻き状の薄膜層がない場合（従来素子の場合）でＢｖｄｓｓ（ｗＦＰ）は渦巻き状の薄膜がある場合（本発明素子の場合）である。
【００１５】
図２３から、ｐオフセット濃度を下げていき、ｎオフセット領域の表面濃度を多少落とす程度（つまりｐ転させない程度に拡散形成）でも、なお所望の耐圧を確保できる条件がある。さらにｎオフセットがより低濃度で浅い拡散層の場合には（図２３）、ｐオフセットなしでも所望の耐圧を確保できる場合もある。
つまり、渦巻き状のポリシリコン薄膜層を形成することにより、オン抵抗増大の要因であったｐオフセット層の濃度をさげることが可能となり、実質ｎオフセット抵抗を低減し、素子の低オン抵抗化を実現する。
【００１６】
前記のように、ソース電極とドレイン電極の間のフィールド酸化膜上に渦巻き状の薄膜層を形成することで、ソースドレイン間逆バイアス印加時には、ｐｎダイオードの飽和電流や抵抗体を流れる電流により、薄膜層内にほぼ均等な電位勾配が得られ、基板側の電位が渦巻き状の薄膜層の電位とほぼ等しくなり、安定した耐圧を得ることができる。
【００１７】
さらに、渦巻き状の薄膜層がプラスチックモールド中のイオンや電荷等の外乱に対するシールド効果をもつため、高温下での高電圧印加時でも耐圧の変動は極めて起こりにくくなり、高信頼性のデバイスを提供可能とする。
一方、渦巻き状の薄膜層を形成することによりフィールドプレート効果が得られるため、オン抵抗増大の原因であるｐオフセットの濃度は、ポリシリコン薄膜層なしでの最適濃度条件（耐圧を確保できる条件）よりも低濃度化できる。
【００１８】
つまり、オン時の主電流経路となるｎオフセット抵抗を実質低減できるため、素子の低オン抵抗化を実現できる。具体的には図２２、図２３から４０％程度低減可能となる。これにより、同一オン抵抗の場合には、パワーＭＯＳ面積を４０％程度縮小できるため、大幅なコストダウンを達成可能とする。
【００２６】
前記の第１の薄膜抵抗層を前記の薄膜層の複数段のｐｎダイオードの中間段から接続孔を介して上層に形成することで、寄生容量を低減できる。また、モールド中のイオンの影響を抑制するために、前記のように第１の薄膜抵抗層を端部より中央部の方を広くする。また、ソース電極，ドレイン電極を第１および第２の薄膜抵抗層に張り出すことでイオンの影響を大幅に低減できる。
【００２７】
【発明の実施の形態】
図１は、本発明の第１実施例の半導体装置の要部平面図、図２は図１のＡ−Ａ’線で切断した要部断面図である。
この実施例では、ｐ型の１２５Ω・ｃｍ程度の高抵抗半導体基板であるｐ基板１上に、互いに８０μｍ程度の間隔をおいて形成されたソース領域５およびドレイン領域６となるｎ+ 層と、ソース領域５を内包しドレイン領域６側にチャネル部を形成するｐベース領域２と、ドレイン領域６を内包しソース領域５側へ拡張形成されたｎ型のｎオフセット領域３と、ｎオフセット領域３の表面側に形成されたｐ型のｐオフセット領域４（ソース電位に固定）と、ｐオフセット領域４上に形成されたフィールド酸化膜８と、チャネル部上に形成されたゲート酸化膜７と、ゲート酸化膜７上のゲート電極９と、ソース領域５上のソース電極１１と、ドレイン領域６上のドレイン電極１２と、層間膜１３および保護膜１４より構成されている。尚、図２に示されるイオン１５（または電荷）はプラスチックモールド内に存在するものを示す。
【００２８】
フィールド酸化膜８上には、ポリシリコンで形成された１本の渦巻き状の薄膜層１０が配置され、一端がドレイン電極１２に、もう一端がソース電極１１に接続されている。この薄膜層は、図１の拡大部分に示すようにｐｎダイオード１６から構成されており、薄膜層全体ではｐｎダイオード１６が２００段程度の直列構造となっている。ｐｎダイオード１段あたりのブレイクダウン電圧は５Ｖ程度であり、薄膜層１０全体では５Ｖ×２００＝１０００Ｖ程度の耐圧を有する。
【００２９】
この渦巻き状の薄膜層１０は図２に示されるように、ある断面で見た場合には６つの薄膜層が周期的にフィールド酸化膜８上に配置されることとなる。ソースとドレインの間に逆バイアス印加時（この例の場合７５０Ｖ）には、ソース側が０Ｖ、ドレイン側が７５０Ｖとなり、中間に配置された薄膜層はｐｎダイオードの飽和電流による電圧降下によって、１周あたり約１５０Ｖの差を持つことになる。
【００３０】
ソースとドレインの間に７５０Ｖ印加したときの様子を図１３に示す。図中の曲線は等電位線を示し、０Ｖと７５０Ｖの線は空乏層端も兼ねている（太線表示）。
前記第１実施例においては、渦巻き状の薄膜層１０により、基板側の電位が渦巻き状の薄膜層１０の電位とほぼ等しくなり、安定した耐圧を得ることができる。さらに、渦巻き状の薄膜層１０がプラスチックモールド中のイオン１５（または電荷）等の外乱に対するシールド効果をもつため、高温下での高電圧印加時でも耐圧の変動は極めて起こりにくくなり、高信頼性のデバイスを提供可能とする。
【００３１】
図３は、本発明の第２実施例の半導体装置の要部平面図、図４は図３のＡ−Ａ’線で切断した要部断面図である。
この実施例では、ｐ型の１２５Ω・ｃｍ程度の高抵抗半導体基板であるｐ基板１上に、互いに８０μｍ程度の間隔をおいて形成されたソース領域２５およびドレイン領域６となるｎ+ 層と、ソース領域２５を内包しドレイン領域６側にチャネル部を形成するｐ型のベース領域２２と、ドレイン領域６を内包しソース領域２５側へベース領域２２を内包するまで拡張形成されたｎ型のｎオフセット領域３と、ｎオフセット領域３の表面側に形成されたｐオフセット領域２４（ソース電位に固定）と、ｐオフセット領域２４上に形成されたフィールド酸化膜８と、チャネル部上に形成されたゲート酸化膜２７と、ゲート酸化膜２７上のゲート電極２９と、ソース領域２５上のソース電極３１と、ドレイン領域６上のドレイン電極１３と、層間膜１３および保護膜１４より構成されている。尚、図４に示されるイオン１５（または電荷）はプラスチックモールド内に存在するものを示す。
【００３２】
フィールド酸化膜８上には、ポリシリコンで形成された１本の渦巻き状の薄膜層１０が配置され、一端がドレイン電極１３に、もう一端がソース電極３１に接続されている。この薄膜層１０は、図３の拡大部分に示すようにｐｎダイオード１６から構成されており、薄膜層全体ではｐｎダイオード１６が２００段程度の直列構造となっている。ｐｎダイオード１段あたりのブレイクダウン電圧は５Ｖ程度であり、薄膜層全体では５Ｖ×２００＝１０００Ｖ程度の耐圧を有する。
【００３３】
この渦巻き状の薄膜層１０は図４に示されるように、ある断面で見た場合には６つの薄膜層が周期的にフィールド酸化膜上に配置されることとなる。ソースとドレインの間に逆バイアス印加時（この例の場合７５０Ｖ）には、ソース側が０Ｖ、ドレイン側が７５０Ｖとなり、中間に配置された薄膜層はｐｎダイオードの飽和電流による電圧降下によって、１周あたり約１５０Ｖの差を持つことになる。
【００３４】
ソースとドレインの間に７５０Ｖ印加したときの様子を図１４に示す。図中の曲線は等電位線を示し、０Ｖと７５０Ｖの線は空乏層端も兼ねている（太線表示）。
前記の第２実施例においても 第１実施例と同様に、渦巻き状の薄膜層１０により、基板側の電位が渦巻き状の薄膜層１０の電位とほぼ等しくなり、安定した耐圧を得ることができる。さらに、渦巻き状の薄膜層１０がプラスチックモールド中のイオン１５（または電荷）等の外乱に対するシールド効果をもつため、高温下での高電圧印加時でも耐圧の変動は極めて起こりにくくなり、高信頼性のデバイスを提供可能とする。
【００３５】
図５は、本発明の第３実施例の半導体装置の要部平面図、図６は図５のＡ−Ａ’線で切断した要部断面図である。この実施例は、第１実施例においてｐオフセット領域４を削除した構造のものである。前記した図２３から、ｎオフセット領域３がある程度低濃度で浅い場合には、ｐオフセット領域４なしで耐圧を確保でき、図１５に示すような電位分布を得ることができる。この例の場合は、耐圧の安定化、高信頼性化に加えて、さらに低オン抵抗化を可能とする。つまり、図２３のｐオフセット領域なしの条件では従来のｐオフセット領域ありの条件（Ｒｏｎ規格化値１の条件）にくらべて４０％オン抵抗を低減できる。
【００３６】
図７は、本発明の第４実施例の半導体装置の要部平面図、図８は図７のＡ−Ａ’線で切断した要部断面図である。この実施例は、実施例２においてｐオフセット領域４を削除した構造のものである。前記した図２２から、ｎオフセット領域３がある程度低濃度で浅い場合には、ｐオフセット領域なしで耐圧を確保でき、図１６に示すような電位分布を得ることができる。この例の場合も、耐圧の安定化、高信頼性化に加えて、さらに低オン抵抗化を可能とする。つまり、図２２のｐオフセット領域なしの条件では従来のｐオフセット領域ありの条件（Ｒｏｎ規格化値１の条件）にくらべて４０％オン抵抗を低減できる。
【００３７】
図９は、本発明の第５実施例の半導体装置の要部平面図、図１０は図９のＡ−Ａ’線で切断した要部断面図である。この実施例は、第１実施例においてｐオフセット領域４を低濃度化し、ｐ転させない程度にカウンタードープしたカウンタドープ領域４４を設けた構造のものである。前記した図２２から、ｎオフセット領域３がある程度高濃度で深い場合でも、ｐオフセット領域を低濃度化した状態のカウンタードープ領域４４を設けることで耐圧を確保でき、図１７に示すような電位分布を得ることができる。この例の場合も、耐圧の安定化、高信頼性化に加えて、さらに低オン抵抗化を可能とする。つまり、図２２のｐオフセット濃度（カウンタドープ領域４４のｐ型不純物濃度）を３×１０16ｃｍ-3の条件にすることで、従来のｐオフセット領域４のｐ型不純物濃度が４×１０16ｃｍ-3の条件（Ｒｏｎ規格化値１の条件）の場合にくらべて３５％オン抵抗を低減できる。
【００３８】
図１１は、本発明の第６実施例の要部平面図、図１２は図１１のＡ−Ａ’線で切断した要部断面図である。この実施例は、第２実施例においてｐオフセット領域２４を低濃度化し、ｐ転させない程度にカウンタードープしたカウンタードープ領域６４を設けた構造のものである。前記した図２２から、ｎオフセット領域３がある程度高濃度で深い場合でも、ｐオフセット領域を低濃度化した状態のカウンタードープ領域６４を設けることで耐圧を確保でき、図１８に示すような電位分布を得ることができる。この例の場合も、耐圧の安定化、高信頼性化に加えて、さらに低オン抵抗化を可能とする。つまり、図２２ののｐオフセット濃度（カウンタドープ領域４４のｐ型不純物濃度）を３×１０16ｃｍ-3の条件にすることで、従来のｐオフセット領域４のｐ型不純物濃度が４×１０16ｃｍ-3の条件（Ｒｏｎ規格化値１の条件）の場合にくらべて３５％オン抵抗を低減できる。
【００３９】
図２４は、本発明の第７実施例の半導体装置の渦巻き状の薄膜層の平面構造図である。この薄膜層７０は、一端をソース電極１１、もう一端をドレイン電極１２に接続した一本のｐｎダイオード群７３（ドレイン電極１２を取り囲むように渦巻き状に形成してもよい）と、ｐｎダイオード群７３の中間から枝分かれし、ソース電極１１とドレイン電極１２に平行に抵抗体７４を形成した例である。抵抗体７４はｐｎダイオード群７３を形成しているｎ型層で形成されている。この場合でも、第１実施例から第６実施例で説明した効果が得られる。
【００４０】
図２５は、本発明の第８実施例の半導体装置の渦巻き状の薄膜層の平面構造図である。この薄膜層８０は、渦巻き状のｐｎダイオード薄膜層を１本ではなく複数本（図２６では、８１と８２の各１本の薄膜層が２本形成された状態を示す）にしたもので、この場合も第１実施例から第６実施例で説明した効果が得られる。
【００４１】
図２６は 本発明のダイオードの第９実施例の半導体装置の渦巻き状の薄膜層の平面構造図である。この薄膜層９１は、渦巻き状のｐｎダイオード薄膜層の代わりに、高抵抗体薄膜層を用いたものである。この場合も第１実施例１から第６実施例で説明した効果が得られる。
前記のソース・ドレイン間に渦巻き状のｐｎダイオード、薄膜抵抗を形成した構造において、寄生容量と寄生抵抗によりスイッチング特性の劣化が懸念される。
【００４２】
また、ｐｎダイオードのｐ層、またはｎ層、そして薄膜抵抗層自体はほぼ同電位となるため、その幅が大きすぎると初期耐圧を低下させる因子となりうる。
上記寄生容量、寄生抵抗を低減し、スイッチング特性を改善する。また、端部耐圧向上のため、端部のソース電極・ドレイン電極間距離の大きい高耐圧ＭＯＳＦＥＴにおいて、端部耐圧を劣化させずに薄膜抵抗幅を広げ、モールド中のイオンの影響を抑制する。
【００４３】
図２７は、この発明の第１０実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は同図（ａ）のＡ部拡大図、同図（ｃ）は同図（ａ）のＸ−Ｘ線で切断した要部断面図である。
ここで、７００Ｖ耐圧クラスの横型高耐圧ＭＯＳＦＥＴのソース電極２０２とドレイン電極２１０の間に、半円状のアルミ抵抗層２０７とこれに接続する斜めに配置される薄膜層の複数個のｐｎダイオード２０５が形成される。このｐｎダイオード２０５はポリシリコンツェナーダイオードであり、アルミ抵抗層２０７（シリコンなどが微量に混入されたアルミニウム層で、アルミシリコン層といわれるもの。若干、アルミニウム金属より抵抗が高い）とこのｐｎダイオード２０５の接続は、ｐｎダイオード２０５の両端に形成されるｎ型ポリシリコン抵抗層２０６ａ、２０６ｂ（ｐ型でも構わない）とアルミ抵抗層２０７とで行われる。
具体的には、ソース電極２０２とｎ型ポリシリコン抵抗層２０６ｂがＢ部で接続し、ｎ型ポリシリコン抵抗層２０６ａとアルミ抵抗層２０７が接続孔２０８を介して接続し、さらに、ドレイン電極２０４とｎ型ポリシリコン抵抗層２０６ｂがＣ部で接続する。接続孔２０８を介して、ｎ型ポリシリコン抵抗層の直線部分ｂとアルミ抵抗層の直線部分ｃが接続する。
【００４４】
ソース電極２０２とドレイン電極２０４が、ｐｎダイオード２０５とｎ型ポリシリコン抵抗層２０６ａ、２０６ｂとアルミ抵抗層２０７を介して、丁度半周して接続される。ｐｎダイオード２０５とｎ型ポリシリコン抵抗層２０６ａ、２０６ｂは、同一のポリシリコンからなり、このポリシリコンにｐ型およびｎ型不純物を配置的に交互に導入することでポリシリコンツェナーダイオードが形成され、端部の直線部分ｂ（ソース電極２０２またはドレイン電極２０４と平行する部分）に、一方の型、例えばｎ型の不純物を導入することでｎ型ポリシリコン抵抗層２０６ａ、２０６ｂが形成される。
【００４５】
また、ソース電極内周端２０９とドレイン電極外周端２１０はソース領域２０１とドレイン領域２０３に近接して形成される。はみ出し部は第２の層間絶縁膜２１２およびフィールド絶縁膜である第１の層間絶縁膜２１１で、半導体基板２００とは絶縁される。
前記のｐｎダイオード２０５とｎ型ポリシリコン抵抗層２０６ａ、２０６ｂとアルミ抵抗層２０７で薄膜フィールドプレートを構成する。この薄膜フィールドプレートはソース電極２０２とドレイン電極２０４に接続されており、ソース電極２０２とドレイン電極２０４の間に電圧が印加されると、ｐｎダイオード２０５を構成するそれぞれのダイオード片（ｐｎ接合一個分）に逆バイアスがかかり、個々のｐｎ接合部（接合容量部）が電位を担う働きをする。このとき１つ１つのダイオード片の耐圧は５Ｖ程度であるが、複数個、例えば、７００Ｖ耐圧では２８０個形成することで、ダイオード片１個当たりにかかる電圧は２．５Ｖとなる。この薄膜フィールドプレートを用いることで、安定した耐圧を確保することができる。
【００４６】
また、同図（ｃ）において、ｐｎダイオード２０５（ｎ型ポリシリコン抵抗層２０６ａ）と半導体基板２００の間隔を６００ｎｍ、アルミ抵抗層２０７と半導体基板２００の間隔を１２００ｎｍとなるように、ｐｎダイオード２０５（ｎ型ポリシリコン抵抗層２０６ａ）とアルミ抵抗層２０７で構成される薄膜フィールドプレートを形成する。尚、アルミ抵抗層２０７の抵抗値を３５ｍΩ／□である。
【００４７】
この薄膜フィールドプレートは、アルミ抵抗層２０７ではなく、約２５０Ω／□の抵抗値のｎ型ポリシリコン抵抗層にして、半導体基板２００との間隔が６００ｎｍにした薄膜フィールドプレートと比べると、寄生抵抗を約１／７０００に低減できる。つまり、本発明の薄膜フィールドプレートを用いることで、抵抗成分による応答特性が向上し、薄膜フィードプレート内の過渡的な電位分布の不均一性が防止できて、高周波動作時の耐圧の低下を抑制することができる。前記のアルミ抵抗層２０７は抵抗値が小さい程効果があがる。しかし、金属アルミニウムでは層間絶縁層との密着性などの問題があり、採用が困難である。
【００４８】
また、アルミ抵抗層２０７を約２５０Ω／□の抵抗値のｎ型ポリシリコン抵抗層にして、前記の半導体基板２００との間隔を６００ｎｍから１２００ｎｍにした薄膜フィールドプレートに比べると、本発明の薄膜フィールドプレートの寄生抵抗は約１／２に低減できる。
尚、前記の寄生抵抗Ｒとは、薄膜フィールドプレートが有する抵抗成分である。またこの薄膜フィールドプレートと半導体基板２００との間に生じる浮遊容量とｐｎ接合容量を合わせた寄生容量Ｃが存在する。そのために、薄膜フィールドプレートの電位分布が半導体基板２００に反映されるに時定数τ＝ＲＣの時間がかかる。
【００４９】
そのため、本発明の薄膜フィールドプレートを用いると、素子が１００ｋＨｚ以上の高周波スイッチング動作した場合でも薄膜フィールドプレートの均一な電位分布を半導体基板２００に反映させることができて、半導体基板２００の電位分布の歪みを防止できて、耐圧低下を抑制できる。
図２８はこの発明の第１１実施例の半導体装置の要部断面図である。図２７との違いは、半円状の部分がアルミ抵抗層２０７の代わりに、ｐｎダイオード２０５と直接接続するｎ型ポリシリコン抵抗層２０６ｃで形成され、このｎ型ポリシリコン抵抗層２０６ｃの両方の端部の幅Ｗa より中央部の幅Ｗb が１μｍから５μｍ程度広くなっている点である。こうすることで、半円状の箇所のソース電極２０２（図１７参照）とドレイン電極２０４（図２７参照）の間隔が、直線箇所の間隔より広くすることができて、半円状の箇所での耐圧低下を抑制できる。また、半円状の箇所で、半導体基板２００上のｎ型ポリシリコン抵抗層２０６ｃの幅を広げることで、半導体基板２００の剥き出し領域（ｎ型ポリシリコン抵抗層２０６ｃが投影的に覆っていない箇所）を極力少なくし、半導体チップを封止するモールド樹脂に起因するイオンの影響を抑制する効果がある。
【００５０】
しかし、ｎ型ポリシリコン抵抗層２０６ｃの場合に幅Ｗb を２０μｍ程度に広げると、ｎ型ポリシリコン抵抗層２０６ｃ直下の電位を強制的に歪めてしまい、ｎ型ポリシリコン抵抗層２０６ｃのエッジ部で電界強度が高くなり、耐圧が低下する。
尚、このｎ型ポリシリコン抵抗層２０６ｃは、ｐｎダイオード２０５を形成するポリシリコンと同一で、ｎ型ポリシリコン抵抗層２０６ｂの形成時に作られる。従って、半導体基板２００との間隔はｐｎダイオード２０５、ｎ型ポリシリコン抵抗層２０６ｂと同じである。また、図２７のソース電極２０２とドレイン電極２０４は省かれている。
【００５１】
図２９はこの発明の第１２実施例の半導体装置の要部断面図である。図２７との違いは、アルミ抵抗層２０７の代わりに、両方の端部の幅Ｗa より中央部の幅Ｗb が、広くなっているアルミ抵抗層２１３が形成されている点である。これは、図２８のｎ型ポリシリコン抵抗層２０６ｃと平面形状が同じである。図２８との比較において、ｎ型ポリシリコン抵抗層２０６ｃの代わりにアルミ抵抗層２１３を用い、さらに、半導体基板２００との間隔を広げることで、図２８より薄膜フィールドプレートの寄生抵抗を低減できる。また、アルミ抵抗層２１３を用いることで、図２８で示したような電位の歪みが緩和されるために、薄膜フィールドプレートの幅（アルミ抵抗層の幅Ｗb)を広げるても、耐圧の低下を抑制できる。
【００５２】
また、図２７との比較において、半円状の箇所で、半導体基板２００上のアルミ抵抗層２１３の幅が広がることで、半導体基板２００の剥き出し領域（アルミ抵抗層２１３が投影的に覆っていない箇所）を極力少なくし、半導体チップを封止するモールド樹脂に起因するイオンの影響を、より一層抑制することができる。
【００５３】
図３０はこの発明の第１３実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。図２８との違いは、ソース電極２０２とドレイン電極４が、ソース領域２０１とドレイン領域２０３から大幅に張り出し、ｎ型ポリシリコン抵抗層２０６ｃおよびｐｎダイオード２０５に投影的に重なっている点である。尚、図中、２１４はソース電極内周端、２１５はドレイン電極外周端である。
【００５４】
薄膜フィールドプレートにより、半導体基板２００内（バルク内）の電位分布は矯正されるため、ソース電極２０２、ドレイン電極２０４の影響を受けない。そのため、７００Ｖクラスのデバイスでは、ソース電極２０２とドレイン電極２０４の間の距離の初期的には２μｍ程度まで縮めることができる。信頼性的には電極間に埋め込まれるパッシベーション膜の電界強度に対する寿命を考慮すると７μｍ程度と推定される。これによりモールドからのイオンの影響を極力減少させることが可能となる。
【００５５】
図３１はこの発明の第１４実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。図２９との違いは、ソース電極２０２とドレイン電極２０４が、ソース領域２０１とドレイン領域２０３から大幅に張り出し、アルミ抵抗層２１３およびｐｎダイオード２０５に投影的に重なっている点である。効果は第１３実施例と同じである。
【００５６】
図３２はこの発明の第１５実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。図３０との違いは、モールドからのイオンの影響を完全に遮断するために、電極間は７μｍの下方（または上方）にｎ型ポリシリコン抵抗層２１７を第２の層間絶縁膜２１２内に形成した点である。このｎ型ポリシリコン抵抗層２１７はｐ型でもよく、またアルミ抵抗層でもよい。また、このｎ型ポリシリコン抵抗層２１７は図のように、フローティングでもよく、接続孔を介して薄膜フィードプレートの中間電位に固定してもよい。
【００５７】
このｎ型ポリシリコン抵抗層２１７が、ソース電極２０２とドレイン電極２０４に挟まれた領域をドーナッツ状で投影的に覆うことで、ソース・ドレイン間に逆バイアスを印加した時には、ｐｎダイオード２０５の飽和電流やｎ型ポリシリコン抵抗層２０６ｃを流れる電流により、薄膜フィールドプレート内にほぼ均等な電位勾配が得られ、半導体基板２００側の電位がｎ型ポリシリコン抵抗層２１７の電位とほぼ等しくなり、安定した耐圧を得ることができる。
【００５８】
さらに、このｎ型ポリシリコン抵抗層２１７がプラスチックモールド中のイオンや電荷等の外乱に対するシールド効果をもつため、高温下での高電圧印加時でも耐圧の変動は極めて起こりにくくなり、素子の高信頼性を向上できる。
図３３はこの発明の第１６実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。図３１との違いは、モールドからのイオンの影響を完全に遮断するために、電極間は７μｍの下方（または上方）にｎ型ポリシリコン抵抗層２１８を第３の層間絶縁膜２１７内に形成した点である。このｎ型ポリシリコン抵抗層２１８はｐ型でもよく、またアルミ抵抗層でもよい。また、このｎ型ポリシリコン抵抗層２１８は図のように、フローティングでもよく、接続孔を介して薄膜フィードプレートの中間電位に固定してもよい。効果は第１５実施例と同じである。
【００５９】
図３４はこの発明の第１７実施例の半導体装置であり、同図（ａ）は要部平面図、同図（ｂ）は要部断面図である。図２７との違いは、アルミ抵抗層２０７がアルミ抵抗層２２０と接続し、ドーナッツ状にアルミ抵抗層が形成される点である。このアルミ抵抗層２２０によりモールドからのイオンの影響を図２７よりさらに減少させることが可能となる。尚、この発明は、図２９、図３１、図３３にも適用できる。
【００６０】
【発明の効果】
本発明のように、ソース電極とドレイン電極の間のフィールド酸化膜上に渦巻き状の薄膜層を形成することで、ソースドレイン間逆バイアス印加時には、ｐｎダイオードの飽和電流や抵抗体を流れる電流により薄膜層内にほぼ均等な電位勾配が得られ、基板側の電位が渦巻き状の薄膜層の電位とほぼ等しくなり、安定した耐圧を得ることができる。
【００６１】
さらに、渦巻き状の薄膜層がプラスチックモールド中のイオンや電荷等の外乱に対するシールド効果をもつため、高温下での高電圧印加時でも耐圧の変動は極めて起こりにくくなり、高信頼性のデバイスを提供可能とする。
一方、渦巻き状の薄膜層を形成することによりフィールドプレート効果が得られるため、オン抵抗増大の原因であるｐオフセットの濃度は、ポリシリコン薄膜層なしでの最適濃度条件（耐圧を確保できる条件）よりも低濃度化できる。つまり、オン時の主電流経路となるｎオフセット抵抗を実質低減できるため、素子の低オン抵抗化を実現できる。具体的には図２２、図２３から４０％程度低減可能となる。これにより、同一オン抵抗の場合には、パワーＭＯＳ面積を４０％程度縮小できるため、大幅なコストダウンを達成可能とする。
【００６２】
尚、本発明の実施例において、ドレイン電極の形状は楕円形をしているが、必ずしも楕円形である必要はなく、実際の素子適用においては指先を含む手のひら状の形状であっても同様の効果が得られるものである。
また、本発明のパワーＭＯＳと制御回路部をモノリシック化したパワーＩＣへの適用についても、何ら制限されるものではない。
【００６３】
また、薄膜層の複数個のｐｎダイオード／ｎ型ポリシリコン抵抗層／アルミ抵抗層で薄膜フィールドプレートを形成し、円弧部のアルミ抵抗層の幅を広げ、また半導体基板からの距離を離すことで、素子の高速なスイッチング動作を可能とし、且つ、円弧部の初期耐圧の低下を抑制する。また、アルミ電極の張り出し、また、アルミ抵抗層やポリシリコン抵抗層で、ソース・ドレイン電極間隙にシールド層を追加することにより、モールド中のイオンの影響をシャットアウトすることができて、素子耐圧の信頼性が向上する。
【００６４】
また、前記の寄生容量、寄生抵抗を低減することで、スイッチング特性を改善することができる。また、円弧部のソース電極・ドレイン電極間距離を大きくすることで、円弧部の耐圧低下を防止できる。また、ソース電極・ドレイン電極を薄膜フィールドプレート側に張り出させたり、ソース電極・ドレイン電極間にシールド用の薄膜抵抗層を配置することで、モールド中のイオンの影響を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の半導体装置の要部平面図
【図２】図１のＡ−Ａ’線で切断した要部断面図
【図３】本発明の第２実施例の半導体装置の要部平面図
【図４】図３のＡ−Ａ’線で切断した要部断面図
【図５】本発明の第３実施例の半導体装置の要部平面図
【図６】図５のＡ−Ａ’線で切断した要部断面図
【図７】本発明の第４実施例の半導体装置の要部平面図
【図８】図７のＡ−Ａ’線で切断した要部断面図
【図９】本発明の第５実施例の半導体装置の要部平面図
【図１０】図９のＡ−Ａ’線で切断した要部断面図
【図１１】本発明の第６実施例の半導体装置の要部平面図
【図１２】図１１のＡ−Ａ’線で切断した要部断面図
【図１３】第１実施例の半導体装置の等電位線図
【図１４】第２実施例の半導体装置の等電位線図
【図１５】第３実施例の半導体装置の等電位線図
【図１６】第４実施例の半導体装置の等電位線図
【図１７】第５実施例の半導体装置の等電位線図
【図１８】第６実施例の半導体装置の等電位線図
【図１９】従来例２の要部断面図（初期状態）と等電位線図
【図２０】従来例１の要部断面図（耐圧変動時）
【図２１】従来例２の要部断面図とと等電位線図
【図２２】耐圧とオン抵抗のｐオフセット濃度依存性を示す図
【図２３】耐圧とオン抵抗のｐオフセット濃度依存性を示す図
【図２４】本発明の第７実施例の半導体装置の薄膜層の平面構造図
【図２５】本発明の第８実施例の半導体装置の薄膜層の平面構造図
【図２６】本発明の第９実施例の半導体装置の薄膜層の平面構造図
【図２７】この発明の第１０実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は（ａ）のＡ部拡大図、（ｃ）は（ａ）のＸ−Ｘ線で切断した要部断面図
【図２８】この発明の第１１実施例の半導体装置の要部断面図
【図２９】この発明の第１２実施例の半導体装置の要部断面図
【図３０】この発明の第１３実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は要部断面図
【図３１】この発明の第１４実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は要部断面図
【図３２】この発明の第１５実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は要部断面図
【図３３】この発明の第１６実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は要部断面図
【図３４】この発明の第１７実施例の半導体装置であり、（ａ）は要部平面図、（ｂ）は要部断面図
【符号の説明】
１ ｐ基板
２ ベース領域
３ ｎオフセット領域
４ ｐオフセット領域
５ ソース領域
６ ドレイン領域
７ ゲート酸化膜
８ フィールド酸化膜
９ ゲート電極
１０ 薄膜層
１１ ソース電極
１２ ドレイン電極
１３ 層間膜
１４ 保護膜
１５ イオン
１５ａ ＋イオン
１５ｂ −イオン
１５ｃ −電荷
１５ｄ ＋電荷
２２ ベース領域
２４ ｐオフセット領域
２５ ソース領域
２７ ゲート絶縁膜
２９ ゲート電極
３１ ソース電極
４４ カウンタードープ領域
６４ カウンタードープ領域
７３ ｐｎダイオード群
７４ 抵抗体
８０ 薄膜層
８１、８２ １本の薄膜層
９１ 薄膜層
２００ 半導体基板
２０１ ソース領域
２０２ ソース電極
２０３ ドレイン領域
２０４ ドレイン電極
２０５ 薄膜層の複数個のｐｎダイオード
２０６ａ、２０６ｃ、２１７、２１８ ｎ型ポリシリコン抵抗層
２０６ｂ ｐ型ポリシリコン抵抗層
２０７、２１３、２２０ アルミ抵抗層
２０８ 接続孔
２０９、２１４ ソース電極内周端
２１０、２１５ ドレイン電極外周端
２１１ 第１の層間絶縁膜
２１２ 第２の層間絶縁膜
２１６ 第３の層間絶縁膜

Claims (18)

  1. 第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置であって、
    前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
    前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
    該第１の薄膜層の複数段のｐｎダイオードの他端と一端が接続する第１の薄膜抵抗層と、
    該第１の薄膜抵抗層の他端と、一端が接続し、他端が前記ドレイン電極と接続する第２の薄膜層の複数段のｐｎダイオードと、を有し、
    前記第１および第２の薄膜層の複数段のｐｎダイオード上に第１の層間絶縁膜を備え、
    前記第１の層間絶縁膜上に前記第１の薄膜抵抗層を備え、
    前記第１および第２の薄膜層の複数段のｐｎダイオードの中間段上の前記第１の層間絶縁膜に接続孔をそれぞれ備え、
    前記接続孔を介して、前記第１および第２の薄膜層の複数段のｐｎダイオードの中間段と前記第１の薄膜抵抗層を電気的に接続し、
    前記第１の薄膜抵抗層が、前記ソース電極もしくは前記ドレイン電極に沿って形成されることを特徴とする半導体装置。
  2. 前記ソース電極および前記ドレイン電極が、前記ソース領域および前記ドレイン領域を延出し、前記第１の薄膜抵抗層と投影的に重なり合い、
    前記第１の薄膜層の複数段のｐｎダイオードの一端が、前記ソース領域近傍の前記ソース電極と接続し、
    前記第２の薄膜層の複数段のｐｎダイオードの他端が、前記ドレイン領域近傍の前記ドレイン電極と接続することを特徴とする請求項１に記載の半導体装置。
  3. 前記第１および第２の薄膜層の複数段のｐｎダイオード上と、前記薄膜抵抗層上に第２の層間絶縁膜を備え、該第２の層間絶縁膜上に前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、前記ソース電極と前記ドレイン電極に挟まれた箇所の前記第２の層間絶縁膜内に第２の薄膜抵抗層を形成することを特徴とする請求項１に記載の半導体装置。
  4. 第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
    前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
    前記第１の薄膜層の複数段のｐｎダイオードの他端と一端が接続する第１の薄膜抵抗層と、
    前記第１の薄膜抵抗層の他端と、一端が接続し、他端が前記ドレイン電極と接続する第２の薄膜層の複数段のｐｎダイオードとを有し、
    前記第１および第２の薄膜層の複数段のｐｎダイオード上と、前記薄膜抵抗層上に第１の層間絶縁膜を備え、
    前記第１および第２の薄膜層の上の前記第１の層間絶縁膜に接続孔をそれぞれ備え、
    前記接続孔を介して、前記第１および第２の薄膜層と前記第１の薄膜抵抗層を電気的に接続し、
    前記第１の層間絶縁膜上に前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、前記ソース電極と前記ドレイン電極に挟まれた箇所の前記第１の層間絶縁膜内に第２の薄膜抵抗層を形成することを特徴とする半導体装置。
  5. 前記ソース電極および前記ドレイン電極が、前記ソース領域および前記ドレイン領域を延出し、前記第２の薄膜抵抗層と投影的に重なり合い、前記第１の薄膜層の複数段のｐｎダイオードの一端が、前記ソース領域近傍の前記ソース電極と接続し、前記第２の薄膜層の複数段のｐｎダイオードの他端が、前記ドレイン領域近傍の前記ドレイン電極と接続することを特徴とする請求項３または４に記載の半導体装置。
  6. 前記第２の薄膜抵抗層が、前記第１、第２の薄膜層の複数段のｐｎダイオードもしくは前記第１の薄膜抵抗層に、接続孔を介して接続することを特徴とする請求項３ないし５のいずれか一項に記載の半導体装置。
  7. 前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、前記直線部分同士が対向し、前記半円部分が対向する平面パターンで、
    前記半円部分のソース電極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗層が配置され、
    前記第１の薄膜抵抗層の幅が、前記半円部分の両端部の箇所より、前記半円部分の中央部の箇所が広いことを特徴とする請求項１ないし６のいずれか一項に記載の半導体装置。
  8. 第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
    前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
    前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
    前記第１の薄膜層の複数段のｐｎダイオードの他端と一端が接続する第１の薄膜抵抗層と、
    前記第１の薄膜抵抗層の他端と、一端が接続し、他端が前記ドレイン電極と接続する第２の薄膜層の複数段のｐｎダイオードとを有し、
    前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、該直線部分同士が対向し、前記半円部分が対向する平面パターンで、
    前記半円部分のソース電極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗層が配置され、該第１の薄膜抵抗層の幅が、前記半円部分の両端部の箇所より、前記半円部分の中央部の箇所が広いことを特徴とする半導体装置。
  9. 第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
    前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
    前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
    前記ドレイン電極と一端が接続する第２の薄膜層の複数段のｐｎダイオードと、
    前記第１の薄膜層の複数段のｐｎダイオードの他端および前記第２の薄膜層の複数段のｐｎダイオードの他端と接続し、前記ソース電極と前記ドレイン電極に沿うように一周して形成される第１の薄膜抵抗層と、を有し、
    前記第１および第２の薄膜層の上に第１の層間絶縁膜を備え、
    前記第１の層間絶縁膜上に前記第１の薄膜抵抗層を備え、
    前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、該直線部分同士が対向し、前記半円部分が対向する平面パターンで、
    前記ソース電極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗層が配置され、
    前記直線部分の前記ソース電極とドレイン電極に挟まれた箇所に、前記第１の薄膜抵抗層の第１の箇所と接続する前記第１の薄膜層と、前記第１の薄膜抵抗層の第２の箇所と接続する前記第２の薄膜層とを有することを特徴とする半導体装置。
  10. 第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
    前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
    前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
    前記ドレイン電極と一端が接続する第２の薄膜層の複数段のｐｎダイオードと、
    前記第１の薄膜層の複数段のｐｎダイオードの他端および前記第２の薄膜層の複数段のｐｎダイオードの他端と接続し、前記ソース電極と前記ドレイン電極に沿うように一周して形成される第１の薄膜抵抗層と、を有し、
    前記第１および第２の薄膜層の上に第１の層間絶縁膜を備え、
    前記第１の層間絶縁膜上に前記第１の薄膜抵抗層を備え、
    前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、該直線部分同士が対向し、前記半円部分が対向する長円形の平面パターンで、
    前記ソース電極とドレイン電極に挟まれた箇所に前記第１の薄膜抵抗層が配置され、
    前記直線部分の前記ソース電極とドレイン電極に挟まれた一方の箇所に、前記第１の薄膜抵抗層の第１の箇所と接続する第１の前記第１の薄膜層と、前記第１の薄膜抵抗層の第２の箇所と接続する第１の前記第２の薄膜層と、を有し、前記直線部分の前記ソース電極とドレイン電極に挟まれた他方の箇所に、前記第１の薄膜抵抗層の第３の箇所と接続する第２の前記第２の薄膜層と、前記第１の薄膜抵抗層の第４の箇所と接続する前記第１の薄膜層と、を有することを特徴とする半導体装置。
  11. 前記第１の第１の薄膜層の前記ソース電極またはドレイン電極と接続される位置から前記直線部分と垂直に引いた線と前記第１の第２の薄膜層が交差し、前記第２の第１の薄膜層の前記ソース電極またはドレイン電極と接続される位置から前記直線部分と垂直に引いた線と前記第２の第２の薄膜層が交差することを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１の薄膜抵抗層の幅が、前記半円部分の両端部の箇所より、前記半円部分の中央部の箇所が広いことを特徴とする請求項９ないし１１のいずれか一項に記載の半導体装置。
  13. 第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
    前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
    前記ソース電極と一端が接続し、前記ドレイン電極と他端が接続する第１の薄膜層の複数段のｐｎダイオードと、
    前記第１の薄膜層の複数段のｐｎダイオードから枝分かれし、前記ソース電極および前記ドレイン電極に平行に形成された第２導電型の抵抗体と、を有することを特徴とする半導体装置。
  14. 第１導電型の半導体基板の表面層に選択的にそれぞれ形成された第１導電型のベース領域および第２導電型で低濃度のオフセット領域と、前記ベース領域の表面層に選択的に形成された第２導電型の高濃度のソース領域と、前記オフセット領域の表面層に選択的に形成された第２導電型の高濃度のドレイン領域と、前記ソース領域と前記オフセット領域に挟まれた前記ベース領域上に少なくとも形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、前記ソース領域上に形成されたソース電極と、前記ドレイン領域上に形成されたドレイン電極と、前記オフセット領域上に選択的に形成されたフィールド絶縁膜とからなるＭＩＳ型半導体装置であって、
    前記ソース電極と前記ドレイン電極がどちらかを囲むように形成され、
    前記ソース電極と一端が接続する第１の薄膜層の複数段のｐｎダイオードと、
    前記第１の薄膜層の複数段のｐｎダイオードの他端と一端が接続する第１の薄膜抵抗層と、
    前記第１の薄膜抵抗層の他端と、一端が接続し、他端が前記ドレイン電極と接続する第２の薄膜層の複数段のｐｎダイオードとを有し、
    前記ソース電極および前記ドレイン電極の平面パターンの輪郭が直線部分と半円部分からなり、該直線部分同士が対向し、前記半円部分が対向する長円形の平面パターンで、
    前記半円部分のソース電極とドレイン電極に挟まれた箇所にそれぞれ前記第１の薄膜抵抗層が配置され、前記直線部分の前記ソース電極とドレイン電極に挟まれた一方の箇所に、前記第１の薄膜抵抗層の一方と接続する第１の前記第１の薄膜層と、前記第１の薄膜抵抗層の他方と接続する第１の前記第２の薄膜層と、を有し、前記直線部分の前記ソース電極とドレイン電極に挟まれた他方の箇所に、前記第１の薄膜抵抗層の一方と接続する第２の前記第２の薄膜層と、前記第１の薄膜抵抗層の他方と接続する第２の前記第１の薄膜層と、を有することを特徴とする半導体装置。
  15. 前記第１の第１の薄膜層の前記ソース電極またはドレイン電極と接続される位置から前記直線部分と垂直に引いた線と前記第１の第２の薄膜層が交差し、前記第２の第１の薄膜層の前記ソース電極またはドレイン電極と接続される位置から前記直線部分と垂直に引いた線と前記第２の第２の薄膜層が交差することを特徴とする請求項１４に記載の半導体装置。
  16. 前記第１の薄膜抵抗層は不純物が導入されたポリシリコンで形成されることを特徴とする請求項１ないし１５のいずれか一項に記載の半導体装置。
  17. 前記第１の薄膜抵抗層がアルミ抵抗膜で形成されることを特徴とする請求項１ないし１５のいずれか一項に記載の半導体装置。
  18. 前記ベース領域が前記オフセット領域の表面層に形成されることを特徴とする請求項１ないし１７のいずれか一項に記載の半導体装置。
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