JP2002368215A - 半導体装置 - Google Patents
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Abstract
(57)【要約】
【課題】半導体装置の耐圧とオン抵抗とのトレードオフ
関係を改善し、高耐圧、低オン抵抗でしかも高速スイッ
チングが可能な半導体装置を提供する。 【解決手段】耐圧Ｖbr（V ）の縦型半導体装置の電圧支
持層の抵抗率ρ（Ω・cm）を、 -5.34 ＋0.0316Ｖbr＜ρ＜-1.86 ＋0.0509Ｖbr で定まる範囲とする。更に、高比抵抗のｎ- ドリフト層
１２の表面露出部であるｎ- 表面領域１４の表面形状を
ｐウェル領域１３で囲まれたストライプ状とし、ｎ+ ソ
ース領域１５を含むｐウェル領域１３の面積に対するｎ
- 表面領域１４の面積比を、０．０１〜０．２の範囲と
する。
関係を改善し、高耐圧、低オン抵抗でしかも高速スイッ
チングが可能な半導体装置を提供する。 【解決手段】耐圧Ｖbr（V ）の縦型半導体装置の電圧支
持層の抵抗率ρ（Ω・cm）を、 -5.34 ＋0.0316Ｖbr＜ρ＜-1.86 ＋0.0509Ｖbr で定まる範囲とする。更に、高比抵抗のｎ- ドリフト層
１２の表面露出部であるｎ- 表面領域１４の表面形状を
ｐウェル領域１３で囲まれたストライプ状とし、ｎ+ ソ
ース領域１５を含むｐウェル領域１３の面積に対するｎ
- 表面領域１４の面積比を、０．０１〜０．２の範囲と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、金属（Ｍ）−酸化
膜（Ｏ）−半導体層（Ｓ）のゲート構造をもつＭＯＳ電
界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）等の半導体装置、特に
半導体基板の両面に設けられた電極間に電流が流れる縦
型で高耐圧、低損失の半導体装置に関する。
膜（Ｏ）−半導体層（Ｓ）のゲート構造をもつＭＯＳ電
界効果トランジスタ（ＭＯＳＦＥＴ）、絶縁ゲートバイ
ポーラトランジスタ（ＩＧＢＴ）等の半導体装置、特に
半導体基板の両面に設けられた電極間に電流が流れる縦
型で高耐圧、低損失の半導体装置に関する。
【０００２】
【従来の技術】一般に、パワー半導体素子には半導体基
板の両面に設けられた電極間に電流が流れる縦型半導体
が多用されている。図３１は従来のプレーナー型のｎチ
ャネル縦型ＭＯＳＦＥＴの一例の、主電流の流れる活性
部の断面図である。この縦型ＭＯＳＦＥＴではドレイン
金属電極２０が導電接合した低抵抗のｎ+ドレイン層１
１の上に電圧支持層となる高比抵抗のｎ- ドリフト層１
２が配置され、そのｎ- ドリフト層１２の上に選択的に
ｐウェル領域１３が配置され、そのｐウェル領域１３内
部の表面層に選択的にｎ+ ソース領域１５が形成されて
いる。
板の両面に設けられた電極間に電流が流れる縦型半導体
が多用されている。図３１は従来のプレーナー型のｎチ
ャネル縦型ＭＯＳＦＥＴの一例の、主電流の流れる活性
部の断面図である。この縦型ＭＯＳＦＥＴではドレイン
金属電極２０が導電接合した低抵抗のｎ+ドレイン層１
１の上に電圧支持層となる高比抵抗のｎ- ドリフト層１
２が配置され、そのｎ- ドリフト層１２の上に選択的に
ｐウェル領域１３が配置され、そのｐウェル領域１３内
部の表面層に選択的にｎ+ ソース領域１５が形成されて
いる。
【０００３】ｎ+ ソース領域１５とｎ- ドリフト層１２
の表面露出部分１４（以下ｎ- 表面領域と呼ぶ）とに挟
まれたｐウェル領域１３の表面上にゲート絶縁膜１７を
介してゲート電極層１８が設けられ、ｎ+ ソース領域１
５とｐウェル領域１３との表面に共通に接触してソース
電極１９が設けられている。上記デバイス内のｐウェル
領域１３のソース電極１９と接触する表面にソース電極
１９との接触抵抗を低減させ、或いはラッチアップ耐量
向上の為にｐ+ コンタクト領域２１が設けられる場合も
ある。
の表面露出部分１４（以下ｎ- 表面領域と呼ぶ）とに挟
まれたｐウェル領域１３の表面上にゲート絶縁膜１７を
介してゲート電極層１８が設けられ、ｎ+ ソース領域１
５とｐウェル領域１３との表面に共通に接触してソース
電極１９が設けられている。上記デバイス内のｐウェル
領域１３のソース電極１９と接触する表面にソース電極
１９との接触抵抗を低減させ、或いはラッチアップ耐量
向上の為にｐ+ コンタクト領域２１が設けられる場合も
ある。
【０００４】このような縦型ＭＯＳＦＥＴにおける、オ
ン状態の時のオン抵抗は素子内部の電流経路の抵抗の総
和として表すことが可能であるが、特に高耐圧素子のオ
ン抵抗では高比抵抗のｎ- ドリフト層１２の部分の抵抗
が支配的になる。ＭＯＳＦＥＴの損失を下げる為にはこ
のｎ- ドリフト層１２の比抵抗を下げたり、厚さを薄く
したりすることが有効である。しかし、オフ状態の時に
はこのｎ - ドレイン層１２が空乏化して電圧支持層とな
る為、抵抗値を下げるためにｎ-ドリフト層１２の不純
物濃度を高くして比抵抗を下げたり、厚さを薄くしたり
すると、耐圧低下が起きてしまう。
ン状態の時のオン抵抗は素子内部の電流経路の抵抗の総
和として表すことが可能であるが、特に高耐圧素子のオ
ン抵抗では高比抵抗のｎ- ドリフト層１２の部分の抵抗
が支配的になる。ＭＯＳＦＥＴの損失を下げる為にはこ
のｎ- ドリフト層１２の比抵抗を下げたり、厚さを薄く
したりすることが有効である。しかし、オフ状態の時に
はこのｎ - ドレイン層１２が空乏化して電圧支持層とな
る為、抵抗値を下げるためにｎ-ドリフト層１２の不純
物濃度を高くして比抵抗を下げたり、厚さを薄くしたり
すると、耐圧低下が起きてしまう。
【０００５】逆に耐圧の高い半導体装置ではｎ- ドリフ
ト層１２を厚くしなければならないため、必然的にオン
抵抗が高くなり、損失が大きくなる。すなわちオン抵抗
と耐圧の間にはトレードオフ関係がある。このトレード
オフ関係はＭＯＳＦＥＴだけでなく、ＩＧＢＴ、バイポ
ーラトランジスタ、ダイオード等のパワー半導体素子に
於いても、程度の差はあれ同様に成立することが知られ
ている。
ト層１２を厚くしなければならないため、必然的にオン
抵抗が高くなり、損失が大きくなる。すなわちオン抵抗
と耐圧の間にはトレードオフ関係がある。このトレード
オフ関係はＭＯＳＦＥＴだけでなく、ＩＧＢＴ、バイポ
ーラトランジスタ、ダイオード等のパワー半導体素子に
於いても、程度の差はあれ同様に成立することが知られ
ている。
【０００６】また、従来の上記のようなデバイスのｐウ
ェル領域１３は、一般的にゲート電極層１８をマスクに
して不純物を導入して形成されるため、その平面形状は
ほぼゲート電極層１８の反転形状になる。図３２、図３
３は、従来デバイスのゲート電極１８のパターンの例を
示す平面図である。図３２は、ゲート電極１８の窓あけ
形状が四角形の例であり、例えば特公平７−８３１２３
号公報等に開示されている。ｐウェル領域１３は、ゲー
ト電極１８の窓を通じた不純物導入により形成されるた
め、その平面形状は四角形となる。ｎ+ ソース領域はゲ
ート電極１８の窓を一方の端とした不純物導入により四
角環状に形成される。図３２のゲート電極１８の窓内部
には、ｐウェル領域１３及びｎ+ ソース領域と接触して
設けられるソース電極の接触領域２４が示されている。
ソース電極接触領域２４も相似の四角形とされる。
ェル領域１３は、一般的にゲート電極層１８をマスクに
して不純物を導入して形成されるため、その平面形状は
ほぼゲート電極層１８の反転形状になる。図３２、図３
３は、従来デバイスのゲート電極１８のパターンの例を
示す平面図である。図３２は、ゲート電極１８の窓あけ
形状が四角形の例であり、例えば特公平７−８３１２３
号公報等に開示されている。ｐウェル領域１３は、ゲー
ト電極１８の窓を通じた不純物導入により形成されるた
め、その平面形状は四角形となる。ｎ+ ソース領域はゲ
ート電極１８の窓を一方の端とした不純物導入により四
角環状に形成される。図３２のゲート電極１８の窓内部
には、ｐウェル領域１３及びｎ+ ソース領域と接触して
設けられるソース電極の接触領域２４が示されている。
ソース電極接触領域２４も相似の四角形とされる。
【０００７】図３３はゲート電極１８の窓あけ形状が六
角形の例であり、例えばＵＳＰ４，５９３，３０２等に
開示されている。この場合もｐウェル領域１３の平面形
状は六角形となる。ソース電極接触領域２４も相似の六
角形とされる。一方、ＭＯＳ半導体装置の耐圧を担う耐
圧構造については、一般的に活性領域の周囲にガードリ
ング構造や、フィールドプレート構造、或いは抵抗性膜
＋フィールドプレート構造等が設けられていた。
角形の例であり、例えばＵＳＰ４，５９３，３０２等に
開示されている。この場合もｐウェル領域１３の平面形
状は六角形となる。ソース電極接触領域２４も相似の六
角形とされる。一方、ＭＯＳ半導体装置の耐圧を担う耐
圧構造については、一般的に活性領域の周囲にガードリ
ング構造や、フィールドプレート構造、或いは抵抗性膜
＋フィールドプレート構造等が設けられていた。
【０００８】
【発明が解決しようとする課題】しかし一般的に耐圧
は、何れの耐圧構造の場合も使用した半導体基板および
耐圧構造から計算される理想的耐圧の９０％以下の値し
か実現できていない。そのため、目標とされる耐圧を実
現するには、半導体基板の抵抗率を高くしたり、厚さを
厚くし、或いは余裕度をもった耐圧構造を使用する必要
があり、低オン抵抗を要求されるデバイスにおいても、
オン抵抗の増大を避けられなかった。
は、何れの耐圧構造の場合も使用した半導体基板および
耐圧構造から計算される理想的耐圧の９０％以下の値し
か実現できていない。そのため、目標とされる耐圧を実
現するには、半導体基板の抵抗率を高くしたり、厚さを
厚くし、或いは余裕度をもった耐圧構造を使用する必要
があり、低オン抵抗を要求されるデバイスにおいても、
オン抵抗の増大を避けられなかった。
【０００９】オン抵抗の増大を避けられなかった理由
は、半導体基板の主たる部分の抵抗率が高い値であった
り、その厚さが厚かったためである。例えば、ｐウェル
領域１３の下のｎドリフト層１２の主な部分の抵抗率ρ
（Ωcm）について見ると、ＭＯＳＦＥＴのブレークダウ
ン電圧をＶbr（V ）としたとき従来は、 -8.89+0.0526Ｖbr< ρ<-11.86+0.0702Ｖbr なる範囲の抵抗率ρの結晶が用いられていた。
は、半導体基板の主たる部分の抵抗率が高い値であった
り、その厚さが厚かったためである。例えば、ｐウェル
領域１３の下のｎドリフト層１２の主な部分の抵抗率ρ
（Ωcm）について見ると、ＭＯＳＦＥＴのブレークダウ
ン電圧をＶbr（V ）としたとき従来は、 -8.89+0.0526Ｖbr< ρ<-11.86+0.0702Ｖbr なる範囲の抵抗率ρの結晶が用いられていた。
【００１０】構造から計算される耐圧のおよそ９０％以
下の値しか実現できない理由の一つは活性部の平面的な
配置方法に問題があるためであり、もう一つは耐圧構造
部が最適化されておらず、活性部より先に耐圧構造部で
ブレークダウンしてしまうためである。それぞれについ
て以下にもう少し詳しく説明する。先ず、活性領域につ
いては、ｐウェル領域１３の形状が図３７、図３８のよ
うな場合、各ｐウェル領域１３はｎ- ドリフト層１２の
ｎ- ドリフト表面部１４に囲まれた形状となっている。
言い換えると、ｎ- ドリフト表面部１４に対してｐウェ
ル領域１３が凸型を形成していることから、その間のｐ
ｎ接合部分の電界強度が形状効果によって高くなり、本
来ｎ- ドリフト層１２とｐウェル領域１３との不純物濃
度で決まる耐圧よりも低い耐圧となってしまう。
下の値しか実現できない理由の一つは活性部の平面的な
配置方法に問題があるためであり、もう一つは耐圧構造
部が最適化されておらず、活性部より先に耐圧構造部で
ブレークダウンしてしまうためである。それぞれについ
て以下にもう少し詳しく説明する。先ず、活性領域につ
いては、ｐウェル領域１３の形状が図３７、図３８のよ
うな場合、各ｐウェル領域１３はｎ- ドリフト層１２の
ｎ- ドリフト表面部１４に囲まれた形状となっている。
言い換えると、ｎ- ドリフト表面部１４に対してｐウェ
ル領域１３が凸型を形成していることから、その間のｐ
ｎ接合部分の電界強度が形状効果によって高くなり、本
来ｎ- ドリフト層１２とｐウェル領域１３との不純物濃
度で決まる耐圧よりも低い耐圧となってしまう。
【００１１】このことから、耐圧を確保するためにはｎ
- ドリフト層１２の不純物濃度を低くする必要があり、
それが更にオン抵抗を増加させる一因となっっていた。
このｐウェル領域１３の形状効果による耐圧低下を抑制
する一つの方法として、例えばＵＳＰ５，７２３，８９
０ではゲート電極の主要部分を一方向に延びたストライ
プ状とする方法がおこなわれている。
- ドリフト層１２の不純物濃度を低くする必要があり、
それが更にオン抵抗を増加させる一因となっっていた。
このｐウェル領域１３の形状効果による耐圧低下を抑制
する一つの方法として、例えばＵＳＰ５，７２３，８９
０ではゲート電極の主要部分を一方向に延びたストライ
プ状とする方法がおこなわれている。
【００１２】図３４は、そのゲート電極１８のパターン
を示す平面図である。この場合、ｐウェル領域１３の主
要部分の平面形状もストライプ状となる。コンタクト領
域２４もストライプ状とされる。しかし、このゲート電
極１８をストライプ状としたＭＯＳＦＥＴにおいても問
題が無いわけではない。
を示す平面図である。この場合、ｐウェル領域１３の主
要部分の平面形状もストライプ状となる。コンタクト領
域２４もストライプ状とされる。しかし、このゲート電
極１８をストライプ状としたＭＯＳＦＥＴにおいても問
題が無いわけではない。
【００１３】従来の四角形や六角形の窓を持つゲート電
極の場合、ゲート電極への制御信号はゲート電極の形状
がネットワーク的に作用するため、そのゲート抵抗は低
く抑えられていた。しかし、ゲート電極１８をストライ
プ状とした場合、ゲート電極への制御信号は、ストライ
プの両端からのみの一方向経路しか無いためゲート抵抗
は増加してしまい、後述するスイッチング損失の増大を
招くことになった。
極の場合、ゲート電極への制御信号はゲート電極の形状
がネットワーク的に作用するため、そのゲート抵抗は低
く抑えられていた。しかし、ゲート電極１８をストライ
プ状とした場合、ゲート電極への制御信号は、ストライ
プの両端からのみの一方向経路しか無いためゲート抵抗
は増加してしまい、後述するスイッチング損失の増大を
招くことになった。
【００１４】ＭＯＳＦＥＴの損失低減には、先に述べた
オン抵抗によるオン状態の損失低減と共に、スイッチン
グ時の損失低減も必要である。一般的にスイッチング時
の損失低減には、スイッチング時間の短縮、特に素子が
オン状態からオフ状態に変わる際のスイッチング時間を
短縮することが重要である。縦型ＭＯＳＦＥＴのスイッ
チング時間を短縮するためには、図３１のｎ- 表面領域
１４とゲート絶縁膜１７を介して対向しているゲート電
極１８との間で構成される容量Ｃｒｓｓを低減させるこ
とが必要である。そして、それにはｐウェル領域１３に
挟まれたｎ- 表面領域１４の幅を小さくすることが有効
である。
オン抵抗によるオン状態の損失低減と共に、スイッチン
グ時の損失低減も必要である。一般的にスイッチング時
の損失低減には、スイッチング時間の短縮、特に素子が
オン状態からオフ状態に変わる際のスイッチング時間を
短縮することが重要である。縦型ＭＯＳＦＥＴのスイッ
チング時間を短縮するためには、図３１のｎ- 表面領域
１４とゲート絶縁膜１７を介して対向しているゲート電
極１８との間で構成される容量Ｃｒｓｓを低減させるこ
とが必要である。そして、それにはｐウェル領域１３に
挟まれたｎ- 表面領域１４の幅を小さくすることが有効
である。
【００１５】しかし、ｐウェル領域１３に挟まれたｎ-
表面領域１４の幅を小さくすると、ＭＯＳＦＥＴのオン
抵抗成分の一つである、接合型電界効果トランジスタ作
用による抵抗成分（以下ＪＦＥＴ抵抗と記す）が大きく
なり、オン抵抗が高くなってしまう。このＪＦＥＴ抵抗
が高くなる問題の解決法の一つとして、例えばＵＳＰ
４，５９３，３０２に開示されているカウンタードープ
法がある。確かにその技術を用いて、オン抵抗の増加を
抑制することができるが、ＪＦＥＴ抵抗を少しでも下げ
るためｎ- 表面領域１４の幅を大きくすると耐圧低下に
繋がってしまう。この耐圧低下を避けるには、逆にカウ
ンタードープの量を少なくする必要があり、結果的にＪ
ＦＥＴ抵抗の増加抑制効果が小さくなるという堂々巡り
に陥ってしまう問題がある。
表面領域１４の幅を小さくすると、ＭＯＳＦＥＴのオン
抵抗成分の一つである、接合型電界効果トランジスタ作
用による抵抗成分（以下ＪＦＥＴ抵抗と記す）が大きく
なり、オン抵抗が高くなってしまう。このＪＦＥＴ抵抗
が高くなる問題の解決法の一つとして、例えばＵＳＰ
４，５９３，３０２に開示されているカウンタードープ
法がある。確かにその技術を用いて、オン抵抗の増加を
抑制することができるが、ＪＦＥＴ抵抗を少しでも下げ
るためｎ- 表面領域１４の幅を大きくすると耐圧低下に
繋がってしまう。この耐圧低下を避けるには、逆にカウ
ンタードープの量を少なくする必要があり、結果的にＪ
ＦＥＴ抵抗の増加抑制効果が小さくなるという堂々巡り
に陥ってしまう問題がある。
【００１６】また、スイッチング損失低減のためには、
上記Ｃｒｓｓの低減以外にゲート駆動電荷量Ｑｇの低減
も有効である。ＱｇはＭＯＳ型デバイスの入力容量Ｃｉ
ｓｓに対するゲート・ソース間電圧Ｖｇｓが０(V) から
駆動電圧Ｖ１(V) までの充電電荷量として計算され次式
で表される。
上記Ｃｒｓｓの低減以外にゲート駆動電荷量Ｑｇの低減
も有効である。ＱｇはＭＯＳ型デバイスの入力容量Ｃｉ
ｓｓに対するゲート・ソース間電圧Ｖｇｓが０(V) から
駆動電圧Ｖ１(V) までの充電電荷量として計算され次式
で表される。
【００１７】
【数１】 上式からＣｉｓｓを低減することが、Ｑｇの低減につな
がることがわかる。
がることがわかる。
【００１８】ＭＯＳ型デバイスでのＣｉｓｓは端子間容
量で下式で表される。
量で下式で表される。
【００１９】
【数２】Ｃｉｓｓ＝Ｃｇｓ＋Ｃｇｄ ここで、Ｃｇｓはゲート・ソース間容量、Ｃｇｄはゲー
ト・ドレイン間容量（＝Ｃｒｓｓ）である。
ト・ドレイン間容量（＝Ｃｒｓｓ）である。
【００２０】Ｃｒｓｓの低減には、先に記したカウンタ
ードープによるＪＦＥＴ抵抗の低減による解決策の他
に、別の解決策もある。図３５は別の解決策を取ったＭ
ＯＳＦＥＴの断面図である。ｎ- 表面領域１４と対向す
るゲート絶縁膜１７の一部に厚いゲート絶縁膜２５を設
けて、Ｃｒｓｓの低下を図っている。しかしこの場合
は、ゲート絶縁膜１７と厚いゲート絶縁膜２５の絶縁膜
に段差が生じるため、段差部分の電界強度が高くなり耐
圧低下を起こす問題がある。
ードープによるＪＦＥＴ抵抗の低減による解決策の他
に、別の解決策もある。図３５は別の解決策を取ったＭ
ＯＳＦＥＴの断面図である。ｎ- 表面領域１４と対向す
るゲート絶縁膜１７の一部に厚いゲート絶縁膜２５を設
けて、Ｃｒｓｓの低下を図っている。しかしこの場合
は、ゲート絶縁膜１７と厚いゲート絶縁膜２５の絶縁膜
に段差が生じるため、段差部分の電界強度が高くなり耐
圧低下を起こす問題がある。
【００２１】更にＣｇｓの低減には、ゲート電極１８の
面積を小さくする方法が考えられるが、例えば図３４に
示すストライプ状ゲート電極の場合、ゲート電極の幅を
細くすると、前述のデバイス内部のゲート抵抗が増加し
てスイッチング損失が増加する。一方、耐圧構造部につ
いては、電圧支持層であるｎ- ドリフト層１２上に配置
されたソース電極１９と同じ電位のｐウェル領域１３の
最外周部において、ｐウェル領域１３とｎ- ドリフト層
１２との間のｐｎ接合が曲率を持っているため、電圧印
加時にこの曲率部分の電界強度が平面接合の場合より増
大し、耐圧支持層の構造から計算される耐圧より低い印
加電圧で臨界電界強度に到達し、ブレークダウンするの
である。
面積を小さくする方法が考えられるが、例えば図３４に
示すストライプ状ゲート電極の場合、ゲート電極の幅を
細くすると、前述のデバイス内部のゲート抵抗が増加し
てスイッチング損失が増加する。一方、耐圧構造部につ
いては、電圧支持層であるｎ- ドリフト層１２上に配置
されたソース電極１９と同じ電位のｐウェル領域１３の
最外周部において、ｐウェル領域１３とｎ- ドリフト層
１２との間のｐｎ接合が曲率を持っているため、電圧印
加時にこの曲率部分の電界強度が平面接合の場合より増
大し、耐圧支持層の構造から計算される耐圧より低い印
加電圧で臨界電界強度に到達し、ブレークダウンするの
である。
【００２２】以上のような種々の問題に鑑み本発明の目
的は、オン抵抗と耐圧とのトレードオフ関係を大幅に改
善し、高耐圧でありながらオン抵抗の低減をはかり、更
にスイッチング損失の低減も同時に実現可能な半導体素
子を提供することにある。
的は、オン抵抗と耐圧とのトレードオフ関係を大幅に改
善し、高耐圧でありながらオン抵抗の低減をはかり、更
にスイッチング損失の低減も同時に実現可能な半導体素
子を提供することにある。
【００２３】
【課題を解決するための手段】上記課題解決のため本発
明は、第一もしくは第二導電型の低抵抗層と、その低抵
抗層上に配置された第一導電型電圧支持層と、その電圧
支持層上に配置された第二導電型ウェル領域とを備えた
半導体装置において、前記ウェル領域の下の電圧支持層
の主たる部分の抵抗率をρ（Ωcm）とし、半導体装置の
ブレークダウン電圧をＶbr（V ）としたとき、ρを -5.34+0.0316Ｖbr< ρ<-8.60+0.0509 Ｖbr に定める範囲とする。
明は、第一もしくは第二導電型の低抵抗層と、その低抵
抗層上に配置された第一導電型電圧支持層と、その電圧
支持層上に配置された第二導電型ウェル領域とを備えた
半導体装置において、前記ウェル領域の下の電圧支持層
の主たる部分の抵抗率をρ（Ωcm）とし、半導体装置の
ブレークダウン電圧をＶbr（V ）としたとき、ρを -5.34+0.0316Ｖbr< ρ<-8.60+0.0509 Ｖbr に定める範囲とする。
【００２４】更にρを -5.34+0.0316Ｖbr< ρ<-7.71+0.0456 Ｖbr 又は -5.34+0.0316Ｖbr< ρ<-6.82+0.0404 Ｖbr に定める範囲とする。
【００２５】これらは、仮にブレークダウン電圧Ｖbrを
１０００V とすると最大抵抗率が４２．３、３７．８
９、３３．５８Ωcmに相当する。従来の５８．３４Ωcm
より大幅な低抵抗率化がなされることになり、半導体装
置の低オン抵抗が可能になる。このような低抵抗率の半
導体基板の使用ができた背景には、後記発明の実施の形
態の項で述べるような半導体結晶本来の耐圧を実現する
ための種々の実験やシミュレーション、工夫がなされた
ことがある。
１０００V とすると最大抵抗率が４２．３、３７．８
９、３３．５８Ωcmに相当する。従来の５８．３４Ωcm
より大幅な低抵抗率化がなされることになり、半導体装
置の低オン抵抗が可能になる。このような低抵抗率の半
導体基板の使用ができた背景には、後記発明の実施の形
態の項で述べるような半導体結晶本来の耐圧を実現する
ための種々の実験やシミュレーション、工夫がなされた
ことがある。
【００２６】低抵抗率化とともに、電圧支持層の前記ウ
ェル領域と前記低抵抗層とに挟まれた部分の厚さｔ( μ
m ）についても 1.26+0.0589 Ｖbr< ｔ<1.96+0.0916Ｖbr に定める範囲、更にｔを 1.26+0.0589 Ｖbr< ｔ<1.68+0.0785Ｖbr に定める範囲とすることが可能となった。
ェル領域と前記低抵抗層とに挟まれた部分の厚さｔ( μ
m ）についても 1.26+0.0589 Ｖbr< ｔ<1.96+0.0916Ｖbr に定める範囲、更にｔを 1.26+0.0589 Ｖbr< ｔ<1.68+0.0785Ｖbr に定める範囲とすることが可能となった。
【００２７】これらは、仮にブレークダウン電圧Ｖbrを
１０００V とすると最大厚さが９３．５６、８０．１８
μm に相当する。従来の約１００μm より薄層化がなさ
れることになる。そして、このρ、ｔの値の選択は、Ｖ
brが１００V から５０００V の範囲において特に効果的
であり、２００V から２０００V の範囲で顕著な低オン
抵抗化が達成される。
１０００V とすると最大厚さが９３．５６、８０．１８
μm に相当する。従来の約１００μm より薄層化がなさ
れることになる。そして、このρ、ｔの値の選択は、Ｖ
brが１００V から５０００V の範囲において特に効果的
であり、２００V から２０００V の範囲で顕著な低オン
抵抗化が達成される。
【００２８】また、低オン抵抗とスイッチング損失との
低減を両立させるため、第一もしくは第二導電型低抵抗
層と、その低抵抗層上に配置された少なくとも第一導電
形電圧支持層と、その電圧支持層の表面層に配置された
第二導電型ウェル領域と、その第二導電型ウェル領域の
表面層に配置された第一導電型ソース領域と、第一導電
型ソース領域に隣接した第二導電型ウェル領域の表面上
にゲート絶縁膜を介して設けられたゲート電極と、第一
導電型ソース領域と第二導電型ウェル領域との表面に共
通に接触して設けられたソース電極と、低抵抗層の裏面
側に設けられたドレイン電極とを有するＭＯＳ型半導体
装置において、次のような手段を取る。
低減を両立させるため、第一もしくは第二導電型低抵抗
層と、その低抵抗層上に配置された少なくとも第一導電
形電圧支持層と、その電圧支持層の表面層に配置された
第二導電型ウェル領域と、その第二導電型ウェル領域の
表面層に配置された第一導電型ソース領域と、第一導電
型ソース領域に隣接した第二導電型ウェル領域の表面上
にゲート絶縁膜を介して設けられたゲート電極と、第一
導電型ソース領域と第二導電型ウェル領域との表面に共
通に接触して設けられたソース電極と、低抵抗層の裏面
側に設けられたドレイン電極とを有するＭＯＳ型半導体
装置において、次のような手段を取る。
【００２９】まず、電圧支持層が表面に達している部分
である第一導電型表面領域が第二導電型ウェル領域に囲
まれているものとする。そのようにすれば、第二導電形
ウェル領域が第一導電形表面領域に囲まれて配置された
構造の従来のデバイスと異なり、第二導電形ウェル領域
の形状効果による電界の強度の増加を抑制することが可
能となり、電圧支持層を低抵抗化しても高い耐圧が確保
できるようになる。そして電圧支持層を低抵抗化すれ
ば、低オン抵抗化が実現出来る。
である第一導電型表面領域が第二導電型ウェル領域に囲
まれているものとする。そのようにすれば、第二導電形
ウェル領域が第一導電形表面領域に囲まれて配置された
構造の従来のデバイスと異なり、第二導電形ウェル領域
の形状効果による電界の強度の増加を抑制することが可
能となり、電圧支持層を低抵抗化しても高い耐圧が確保
できるようになる。そして電圧支持層を低抵抗化すれ
ば、低オン抵抗化が実現出来る。
【００３０】更に前記半導体表面におけるＭＯＳ構造を
備えた第一導電形ソース領域を含めた第二導電形ウェル
領域の表面積に対する前記第二導電形ウェルに囲まれて
配置された第一導電形表面領域の面積比率を小さくする
ことによって、第一導電形表面領域とゲート絶縁膜を介
して対向するゲート電極との間で構成される容量Ｃｒｓ
ｓを低減することが可能となる。しかし、前記半導体表
面の第１導電形ドレイン領域の面積比率を小さくする
と、先に説明したようにオン抵抗が高くなる。
備えた第一導電形ソース領域を含めた第二導電形ウェル
領域の表面積に対する前記第二導電形ウェルに囲まれて
配置された第一導電形表面領域の面積比率を小さくする
ことによって、第一導電形表面領域とゲート絶縁膜を介
して対向するゲート電極との間で構成される容量Ｃｒｓ
ｓを低減することが可能となる。しかし、前記半導体表
面の第１導電形ドレイン領域の面積比率を小さくする
と、先に説明したようにオン抵抗が高くなる。
【００３１】この第一導電形表面領域の面積比率を変え
た試作デバイスについての、その面積比率と先に記した
ゲート・ドレイン間容量Ｃｒｓｓおよびオン抵抗Ｒｏｎ
との関係を図６に示す。横軸は第一導電形ソース領域を
含めた第二導電形ウェル領域の表面積に対する第一導電
形表面領域の面積比率、縦軸はＣｒｓｓおよびＲｏｎで
ある。なおこの試作実験は、後述する実施例１のタイプ
の活性領域の面積を約１６mm2 としたｎチャネルＭＯＳ
ＦＥＴについておこなったものである。第一導電形表面
領域の長さは３．６mmである。
た試作デバイスについての、その面積比率と先に記した
ゲート・ドレイン間容量Ｃｒｓｓおよびオン抵抗Ｒｏｎ
との関係を図６に示す。横軸は第一導電形ソース領域を
含めた第二導電形ウェル領域の表面積に対する第一導電
形表面領域の面積比率、縦軸はＣｒｓｓおよびＲｏｎで
ある。なおこの試作実験は、後述する実施例１のタイプ
の活性領域の面積を約１６mm2 としたｎチャネルＭＯＳ
ＦＥＴについておこなったものである。第一導電形表面
領域の長さは３．６mmである。
【００３２】図６よりＣｒｓｓは第一導電形表面領域の
面積比率に比例して大きくなることがわかる。従って、
面積比率はできるだけ小さいほうが望ましく、Ｃｒｓｓ
を実デバイスで許容できる１５pF以下とするには、面積
比率を０．２３以下とする必要がある。一方Ｒｏｎは、
第一導電形表面領域の面積比率が０．１５ないし０．２
で最小となる。面積比率が０．２より大きくなると緩や
かに造大し、逆に０．１５よりも小さくなると、急速に
増大している。従って、Ｒｏｎを実デバイスで許容出来
うる最小値の２倍以下に抑えるためには、面積比率を
０．０１以上とする必要がある。
面積比率に比例して大きくなることがわかる。従って、
面積比率はできるだけ小さいほうが望ましく、Ｃｒｓｓ
を実デバイスで許容できる１５pF以下とするには、面積
比率を０．２３以下とする必要がある。一方Ｒｏｎは、
第一導電形表面領域の面積比率が０．１５ないし０．２
で最小となる。面積比率が０．２より大きくなると緩や
かに造大し、逆に０．１５よりも小さくなると、急速に
増大している。従って、Ｒｏｎを実デバイスで許容出来
うる最小値の２倍以下に抑えるためには、面積比率を
０．０１以上とする必要がある。
【００３３】これらを総合して面積比率は、０．０１〜
０．２の範囲とすることが望ましい。そうすれば、低オ
ン抵抗と低Ｃｒｓｓを兼ね備えたデバイスが実現でき
る。次に、表面における第一導電型表面領域の形状が、
幅に対して長さの長いストライプ状をなすものとする。
そのようにしてもまた、ストライプ状の第一導電型表面
領域が第二導電型ウェル領域に囲まれているので、従来
のデバイスのような第二導電型ウェル領域が第一導電型
表面領域に囲まれて配置された構造と異なり、第二導電
型ウェル領域の形状効果による電界の強度の増加を抑制
することが可能となり、電圧支持層を低抵抗化しても高
い耐圧が確保できるようになる。
０．２の範囲とすることが望ましい。そうすれば、低オ
ン抵抗と低Ｃｒｓｓを兼ね備えたデバイスが実現でき
る。次に、表面における第一導電型表面領域の形状が、
幅に対して長さの長いストライプ状をなすものとする。
そのようにしてもまた、ストライプ状の第一導電型表面
領域が第二導電型ウェル領域に囲まれているので、従来
のデバイスのような第二導電型ウェル領域が第一導電型
表面領域に囲まれて配置された構造と異なり、第二導電
型ウェル領域の形状効果による電界の強度の増加を抑制
することが可能となり、電圧支持層を低抵抗化しても高
い耐圧が確保できるようになる。
【００３４】更に、前記半導体表面における前記ストラ
イプ状の第一導電型表面領域の主たる部分の幅を０．１
〜２μm の範囲とする。第一導電型表面領域のストライ
プの幅を小さくすることによって、第一導電形表面領域
とゲート絶縁膜を介して対向するゲート電極との間で構
成される容量Ｃｒｓｓを低減することが可能となる。し
かし、同時にオン抵抗が高くなる。
イプ状の第一導電型表面領域の主たる部分の幅を０．１
〜２μm の範囲とする。第一導電型表面領域のストライ
プの幅を小さくすることによって、第一導電形表面領域
とゲート絶縁膜を介して対向するゲート電極との間で構
成される容量Ｃｒｓｓを低減することが可能となる。し
かし、同時にオン抵抗が高くなる。
【００３５】第一導電形表面領域の幅を変えた試作デバ
イスについての、第一導電形表面領域の幅とＣｒｓｓお
よびオン抵抗Ｒｏｎとの関係を図７に示す。横軸は第一
導電形表面領域の幅、縦軸はＣｒｓｓおよびＲｏｎであ
る。第一導電形表面領域の長さは３．６mmとした。図７
よりＣｒｓｓは第一導電形表面領域の幅に比例して大き
くなることがわかる。従って、幅はできるだけ小さいほ
うが望ましく、Ｃｒｓｓを実デバイスで許容できる１５
pF以下とするには、幅を約３μm 以下とする必要があ
る。
イスについての、第一導電形表面領域の幅とＣｒｓｓお
よびオン抵抗Ｒｏｎとの関係を図７に示す。横軸は第一
導電形表面領域の幅、縦軸はＣｒｓｓおよびＲｏｎであ
る。第一導電形表面領域の長さは３．６mmとした。図７
よりＣｒｓｓは第一導電形表面領域の幅に比例して大き
くなることがわかる。従って、幅はできるだけ小さいほ
うが望ましく、Ｃｒｓｓを実デバイスで許容できる１５
pF以下とするには、幅を約３μm 以下とする必要があ
る。
【００３６】一方Ｒｏｎは、第一導電型表面領域の幅が
１．５ないし２μm で最小となる。幅が２．５μm より
大きくなると緩やかに増大し、逆に１μm よりも小さく
なると、急速に増大している。従って、Ｒｏｎを実デバ
イスで許容出来うる最小値の２倍以下に抑えるために
は、幅を０．１μm 以上とする必要がある。このように
ドレイン領域が短い範囲ではオン抵抗とＣｒｓｓはトレ
ードオフの関係にある。実使用上低オン抵抗で低Ｃｒｓ
ｓを両立するにはＣｒｓｓが１５ｐＦ以下でオン抵抗が
１．５Ω以下が望ましいことから第一導電型表面領域の
幅は０．１μm 以上、２μm 以下の範囲に限定される。
そうして小さいＣｒｓｓが実現できれば、スイッチング
損失を小さくすることができる。
１．５ないし２μm で最小となる。幅が２．５μm より
大きくなると緩やかに増大し、逆に１μm よりも小さく
なると、急速に増大している。従って、Ｒｏｎを実デバ
イスで許容出来うる最小値の２倍以下に抑えるために
は、幅を０．１μm 以上とする必要がある。このように
ドレイン領域が短い範囲ではオン抵抗とＣｒｓｓはトレ
ードオフの関係にある。実使用上低オン抵抗で低Ｃｒｓ
ｓを両立するにはＣｒｓｓが１５ｐＦ以下でオン抵抗が
１．５Ω以下が望ましいことから第一導電型表面領域の
幅は０．１μm 以上、２μm 以下の範囲に限定される。
そうして小さいＣｒｓｓが実現できれば、スイッチング
損失を小さくすることができる。
【００３７】また、ストライプ状の第一導電型表面領域
の主たる部分の幅が広がると表面での電界強度の高くな
り耐圧が低下する。一方、上記表面ドレイン領域の主た
る部分の幅が狭くなるとＪＦＥＴ抵抗が増加してオン抵
抗が高くなるが、上のように最適の寸法範囲を限定する
ことで耐圧が低下せず、オン抵抗が高くならないデバイ
スが可能となる。
の主たる部分の幅が広がると表面での電界強度の高くな
り耐圧が低下する。一方、上記表面ドレイン領域の主た
る部分の幅が狭くなるとＪＦＥＴ抵抗が増加してオン抵
抗が高くなるが、上のように最適の寸法範囲を限定する
ことで耐圧が低下せず、オン抵抗が高くならないデバイ
スが可能となる。
【００３８】ストライプ状の第一導電型表面領域の場合
にも、第二導電形ウェル領域と第一導電形ソース領域と
の表面積の和に対する前記第二導電形ウェルに囲まれて
配置された第一導電形表面領域の面積比率を小さくする
ことによって、第一導電形表面領域とゲート絶縁膜を介
して対向するゲート電極との間で構成される容量Ｃｒｓ
ｓを低減することが可能となる。同時にオン抵抗が増大
するが、先に述べたように第一導電型表面領域の面積比
率の範囲を限定することで、耐圧の低下が起きずに、オ
ン抵抗の増加が許容範囲内で、Ｃｒｓｓも小さく抑える
ことが出来るデバイスが可能となる。
にも、第二導電形ウェル領域と第一導電形ソース領域と
の表面積の和に対する前記第二導電形ウェルに囲まれて
配置された第一導電形表面領域の面積比率を小さくする
ことによって、第一導電形表面領域とゲート絶縁膜を介
して対向するゲート電極との間で構成される容量Ｃｒｓ
ｓを低減することが可能となる。同時にオン抵抗が増大
するが、先に述べたように第一導電型表面領域の面積比
率の範囲を限定することで、耐圧の低下が起きずに、オ
ン抵抗の増加が許容範囲内で、Ｃｒｓｓも小さく抑える
ことが出来るデバイスが可能となる。
【００３９】いくつかの手段を１つのデバイス内で満足
する構造とすることでより性能の向上するデバイスが可
能となる。ストライプ状の第一導電型表面領域の長さが
長くなると、同一面積でのチャネル幅が広がることから
オン抵抗が低くなるが、一方でデバイス内部のゲート抵
抗が高くなり、このことでスイッチング時間が遅くな
り、スイッチング損失が増加する。
する構造とすることでより性能の向上するデバイスが可
能となる。ストライプ状の第一導電型表面領域の長さが
長くなると、同一面積でのチャネル幅が広がることから
オン抵抗が低くなるが、一方でデバイス内部のゲート抵
抗が高くなり、このことでスイッチング時間が遅くな
り、スイッチング損失が増加する。
【００４０】逆に第一導電型表面領域の長さ方向の途中
にゲート電極を設ける等して、長さを短くすると、デバ
イス内部のゲート抵抗は小さくなりスイッチング時間が
短くなることでスイッチング損失が低減するものの、同
一面積でのチャネル幅が狭くなることからオン抵抗が高
くなる。つまり第一導電型表面領域の長さを適当な範囲
に限定することが重要である。
にゲート電極を設ける等して、長さを短くすると、デバ
イス内部のゲート抵抗は小さくなりスイッチング時間が
短くなることでスイッチング損失が低減するものの、同
一面積でのチャネル幅が狭くなることからオン抵抗が高
くなる。つまり第一導電型表面領域の長さを適当な範囲
に限定することが重要である。
【００４１】第一導電形表面領域の長さを変えた試作デ
バイスについての、第一導電形表面領域の長さとスイッ
チング時間を支配する入力容量Ｃｉｓｓおよびオン抵抗
Ｒｏｎとの関係を図８、９、１０、１１に示す。横軸は
第一導電形表面領域の長さ、縦軸はＣｉｓｓまたはＲｏ
ｎである。第一導電形表面領域の幅１．６μm 、表面積
比率は０．１２とした。
バイスについての、第一導電形表面領域の長さとスイッ
チング時間を支配する入力容量Ｃｉｓｓおよびオン抵抗
Ｒｏｎとの関係を図８、９、１０、１１に示す。横軸は
第一導電形表面領域の長さ、縦軸はＣｉｓｓまたはＲｏ
ｎである。第一導電形表面領域の幅１．６μm 、表面積
比率は０．１２とした。
【００４２】図８において、第一導電形表面領域の長さ
が５００μm 以上になるとＣｉｓｓは殆ど変わらない値
となるが、５００μm 以下では徐々に増加を示してい
る。図９は図８の中の第一導電形表面領域の長さが４０
０μm 以下の部分を拡大した特性図である。図９からＣ
ｉｓｓは１００μm 以下になると急激に増大することが
わかる。このことから、スイッチング時間を短くするた
めにはｎ- 表面領域の１方向に沿った長さは１００μm
以上、望ましくは５００μm 以上に限定されるべきであ
ることがわかる。
が５００μm 以上になるとＣｉｓｓは殆ど変わらない値
となるが、５００μm 以下では徐々に増加を示してい
る。図９は図８の中の第一導電形表面領域の長さが４０
０μm 以下の部分を拡大した特性図である。図９からＣ
ｉｓｓは１００μm 以下になると急激に増大することが
わかる。このことから、スイッチング時間を短くするた
めにはｎ- 表面領域の１方向に沿った長さは１００μm
以上、望ましくは５００μm 以上に限定されるべきであ
ることがわかる。
【００４３】次にオン抵抗との関係を図１０と図１１に
示す。図１０に見られるように第一導電形表面領域の長
さが５００μｍ以上になるとオン抵抗は殆ど変わらない
値となるが、５００μｍ以下では徐々に増加を示してい
る。図１１は図１０の中のドレイン領域の長さが４００
μｍ以下の部分を拡大した特性である。図１１からオン
抵抗は１００μｍ以下になると急激に増加する。このこ
とから、オン抵抗を低くするためには表ｎ- 表面領域の
１方向に沿った長さは１００μm 以上、特に５００μｍ
以上に限定されるべきである。
示す。図１０に見られるように第一導電形表面領域の長
さが５００μｍ以上になるとオン抵抗は殆ど変わらない
値となるが、５００μｍ以下では徐々に増加を示してい
る。図１１は図１０の中のドレイン領域の長さが４００
μｍ以下の部分を拡大した特性である。図１１からオン
抵抗は１００μｍ以下になると急激に増加する。このこ
とから、オン抵抗を低くするためには表ｎ- 表面領域の
１方向に沿った長さは１００μm 以上、特に５００μｍ
以上に限定されるべきである。
【００４４】そのようにすれば、オン抵抗が低く、スイ
ッチング損失の小さいデバイスが実現出来る。また、ゲ
ート電極がストライプ状の複数の部分であってもよい。
そのようなゲート電極をマスクとして第二導電形ウェル
領域を形成すれば、その下方に必然的に第二導電形ウェ
ル領域で周囲を囲まれたストライプ状の第一導電型表面
領域が形成される。
ッチング損失の小さいデバイスが実現出来る。また、ゲ
ート電極がストライプ状の複数の部分であってもよい。
そのようなゲート電極をマスクとして第二導電形ウェル
領域を形成すれば、その下方に必然的に第二導電形ウェ
ル領域で周囲を囲まれたストライプ状の第一導電型表面
領域が形成される。
【００４５】先に、第一導電型表面領域の幅は０．１μ
m 以上、２μm 以下の範囲に限定されると記した。第一
導電型表面領域の幅は、第二導電形ウェル領域を形成す
る際のマスクとなるゲート電極の幅と不純物濃度の横方
向への拡散距離で決定される。従って、第一導電型表面
領域の幅を上記の適当な値にするためには、横方向拡散
距離を約２μm 弱とすると、ゲート電極の幅を４〜８μ
m 、望ましくは５〜７μm とするのが良いことになる。
m 以上、２μm 以下の範囲に限定されると記した。第一
導電型表面領域の幅は、第二導電形ウェル領域を形成す
る際のマスクとなるゲート電極の幅と不純物濃度の横方
向への拡散距離で決定される。従って、第一導電型表面
領域の幅を上記の適当な値にするためには、横方向拡散
距離を約２μm 弱とすると、ゲート電極の幅を４〜８μ
m 、望ましくは５〜７μm とするのが良いことになる。
【００４６】また、同じ理由で第一導電型表面領域の長
さは、ストライプ状ゲート電極の長さで決定されるの
で、ストライプ状ゲート電極の値についても先に記した
第一導電型表面領域の適当な値である１００μm 以上、
望ましくは５００μm 以上とするのがよいことになる。
ストライプ状のゲート電極間をつなぐ幅の狭いブリッジ
部分を有するものとすれば、ゲート抵抗が低減される。
さは、ストライプ状ゲート電極の長さで決定されるの
で、ストライプ状ゲート電極の値についても先に記した
第一導電型表面領域の適当な値である１００μm 以上、
望ましくは５００μm 以上とするのがよいことになる。
ストライプ状のゲート電極間をつなぐ幅の狭いブリッジ
部分を有するものとすれば、ゲート抵抗が低減される。
【００４７】そして、そのゲート電極のブリッジ部分の
幅は４μm 未満であるものとする。４μm 未満であれ
ば、第二導電型ウェル領域を形成する際の横方向拡散距
離を約２μm とすると、ブリッジ部分の下方は両側から
の拡散により、第二導電型ウェル領域がつながってしま
い、第一導電型表面領域を囲む第二導電型ウェル領域が
形成される。
幅は４μm 未満であるものとする。４μm 未満であれ
ば、第二導電型ウェル領域を形成する際の横方向拡散距
離を約２μm とすると、ブリッジ部分の下方は両側から
の拡散により、第二導電型ウェル領域がつながってしま
い、第一導電型表面領域を囲む第二導電型ウェル領域が
形成される。
【００４８】ゲート電極のブリッジ部分の配置頻度につ
いては、ゲート電極の長さ５０μm当り一個以下、望ま
しくは２５０μm 当り一個以下とする。ゲート電極のブ
リッジ部分を多数設けると、デバイス内部のゲート抵抗
は小さくなるものの、ゲート・ドレイン間容量Ｃｇｄが
増すので、スイッチング速度が遅く、スイッチング損失
が増すことになる。また、ゲート電極の下方は、両側か
らの拡散により、第二導電型ウェル領域がつながるが、
その表面層に形成される第一導電型ソース領域の拡散深
さは浅いため、横方向拡散距離も短くつながらない。従
って、ゲート電極のブリッジ部分の下方はチャネルが形
成されず無効領域となるので、同一面積でのチャネル幅
が狭くなることからオン抵抗が高くなる。ブリッジ部分
を無闇に数を増やすことは得策でない。ストライプ状ゲ
ート電極の長さ１００μm 、望ましくは５００μm の間
に１個以上設けない方が良い。
いては、ゲート電極の長さ５０μm当り一個以下、望ま
しくは２５０μm 当り一個以下とする。ゲート電極のブ
リッジ部分を多数設けると、デバイス内部のゲート抵抗
は小さくなるものの、ゲート・ドレイン間容量Ｃｇｄが
増すので、スイッチング速度が遅く、スイッチング損失
が増すことになる。また、ゲート電極の下方は、両側か
らの拡散により、第二導電型ウェル領域がつながるが、
その表面層に形成される第一導電型ソース領域の拡散深
さは浅いため、横方向拡散距離も短くつながらない。従
って、ゲート電極のブリッジ部分の下方はチャネルが形
成されず無効領域となるので、同一面積でのチャネル幅
が狭くなることからオン抵抗が高くなる。ブリッジ部分
を無闇に数を増やすことは得策でない。ストライプ状ゲ
ート電極の長さ１００μm 、望ましくは５００μm の間
に１個以上設けない方が良い。
【００４９】第一導電型表面ドレイン領域の第二導電型
ウェル領域より浅い部分に、ウェル領域の下の第一導電
型電圧支持層の主たる部分より抵抗率の低い領域を設け
ることが、低オン抵抗化に効果的である。次に耐圧を高
めるための耐圧構造部分については次のような手段を取
る。まず、第一もしくは第二導電型の低抵抗層と、その
低抵抗層上に配置された第一導電型電圧支持層と、その
電圧支持層の表面層に配置された第二導電型ウェル領域
と、半導体表面において前記第二導電型ウェル領域を囲
んで配置された複数の第二導電型ガードリングを備えた
半導体装置において、半導体装置の耐圧をＶbr(V) 、前
記複数の第二導電型ガードリングの数をｎ（本）とした
とき、ｎを１．０×Ｖbr／１００以上、より好ましく
は、１．５×Ｖbr／１００以上とする。
ウェル領域より浅い部分に、ウェル領域の下の第一導電
型電圧支持層の主たる部分より抵抗率の低い領域を設け
ることが、低オン抵抗化に効果的である。次に耐圧を高
めるための耐圧構造部分については次のような手段を取
る。まず、第一もしくは第二導電型の低抵抗層と、その
低抵抗層上に配置された第一導電型電圧支持層と、その
電圧支持層の表面層に配置された第二導電型ウェル領域
と、半導体表面において前記第二導電型ウェル領域を囲
んで配置された複数の第二導電型ガードリングを備えた
半導体装置において、半導体装置の耐圧をＶbr(V) 、前
記複数の第二導電型ガードリングの数をｎ（本）とした
とき、ｎを１．０×Ｖbr／１００以上、より好ましく
は、１．５×Ｖbr／１００以上とする。
【００５０】第二導電型ガードリングの数ｎ（本）を変
えた２次元シミュレーションと試作デバイスについて
の、ガードリングの数ｎと耐圧Ｖbr (V)との関係を図１
４に示す。横軸は耐圧Ｖbr (V)、縦軸はガードリングの
数ｎである。実験に使用したｎ- ドリフト層の特性は、
Ｓｉに不純物としてリンを用いたウウェハの特性で、比
抵抗ρ＝１８Ωcm、厚さｔ＝４８．５μm のＳｉ（ｂ1
線）と、ρ＝３２．５Ωcm，ｔ＝７６．５μm のＳｉ
（ｂ2 線）の２種類である。
えた２次元シミュレーションと試作デバイスについて
の、ガードリングの数ｎと耐圧Ｖbr (V)との関係を図１
４に示す。横軸は耐圧Ｖbr (V)、縦軸はガードリングの
数ｎである。実験に使用したｎ- ドリフト層の特性は、
Ｓｉに不純物としてリンを用いたウウェハの特性で、比
抵抗ρ＝１８Ωcm、厚さｔ＝４８．５μm のＳｉ（ｂ1
線）と、ρ＝３２．５Ωcm，ｔ＝７６．５μm のＳｉ
（ｂ2 線）の２種類である。
【００５１】各ウェハ共、始めガードリングの本数が増
えるに従い耐圧Ｖｂｒも高くなっている。しかし、ｎ-
ドリフト層のＳｉ特性から計算される平面接合の場合の
理論耐圧（それぞれ、６５４V 、１０１１V ）の９７〜
９８％程度の耐圧で飽和してしまい、それ以上ではガー
ドリング本数を増やしても耐圧は変わらなくなる。ガー
ドリングの数ｎとしては、急速に耐圧が向上する領域が
終わる境界としてｎ＝１．０× Ｖｂｒ／１００ の式
（ｂ3 線）が規定される。更にガードリング本数を増や
しても殆ど耐圧増加が起きない耐圧となるガードリング
本数を示す関係はｎ＝１．５× Ｖｂｒ／１００（ｂ4
線）となる。
えるに従い耐圧Ｖｂｒも高くなっている。しかし、ｎ-
ドリフト層のＳｉ特性から計算される平面接合の場合の
理論耐圧（それぞれ、６５４V 、１０１１V ）の９７〜
９８％程度の耐圧で飽和してしまい、それ以上ではガー
ドリング本数を増やしても耐圧は変わらなくなる。ガー
ドリングの数ｎとしては、急速に耐圧が向上する領域が
終わる境界としてｎ＝１．０× Ｖｂｒ／１００ の式
（ｂ3 線）が規定される。更にガードリング本数を増や
しても殆ど耐圧増加が起きない耐圧となるガードリング
本数を示す関係はｎ＝１．５× Ｖｂｒ／１００（ｂ4
線）となる。
【００５２】従来の技術の耐圧構造では、前記Ｓｉ特性
から計算される平面接合耐圧の９０％程度に止まること
から、上式で示される以上のガードリング本数とするこ
とで高耐圧化の効果が期待出来る。一方、ｎの上限とし
ては、６．０×Ｖbr／１００以下と規定する。ガードリ
ングの本数を増やすと耐圧構造幅が広くなり、実デバイ
スではチップサイズが大きくなる弊害を生じる。図１４
から、ガードリング本数を増やしても耐圧が飽和してし
まうことから、ガードリング本数の上限を設けることが
実際的である。この上限は、本発明を適用したデバイス
の耐久性試験等で想定される耐圧構造表面の電荷蓄積効
果に対する耐量を考慮して、本発明の効果が始まる関係
のガードリング本数のおおむね６倍が相当である。つま
り、その関係式はｎ＝６．０×Ｖbr／１００となる。こ
の関係式以下のガードリング本数とすることで、デバイ
ス表面の電荷蓄積効果を防ぎながらチップサイズを小さ
く、高耐圧化が実現できる。
から計算される平面接合耐圧の９０％程度に止まること
から、上式で示される以上のガードリング本数とするこ
とで高耐圧化の効果が期待出来る。一方、ｎの上限とし
ては、６．０×Ｖbr／１００以下と規定する。ガードリ
ングの本数を増やすと耐圧構造幅が広くなり、実デバイ
スではチップサイズが大きくなる弊害を生じる。図１４
から、ガードリング本数を増やしても耐圧が飽和してし
まうことから、ガードリング本数の上限を設けることが
実際的である。この上限は、本発明を適用したデバイス
の耐久性試験等で想定される耐圧構造表面の電荷蓄積効
果に対する耐量を考慮して、本発明の効果が始まる関係
のガードリング本数のおおむね６倍が相当である。つま
り、その関係式はｎ＝６．０×Ｖbr／１００となる。こ
の関係式以下のガードリング本数とすることで、デバイ
ス表面の電荷蓄積効果を防ぎながらチップサイズを小さ
く、高耐圧化が実現できる。
【００５３】次に、第二導電型ウェル領域と、第二導電
型ウェル領域側から数えて一番目の第二導電型ガードリ
ングとの間隔を１μm 以下、望ましくは０．５μm 以下
とする。第二導電型ウェル領域と一番目の第二導電型ガ
ードリングとの間隔を変えた２次元シミュレーションと
試作デバイスについて求めた、間隔と耐圧Ｖbr (V)との
関係を図１５に示す。横軸は間隔（μm ）、縦軸は耐圧
Ｖbr（V ）である。この時のｎ- ドリフト層の特性はρ
＝２２．５Ωｃｍ、厚さｔ＝５７．０μｍのＳｉを使用
した。ｐウェル領域、ガードリングの接合深さは３．５
μｍである。
型ウェル領域側から数えて一番目の第二導電型ガードリ
ングとの間隔を１μm 以下、望ましくは０．５μm 以下
とする。第二導電型ウェル領域と一番目の第二導電型ガ
ードリングとの間隔を変えた２次元シミュレーションと
試作デバイスについて求めた、間隔と耐圧Ｖbr (V)との
関係を図１５に示す。横軸は間隔（μm ）、縦軸は耐圧
Ｖbr（V ）である。この時のｎ- ドリフト層の特性はρ
＝２２．５Ωｃｍ、厚さｔ＝５７．０μｍのＳｉを使用
した。ｐウェル領域、ガードリングの接合深さは３．５
μｍである。
【００５４】ｐウェル領域から一番目のガードリング迄
の間隔が離れるに従い、耐圧は単調に低下して、３μｍ
でｎ- ドリフト層と従来耐圧構造の組み合わせの耐圧
（ｃ2線）とほぼ同じになってしまう。図１５から、ｐ
ウェル領域と１本目のガードリングとの間隔は１μｍ以
下とすることでｎ- ドリフト層の持つ耐圧のおおむね９
５％以上（ｃ1 線）が確保でき、従来構造（ｃ2 線）よ
り５％耐圧向上可能となることがわかる。更に、ｐウェ
ル領域と１本目のガードリングとの間隔を０．５μｍ以
下とすると、耐圧が従来構造より約７．５％向上するこ
とになる。
の間隔が離れるに従い、耐圧は単調に低下して、３μｍ
でｎ- ドリフト層と従来耐圧構造の組み合わせの耐圧
（ｃ2線）とほぼ同じになってしまう。図１５から、ｐ
ウェル領域と１本目のガードリングとの間隔は１μｍ以
下とすることでｎ- ドリフト層の持つ耐圧のおおむね９
５％以上（ｃ1 線）が確保でき、従来構造（ｃ2 線）よ
り５％耐圧向上可能となることがわかる。更に、ｐウェ
ル領域と１本目のガードリングとの間隔を０．５μｍ以
下とすると、耐圧が従来構造より約７．５％向上するこ
とになる。
【００５５】オン抵抗と耐圧の関係は、Ｒon∝Ｖbr2.5
と知られている。従って、間隔を０．５μｍ以下とする
と、オン抵抗の２０％低減可能であり、画期的効果が得
られる。加えて、前記ウェルと前記１番目のガードリン
グとが半導体表面部分で接続された場合は表面部の接続
部分が空乏化すれば電界強度の緩和効果は最大で耐圧は
最も高く出来る。
と知られている。従って、間隔を０．５μｍ以下とする
と、オン抵抗の２０％低減可能であり、画期的効果が得
られる。加えて、前記ウェルと前記１番目のガードリン
グとが半導体表面部分で接続された場合は表面部の接続
部分が空乏化すれば電界強度の緩和効果は最大で耐圧は
最も高く出来る。
【００５６】なお、図１５でｐウェル領域と一番目のガ
ードリングの接続を示す０μm からｐウェルとガードリ
ングの重なりを示す負の寸法領域まで耐圧は上昇し、−
１μm 程度で飽和している。この理由は、ガードリング
がｐウェル領域から離れると、ｐウェル領域のｐｎ接合
の曲率形状により電界強度が増加して耐圧低下が発生
し、近づくと曲率形状に対する電界強度が緩和されて、
ｐウェル領域とガードリングの重なりが１μm 程度で曲
率形状効果が概ね無くなるからである。
ードリングの接続を示す０μm からｐウェルとガードリ
ングの重なりを示す負の寸法領域まで耐圧は上昇し、−
１μm 程度で飽和している。この理由は、ガードリング
がｐウェル領域から離れると、ｐウェル領域のｐｎ接合
の曲率形状により電界強度が増加して耐圧低下が発生
し、近づくと曲率形状に対する電界強度が緩和されて、
ｐウェル領域とガードリングの重なりが１μm 程度で曲
率形状効果が概ね無くなるからである。
【００５７】更に、第二導電型ウェル領域側から数えて
一番目と二番目の第二導電型ガードリングの間隔を１．
５μm 以下、望ましくは１．０μm 以下、更に０．５μ
m 以下とする。一番目と二番目の第二導電型ガードリン
グの間隔を変えた２次元シミュレーションと試作デバイ
スについて求めた、間隔と耐圧Ｖbr (V)との関係を図１
６に示す。横軸は間隔（μm ）、縦軸は耐圧Ｖbr（V ）
である。
一番目と二番目の第二導電型ガードリングの間隔を１．
５μm 以下、望ましくは１．０μm 以下、更に０．５μ
m 以下とする。一番目と二番目の第二導電型ガードリン
グの間隔を変えた２次元シミュレーションと試作デバイ
スについて求めた、間隔と耐圧Ｖbr (V)との関係を図１
６に示す。横軸は間隔（μm ）、縦軸は耐圧Ｖbr（V ）
である。
【００５８】ｐウェル領域と１本目ガードリングとの間
隔が０．５μm であるものをｄ1 線で示し、１．０μm
であるものをｄ2 線で、１．５μm であるものをｄ3 線
で示している。２本目以降のガードリングに求められる
重要項目は１本目ガードリングで設定した耐圧を如何に
落とさないかである。そこで１本目と２本目のガードリ
ング間隔を１．５μm 以下とすることでｐウェルと1本
目ガードリングの関係で決まる耐圧のおおむね９８％以
上が確保出来る。１．０μm 以下とすることで９９％以
上、０．５μｍ以下とすることでおおね９９．５％以上
が確保可能な耐圧構造が可能となる。
隔が０．５μm であるものをｄ1 線で示し、１．０μm
であるものをｄ2 線で、１．５μm であるものをｄ3 線
で示している。２本目以降のガードリングに求められる
重要項目は１本目ガードリングで設定した耐圧を如何に
落とさないかである。そこで１本目と２本目のガードリ
ング間隔を１．５μm 以下とすることでｐウェルと1本
目ガードリングの関係で決まる耐圧のおおむね９８％以
上が確保出来る。１．０μm 以下とすることで９９％以
上、０．５μｍ以下とすることでおおね９９．５％以上
が確保可能な耐圧構造が可能となる。
【００５９】上に述べた理由と同じく、１番目のガード
リングと２番目のガードリングとの間隔を狭くする程、
電圧支持層との接合部分の電界強度が緩和出来て、高耐
圧化が可能となる。更に、第二導電型ウェル領域側から
数えて二番目と三番目の第二導電型ガードリングの間隔
を２．０μm 以下、望ましくは１．０μm 以下とする。
リングと２番目のガードリングとの間隔を狭くする程、
電圧支持層との接合部分の電界強度が緩和出来て、高耐
圧化が可能となる。更に、第二導電型ウェル領域側から
数えて二番目と三番目の第二導電型ガードリングの間隔
を２．０μm 以下、望ましくは１．０μm 以下とする。
【００６０】二番目と三番目の第二導電型ガードリング
の間隔をを変えた２次元シミュレーションと試作デバイ
スについて求めた、間隔と耐圧Ｖbr (V)との関係を表１
に示す。パラメータは第二導電型ウェル領域と一番目の
第二導電型ガードリングとの間隔である。一番目と二番
目の第二導電型ガードリングの間隔は１．０μm とし
た。
の間隔をを変えた２次元シミュレーションと試作デバイ
スについて求めた、間隔と耐圧Ｖbr (V)との関係を表１
に示す。パラメータは第二導電型ウェル領域と一番目の
第二導電型ガードリングとの間隔である。一番目と二番
目の第二導電型ガードリングの間隔は１．０μm とし
た。
【００６１】
【表１】
【００６２】何れも２本目と３本目のガードリング間隔
を２．０μｍ以下とすることで、ｐウェルと１本目、１
本目と２本目のガードリングで決まる耐圧のおおむね９
９％以上が確保できている。１．０μｍ以下とすれば、
前記耐圧のおおむね９９．５％以上が確保できている。
これらは前記と同じく、接合部分の電界強度が緩和出来
て、高耐圧化が可能となるのである。
を２．０μｍ以下とすることで、ｐウェルと１本目、１
本目と２本目のガードリングで決まる耐圧のおおむね９
９％以上が確保できている。１．０μｍ以下とすれば、
前記耐圧のおおむね９９．５％以上が確保できている。
これらは前記と同じく、接合部分の電界強度が緩和出来
て、高耐圧化が可能となるのである。
【００６３】三番目の第二導電型ガードリングと四番目
の第二導電型ガードリングとの間隔が２．５μm 以下、
望ましくは２．０μm 以下とすれば、同様に接合部分の
電界強度が緩和出来て、高耐圧化が可能となる。第二導
電型ウェル領域と第二導電型ガードリングのうちの接合
深さの浅い方の深さをｄ1 としたとき、前記第二導電型
ウェル領域と第二導電型ウェル領域側から数えて一番目
の第二導電型ガードリングとの間隔をｄ1 ／４以下、望
ましくはｄ1 ／８以下とする。
の第二導電型ガードリングとの間隔が２．５μm 以下、
望ましくは２．０μm 以下とすれば、同様に接合部分の
電界強度が緩和出来て、高耐圧化が可能となる。第二導
電型ウェル領域と第二導電型ガードリングのうちの接合
深さの浅い方の深さをｄ1 としたとき、前記第二導電型
ウェル領域と第二導電型ウェル領域側から数えて一番目
の第二導電型ガードリングとの間隔をｄ1 ／４以下、望
ましくはｄ1 ／８以下とする。
【００６４】これらは、少し見方を変えて第二導電型ウ
ェル領域、または第二導電型ガードリングの接合深さを
基準にして、第二導電型ウェル領域と一番目の第二導電
型ガードリングとの間隔を規定したものである。前記同
様接合部分の電界強度が緩和出来て、高耐圧化が可能と
なる。また、第二導電型ガードリングの接合深さをｄ2
としたとき、一番目の第二導電型ガードリングと二番目
の第二導電型ガードリングとの間隔をｄ2 ／４以下、望
ましくはｄ2 ／８以下とする。
ェル領域、または第二導電型ガードリングの接合深さを
基準にして、第二導電型ウェル領域と一番目の第二導電
型ガードリングとの間隔を規定したものである。前記同
様接合部分の電界強度が緩和出来て、高耐圧化が可能と
なる。また、第二導電型ガードリングの接合深さをｄ2
としたとき、一番目の第二導電型ガードリングと二番目
の第二導電型ガードリングとの間隔をｄ2 ／４以下、望
ましくはｄ2 ／８以下とする。
【００６５】更に、二番目の第二導電型ガードリングと
三番目の第二導電型ガードリングとの間隔をｄ2 ／４以
下、望ましくはｄ2 ／８以下とする。これらも、見方を
変えて第二導電型ガードリングの接合深さを基準にし
て、一番目の第二導電型ガードリングと二番目の第二導
電型ガードリング、または二番目の第二導電型ガードリ
ングと三番目の第二導電型ガードリングとの間隔を規定
したものである。前記同様接合部分の電界強度が緩和出
来て、高耐圧化が可能となる。
三番目の第二導電型ガードリングとの間隔をｄ2 ／４以
下、望ましくはｄ2 ／８以下とする。これらも、見方を
変えて第二導電型ガードリングの接合深さを基準にし
て、一番目の第二導電型ガードリングと二番目の第二導
電型ガードリング、または二番目の第二導電型ガードリ
ングと三番目の第二導電型ガードリングとの間隔を規定
したものである。前記同様接合部分の電界強度が緩和出
来て、高耐圧化が可能となる。
【００６６】第二導電型ウェル領域と一番目の第二導電
型ガードリングとの間隔をl1、一番目の第二導電型ガー
ドリングと二番目の第二導電型ガードリングとの間隔を
l2としたとき、l2-l1を１μm 以下とし、一番目の第二
導電型ガードリングと二番目の第二導電型ガードリング
との間隔をl2、二番目の第二導電型ガードリングと三番
目の第二導電型ガードリングとの間隔をl3としたとき、
l3-l2を１μm 以下とする。更に、二番目の第二導電型
ガードリングと三番目の第二導電型ガードリングとの間
隔をl3、三番目の第二導電型ガードリングと四番目の第
二導電型ガードリングとの間隔をl4としたとき、l4-l3
を１μm 以下とする。
型ガードリングとの間隔をl1、一番目の第二導電型ガー
ドリングと二番目の第二導電型ガードリングとの間隔を
l2としたとき、l2-l1を１μm 以下とし、一番目の第二
導電型ガードリングと二番目の第二導電型ガードリング
との間隔をl2、二番目の第二導電型ガードリングと三番
目の第二導電型ガードリングとの間隔をl3としたとき、
l3-l2を１μm 以下とする。更に、二番目の第二導電型
ガードリングと三番目の第二導電型ガードリングとの間
隔をl3、三番目の第二導電型ガードリングと四番目の第
二導電型ガードリングとの間隔をl4としたとき、l4-l3
を１μm 以下とする。
【００６７】これも見方を変えたもので、隣り合った二
つの間隔が余りに違い過ぎると、大きな方の部分で電解
強度が高くなり、降伏してしまう。それを避けるために
は、少なくとも四番目のガードリング付近までは、隣り
合った二つの間隔の差は１μm 以下とするのがよい。但
し、間隔の差l2-l1、l3-l2、l4-l3を０．５μm より小
さく設定していくと、耐圧を落とさない効果はあるが、
ガードリング間の電位差が小さくなり寸法効率が悪くな
ることから少なくとも０．２μm 以上が好ましいため、
間隔の差は０．５μm 程度、すなわち０．２〜０．８μ
m の範囲が最適である。
つの間隔が余りに違い過ぎると、大きな方の部分で電解
強度が高くなり、降伏してしまう。それを避けるために
は、少なくとも四番目のガードリング付近までは、隣り
合った二つの間隔の差は１μm 以下とするのがよい。但
し、間隔の差l2-l1、l3-l2、l4-l3を０．５μm より小
さく設定していくと、耐圧を落とさない効果はあるが、
ガードリング間の電位差が小さくなり寸法効率が悪くな
ることから少なくとも０．２μm 以上が好ましいため、
間隔の差は０．５μm 程度、すなわち０．２〜０．８μ
m の範囲が最適である。
【００６８】第二導電形ガードリングの数が多い場合に
は、その幅について、例えば一番目の第二導電型ガード
リングの幅が、五番目の第二導電型ガードリングの幅よ
り大きく、二番目の第二導電型ガードリングの幅が、六
番目の第二導電型ガードリングの幅より大きく、三番目
の第二導電型ガードリングの幅が、七番目の第二導電型
ガードリングの幅より大きいと規定する。
は、その幅について、例えば一番目の第二導電型ガード
リングの幅が、五番目の第二導電型ガードリングの幅よ
り大きく、二番目の第二導電型ガードリングの幅が、六
番目の第二導電型ガードリングの幅より大きく、三番目
の第二導電型ガードリングの幅が、七番目の第二導電型
ガードリングの幅より大きいと規定する。
【００６９】その様にすれば、外側のガードリング付近
よりも高い電界強度となる内側のガードリングの電界強
度を緩和することが出来るからである。更に、第二導電
型ウェル領域と一番目の第二導電型ガードリングとの間
の前記電圧支持層表面に絶縁膜を介して導電体膜を配置
する。その様に導電体膜を配置することにより、耐圧構
造表面の電荷が半導体表面に及ぼす影響を遮蔽出来るの
で、安定した耐圧が確保出来る。
よりも高い電界強度となる内側のガードリングの電界強
度を緩和することが出来るからである。更に、第二導電
型ウェル領域と一番目の第二導電型ガードリングとの間
の前記電圧支持層表面に絶縁膜を介して導電体膜を配置
する。その様に導電体膜を配置することにより、耐圧構
造表面の電荷が半導体表面に及ぼす影響を遮蔽出来るの
で、安定した耐圧が確保出来る。
【００７０】特に、前記導電体膜がフローティング電位
であるものとする。上記の効果は前記導電体がフローテ
ィング電位であっても効果に変わりは無いので、隣接す
る同様の導電体膜と接続する必要が無い。全く同様に、
一番目の第二導電型ガードリングと二番目の第二導電型
ガードリングとの間、二番目の第二導電型ガードリング
と三番目の第二導電型ガードリングとの間、三番目の第
二導電型ガードリングと四番目の第二導電型ガードリン
グとの間の前記電圧支持層表面に絶縁膜を介して導電体
膜を配置しても同じ効果が得られる。
であるものとする。上記の効果は前記導電体がフローテ
ィング電位であっても効果に変わりは無いので、隣接す
る同様の導電体膜と接続する必要が無い。全く同様に、
一番目の第二導電型ガードリングと二番目の第二導電型
ガードリングとの間、二番目の第二導電型ガードリング
と三番目の第二導電型ガードリングとの間、三番目の第
二導電型ガードリングと四番目の第二導電型ガードリン
グとの間の前記電圧支持層表面に絶縁膜を介して導電体
膜を配置しても同じ効果が得られる。
【００７１】またそれらもフローティング電位として良
い。半導体装置の表面には保護のため、有機高分子材料
膜からなる保護膜を配置するものとする。半導体表面に
配置された第二導電型ウェル領域に囲まれて配置された
第一導電型表面領域の、前記第二導電型ウェル領域より
浅い領域における抵抗率が、前記第二導電型ウェル領域
より深い領域の電圧支持層の抵抗率より低くすると良
い。
い。半導体装置の表面には保護のため、有機高分子材料
膜からなる保護膜を配置するものとする。半導体表面に
配置された第二導電型ウェル領域に囲まれて配置された
第一導電型表面領域の、前記第二導電型ウェル領域より
浅い領域における抵抗率が、前記第二導電型ウェル領域
より深い領域の電圧支持層の抵抗率より低くすると良
い。
【００７２】そのようにすれば、先に述べたカウンター
ドープ法と同じく、第二導電型ウェル領域に囲まれて配
置された表面ドレイン領域におけるＪＦＥＴ抵抗の低減
に効果がある。特に本発明では、表面ドレイン領域の面
積比率を従来のものに比べ小さく規定していることか
ら、ＪＦＥＴ抵抗が大きくなりがちであるから、カウン
タードープの効果も大きい。
ドープ法と同じく、第二導電型ウェル領域に囲まれて配
置された表面ドレイン領域におけるＪＦＥＴ抵抗の低減
に効果がある。特に本発明では、表面ドレイン領域の面
積比率を従来のものに比べ小さく規定していることか
ら、ＪＦＥＴ抵抗が大きくなりがちであるから、カウン
タードープの効果も大きい。
【００７３】
【発明の実施の形態】以下に本発明の実施形態を添付図
面に基づいて説明する。 ［実施例１］図２は本発明第一の実施形態のｎチャネル
縦型ＭＯＳＦＥＴの、主電流が流れる活性部分の部分断
面図である。ＭＯＳＦＥＴのチップには、主に周縁領域
に耐圧を保持するガードリング、フィールドプレートと
いった耐圧構造部分が設けられるが、その部分について
は後述する。
面に基づいて説明する。 ［実施例１］図２は本発明第一の実施形態のｎチャネル
縦型ＭＯＳＦＥＴの、主電流が流れる活性部分の部分断
面図である。ＭＯＳＦＥＴのチップには、主に周縁領域
に耐圧を保持するガードリング、フィールドプレートと
いった耐圧構造部分が設けられるが、その部分について
は後述する。
【００７４】低抵抗のｎ+ ドレイン層１１上の高比抵抗
のｎ- ドリフト層１２の表面層に選択的にｐウェル領域
１３が形成され、そのｐウェル領域１３の内部にｎ+ ソ
ース領域１５が形成されている。ｐウェル領域１３の間
には、ｎ- ドリフト層１２の一部であるｎ- 表面領域１
４が表面に達している。２１はコンタクト抵抗を改善す
るための高不純物濃度のｐ+ コンタクト領域である。
のｎ- ドリフト層１２の表面層に選択的にｐウェル領域
１３が形成され、そのｐウェル領域１３の内部にｎ+ ソ
ース領域１５が形成されている。ｐウェル領域１３の間
には、ｎ- ドリフト層１２の一部であるｎ- 表面領域１
４が表面に達している。２１はコンタクト抵抗を改善す
るための高不純物濃度のｐ+ コンタクト領域である。
【００７５】ｎ+ ソース領域１５とｎ- 表面領域１４と
に挟まれたｐウェル領域１３の表面上には、ゲート絶縁
膜１７を介して多結晶シリコンのゲート電極１８が設け
られている。１９はｎ+ ソース領域１５とｐ+ コンタク
ト領域２１とに共通に接触するソース電極である。この
ようにソース電極１９はゲート電極１８の上および側方
に形成された層間絶縁膜２２を介してゲート電極１８上
に延長されることが多い。ｎ+ ドレイン層１１の裏面側
には、ドレイン電極２０が設けられている。
に挟まれたｐウェル領域１３の表面上には、ゲート絶縁
膜１７を介して多結晶シリコンのゲート電極１８が設け
られている。１９はｎ+ ソース領域１５とｐ+ コンタク
ト領域２１とに共通に接触するソース電極である。この
ようにソース電極１９はゲート電極１８の上および側方
に形成された層間絶縁膜２２を介してゲート電極１８上
に延長されることが多い。ｎ+ ドレイン層１１の裏面側
には、ドレイン電極２０が設けられている。
【００７６】このデバイスの動作機構を簡単に説明す
る。阻止状態では一般に接地されているソース電極１９
と同電位のｐウェル領域１３からｎ- ドリフト層１２側
に向かって空乏層が広がって、空乏層の幅と電界強度で
決まる耐圧が確保される。空乏層の広がりはｎ- ドリフ
ト層１２の厚さと比抵抗とできまり、高耐圧を得る為に
は比抵抗を高く、厚さを厚くすれば良い。ゲート電極１
８にソース電極１９に対してプラス電位を印加すると、
ゲート酸化膜１７を介してｐウェル領域１３の表面層１
６に反転層が形成されてチャネルとして動作し、キャリ
アとして電子がｎ+ ソース領域１５からチャネルを通っ
てｎ - 表面ドレイン層１４に流れ、ｎ- ドリフト層１
２、ｎ+ ドレイン層１１を経てドレイン電極２０に流
れ、オン状態となる。
る。阻止状態では一般に接地されているソース電極１９
と同電位のｐウェル領域１３からｎ- ドリフト層１２側
に向かって空乏層が広がって、空乏層の幅と電界強度で
決まる耐圧が確保される。空乏層の広がりはｎ- ドリフ
ト層１２の厚さと比抵抗とできまり、高耐圧を得る為に
は比抵抗を高く、厚さを厚くすれば良い。ゲート電極１
８にソース電極１９に対してプラス電位を印加すると、
ゲート酸化膜１７を介してｐウェル領域１３の表面層１
６に反転層が形成されてチャネルとして動作し、キャリ
アとして電子がｎ+ ソース領域１５からチャネルを通っ
てｎ - 表面ドレイン層１４に流れ、ｎ- ドリフト層１
２、ｎ+ ドレイン層１１を経てドレイン電極２０に流
れ、オン状態となる。
【００７７】図２の断面図は、図３１の従来のものと良
く似ており、異なっている点はｐウェル領域１３の間の
ｎ- 表面領域１４の幅が狭いことである。むしろこの実
施例１の縦型ＭＯＳＦＥＴの特徴を良く表しているの
は、図１の半導体基板表面の平面図である。なお図１で
は、通常半導体素子の周縁領域に設けられる耐圧構造部
を、本実施例の本質に係わらないため省略している。
く似ており、異なっている点はｐウェル領域１３の間の
ｎ- 表面領域１４の幅が狭いことである。むしろこの実
施例１の縦型ＭＯＳＦＥＴの特徴を良く表しているの
は、図１の半導体基板表面の平面図である。なお図１で
は、通常半導体素子の周縁領域に設けられる耐圧構造部
を、本実施例の本質に係わらないため省略している。
【００７８】図１において、ｐウェル領域１３が、多数
の１方向に延びたストライプ状のｎ - 表面領域１４を囲
んで配置されている。ストライプ状のｎ- 表面領域１４
の長さが数種類あるのは、図３のチップ表面の電極配置
図におけるソース電極１９、ゲート金属電極２７に対応
させるためである。ソース電極１９の幅が広い部分で
は、長いストライプ状ｎ- 表面領域１４ａが配置され、
ゲート金属電極２７が入り込んでいる部分では短いスト
ライプ状ｎ- 表面領域１４ｂ、ゲート電極パッド２９が
設けられてゲート金属電極の幅が広い部分では、更に短
いストライプ状ｎ - 表面領域１４ｃとなっている。（点
は複数あることを示している。） 図３において、ソース電極１９の内部に外部端子と接続
するためのソースパッド２８が設けられている。ソース
電極１９を取り囲み、また一部がソース電極１９の内部
に向かってゲート金属電極２７が配置され、ソース電極
１９の内部に向かったゲート金属電極２７の一部に外部
端子と接続するためのゲートパッド２９が設けられてい
る。図３のなかの最外周の周縁電極３０は、ドレイン電
極２０と同電位とされ、一般的に耐圧構造部の最外周に
設けられる空乏層の広がりを抑えるためのストッパ電極
である。
の１方向に延びたストライプ状のｎ - 表面領域１４を囲
んで配置されている。ストライプ状のｎ- 表面領域１４
の長さが数種類あるのは、図３のチップ表面の電極配置
図におけるソース電極１９、ゲート金属電極２７に対応
させるためである。ソース電極１９の幅が広い部分で
は、長いストライプ状ｎ- 表面領域１４ａが配置され、
ゲート金属電極２７が入り込んでいる部分では短いスト
ライプ状ｎ- 表面領域１４ｂ、ゲート電極パッド２９が
設けられてゲート金属電極の幅が広い部分では、更に短
いストライプ状ｎ - 表面領域１４ｃとなっている。（点
は複数あることを示している。） 図３において、ソース電極１９の内部に外部端子と接続
するためのソースパッド２８が設けられている。ソース
電極１９を取り囲み、また一部がソース電極１９の内部
に向かってゲート金属電極２７が配置され、ソース電極
１９の内部に向かったゲート金属電極２７の一部に外部
端子と接続するためのゲートパッド２９が設けられてい
る。図３のなかの最外周の周縁電極３０は、ドレイン電
極２０と同電位とされ、一般的に耐圧構造部の最外周に
設けられる空乏層の広がりを抑えるためのストッパ電極
である。
【００７９】図４は、図１の半導体表面の各領域を作成
するマスクとなるゲート電極１８の形状、およびゲート
電極１８とソース電極接触部２４との相対配置関係を示
す平面図である。但し、ストライプの長さは一定の部分
である。共にストライプ状のソース電極接触部２４とゲ
ート電極１８とが、交互に配置されている。１方向に延
びたゲート電極１８の終端部は、一度細くなった後、再
び広くなっている。このゲート電極が終端の前に細くな
っているのは活性領域以外のゲート電極面積を最小限に
する為と、工程上ゲート電極１８をマスクとしてｐウェ
ル領域１３を形成する場合、アクセプタ不純物濃度の拡
散により、できるだけ前記の細くなったゲート電極の下
を覆うようにすることでＣｒｓｓの低減が可能となるた
めである。また、ゲート電極１８の端が広くなっている
のは、ゲート金属電極との接続のための接合部分２６が
設けられているためである。この接合部分２６の上に図
３のゲート金属電極２７が位置合わせされる。
するマスクとなるゲート電極１８の形状、およびゲート
電極１８とソース電極接触部２４との相対配置関係を示
す平面図である。但し、ストライプの長さは一定の部分
である。共にストライプ状のソース電極接触部２４とゲ
ート電極１８とが、交互に配置されている。１方向に延
びたゲート電極１８の終端部は、一度細くなった後、再
び広くなっている。このゲート電極が終端の前に細くな
っているのは活性領域以外のゲート電極面積を最小限に
する為と、工程上ゲート電極１８をマスクとしてｐウェ
ル領域１３を形成する場合、アクセプタ不純物濃度の拡
散により、できるだけ前記の細くなったゲート電極の下
を覆うようにすることでＣｒｓｓの低減が可能となるた
めである。また、ゲート電極１８の端が広くなっている
のは、ゲート金属電極との接続のための接合部分２６が
設けられているためである。この接合部分２６の上に図
３のゲート金属電極２７が位置合わせされる。
【００８０】もう一度図１に戻るが、ストライプ状ｎ-
表面領域１４ａ、ｂ、ｃの端の先に、ｐウェル領域１３
で囲まれた小さなｎ- 表面領域１４ｄが配置されている
のが見られる。このｎ- 表面領域１４ｄは、ゲート電極
１８の端の接合部分２６の下になった部分であり、接合
部分２６の寸法を加工工程の能力上必要な寸法としたと
き、ｐウェル領域１３で囲いきれなかったものである。
工程加工能力が十分に高ければ、このｎ- 表面領域１４
ｄはｐウェル領域１３で覆われてしまって消滅する。
表面領域１４ａ、ｂ、ｃの端の先に、ｐウェル領域１３
で囲まれた小さなｎ- 表面領域１４ｄが配置されている
のが見られる。このｎ- 表面領域１４ｄは、ゲート電極
１８の端の接合部分２６の下になった部分であり、接合
部分２６の寸法を加工工程の能力上必要な寸法としたと
き、ｐウェル領域１３で囲いきれなかったものである。
工程加工能力が十分に高ければ、このｎ- 表面領域１４
ｄはｐウェル領域１３で覆われてしまって消滅する。
【００８１】図５は、図１のＡ−Ａ線に沿った部分断面
図である。接合部分２６におけるゲート電極１８とゲー
ト金属電極２７との接続の様子が見られる。１７はゲー
ト酸化膜、１７ａは厚いフィールド酸化膜であり、１９
はソース電極である。このＡ−Ａ線に沿った部分の表面
電極上の位置を図３にＡ−Ａ線として示した。この実施
例１のＭＯＳＦＥＴの主な寸法例は次のような値とし
た。
図である。接合部分２６におけるゲート電極１８とゲー
ト金属電極２７との接続の様子が見られる。１７はゲー
ト酸化膜、１７ａは厚いフィールド酸化膜であり、１９
はソース電極である。このＡ−Ａ線に沿った部分の表面
電極上の位置を図３にＡ−Ａ線として示した。この実施
例１のＭＯＳＦＥＴの主な寸法例は次のような値とし
た。
【００８２】図４のゲート電極１８の幅は５．６μm 、
長さは３．６mm、ゲート電極１８間は９．４μm 、すな
わちセルピッチを１５μm とした。そのゲート電極１８
をマスクにｐウェル領域１３を形成する不純物を導入す
る。これにより、図１のｎ-表面領域１４ａの幅は、
１．６μm 、その間のｐウェル領域１３の幅は１３．４
μm となる。図２のｐウェル領域１３の拡散深さは約４
μm 、ｎ+ ソース領域１５の幅は２．５μm 、拡散深さ
は０．３μm 、図４のソース電極接触領域２４の幅は７
μm である。このとき、半導体表面におけるｐウェル領
域１３の面積に対するｎ- 表面領域１４の面積比率はお
よそ０．１２となる。
長さは３．６mm、ゲート電極１８間は９．４μm 、すな
わちセルピッチを１５μm とした。そのゲート電極１８
をマスクにｐウェル領域１３を形成する不純物を導入す
る。これにより、図１のｎ-表面領域１４ａの幅は、
１．６μm 、その間のｐウェル領域１３の幅は１３．４
μm となる。図２のｐウェル領域１３の拡散深さは約４
μm 、ｎ+ ソース領域１５の幅は２．５μm 、拡散深さ
は０．３μm 、図４のソース電極接触領域２４の幅は７
μm である。このとき、半導体表面におけるｐウェル領
域１３の面積に対するｎ- 表面領域１４の面積比率はお
よそ０．１２となる。
【００８３】ちなみに、同じｎ- 表面領域１４のｐウェ
ル領域１３の面積に対する面積比率は、従来の図３２、
３３、３４のＭＯＳＦＥＴにおいてそれぞれ、約３、
２、１である。図１３は本実施形態のｎチャネル縦型Ｍ
ＯＳＦＥＴの耐圧構造部分の部分断面図である。図の左
方には活性部があり、右端はＭＯＳＦＥＴの端である。
一例として耐圧クラスは６００Ｖとする。
ル領域１３の面積に対する面積比率は、従来の図３２、
３３、３４のＭＯＳＦＥＴにおいてそれぞれ、約３、
２、１である。図１３は本実施形態のｎチャネル縦型Ｍ
ＯＳＦＥＴの耐圧構造部分の部分断面図である。図の左
方には活性部があり、右端はＭＯＳＦＥＴの端である。
一例として耐圧クラスは６００Ｖとする。
【００８４】ｎ- ドリフト層１２の表面層端部にはｐ周
縁領域３３が形成されており、その表面に周縁電極３０
が設けられている。３７は表面保護のためのポリイミド
膜である。ｇ1 〜ｇ14はｐガードリングである。すなわ
ちソース電極１９とドレイン電極電位の周縁電極３０と
の間に１４本のガードリングｇ1 〜ｇ14が設けられてい
る。二本のガードリングの間の下方に記した数値はそれ
らのガードリング間の間隔をμm 単位で示しており、ソ
ース電極１９から遠ざかるに従って間隔が広くなってい
る。
縁領域３３が形成されており、その表面に周縁電極３０
が設けられている。３７は表面保護のためのポリイミド
膜である。ｇ1 〜ｇ14はｐガードリングである。すなわ
ちソース電極１９とドレイン電極電位の周縁電極３０と
の間に１４本のガードリングｇ1 〜ｇ14が設けられてい
る。二本のガードリングの間の下方に記した数値はそれ
らのガードリング間の間隔をμm 単位で示しており、ソ
ース電極１９から遠ざかるに従って間隔が広くなってい
る。
【００８５】耐圧ＢＶDSS ＝６００Ｖ（以下Ｖbrとも記
す）のため、ｎ- ドリフト層１２を抵抗率：２０Ωcm、
厚さ５０μm とした。なお、この抵抗率は、請求項１の
上限値２１．９４Ωcmより小さく、請求項２の上限値１
９．６５Ωcmよりは大きい。また厚さは請求項４の上限
値５６．９２μm よりは厚く、請求項５の上限値４８．
７８μm より薄い。
す）のため、ｎ- ドリフト層１２を抵抗率：２０Ωcm、
厚さ５０μm とした。なお、この抵抗率は、請求項１の
上限値２１．９４Ωcmより小さく、請求項２の上限値１
９．６５Ωcmよりは大きい。また厚さは請求項４の上限
値５６．９２μm よりは厚く、請求項５の上限値４８．
７８μm より薄い。
【００８６】耐圧Ｖbr＝６００Ｖに対し、ガードリング
の数が１４本となっている。この本数は、先にのべたガ
ードリング本数ｎを規定する式、１．０×Ｖbr／１００
から求められる値、１．０×６００／１００＝６本より
多い。ｐウェル領域１３と１本目ガードリングｇ1 との
間隔は０μm で接続している。１本目ガードリングｇ1
と２本目ガードリングｇ2 との間隔は０．５μm 、以降
各ガードリング間隔は順番に１μm 、１．５μm 、２μ
m 、２．５μm 、３μm 、３．５μm 、４μm 、５μm
、６μm 、７μm 、８μm 、９μm と０．５〜１μm
ずつ大きくなるように設定されている。また、ガードリ
ングｇの幅は１本目から順に１４．５μm 、１４．５μ
m 、１３．５μm 、１３．５μm 、１３．５μm 、１
２．５μm 、１２．５μm 、１１．５μm 、１１．５μ
m 、１０．５μm 、１０．５μm 、１０．５μm 、１
０．５μm 、１０．５μm と遠くなる程幅が小さくなる
ように設定されている。ガードリングｇの深さはｐウェ
ル領域１３と同じく４μm とした。
の数が１４本となっている。この本数は、先にのべたガ
ードリング本数ｎを規定する式、１．０×Ｖbr／１００
から求められる値、１．０×６００／１００＝６本より
多い。ｐウェル領域１３と１本目ガードリングｇ1 との
間隔は０μm で接続している。１本目ガードリングｇ1
と２本目ガードリングｇ2 との間隔は０．５μm 、以降
各ガードリング間隔は順番に１μm 、１．５μm 、２μ
m 、２．５μm 、３μm 、３．５μm 、４μm 、５μm
、６μm 、７μm 、８μm 、９μm と０．５〜１μm
ずつ大きくなるように設定されている。また、ガードリ
ングｇの幅は１本目から順に１４．５μm 、１４．５μ
m 、１３．５μm 、１３．５μm 、１３．５μm 、１
２．５μm 、１２．５μm 、１１．５μm 、１１．５μ
m 、１０．５μm 、１０．５μm 、１０．５μm 、１
０．５μm 、１０．５μm と遠くなる程幅が小さくなる
ように設定されている。ガードリングｇの深さはｐウェ
ル領域１３と同じく４μm とした。
【００８７】デバイスの耐圧は一般にソース電極１９を
グランド電位にしてドレイン電極２０に正バイアスを印
加した場合、ソース電位となるｐウェル領域１３とｎ-
ドリフト層１２間のｐｎ接合から空乏層がｎ- ドリフト
層１２に向かって広がる。活性部ではこの空乏層は半導
体表面のｐウェル領域１３から下側のｎ- ドリフト層１
２に向かって広がる。
グランド電位にしてドレイン電極２０に正バイアスを印
加した場合、ソース電位となるｐウェル領域１３とｎ-
ドリフト層１２間のｐｎ接合から空乏層がｎ- ドリフト
層１２に向かって広がる。活性部ではこの空乏層は半導
体表面のｐウェル領域１３から下側のｎ- ドリフト層１
２に向かって広がる。
【００８８】一方耐圧構造部分では、ｐウェル領域１３
から下側のｎ- ドリフト層１２への他に、横方向に向か
っても空乏層が広がる。この横方向に広がる空乏層に対
してガードリングｇ1 〜ｇ14が非常に近くに設置されて
いるため、ｐウェル領域１３と１番目のｐガードリング
ｇ1 との間の半導体表面部分ではｐウェル領域１３の拡
散層が曲率を持つことによる形状効果で増加する電界強
度を抑制出来る。同様に各ガードリング間の電界強度を
抑制出来る。
から下側のｎ- ドリフト層１２への他に、横方向に向か
っても空乏層が広がる。この横方向に広がる空乏層に対
してガードリングｇ1 〜ｇ14が非常に近くに設置されて
いるため、ｐウェル領域１３と１番目のｐガードリング
ｇ1 との間の半導体表面部分ではｐウェル領域１３の拡
散層が曲率を持つことによる形状効果で増加する電界強
度を抑制出来る。同様に各ガードリング間の電界強度を
抑制出来る。
【００８９】上記の設定とすることで、耐圧は６６４V
となつた。これは比抵抗２０Ωcm、ｎ- ドリフト層の厚
さ５０μm の場合の理論耐圧６８４V の９７％の耐圧が
確保できたことになる。従来の耐圧構造ではｐウェル領
域とｎ- ドリフト層との間のｐｎ接合部分の曲率形状部
分が耐圧を低下させる原因となっていたが、その直近に
１番目のガードリングを配置することにより、ｐウェル
領域から伸びる空乏層が簡単に１番目のガードリングに
到達し、曲率形状部分の電界強度を極端に低減すること
が可能となったものである。
となつた。これは比抵抗２０Ωcm、ｎ- ドリフト層の厚
さ５０μm の場合の理論耐圧６８４V の９７％の耐圧が
確保できたことになる。従来の耐圧構造ではｐウェル領
域とｎ- ドリフト層との間のｐｎ接合部分の曲率形状部
分が耐圧を低下させる原因となっていたが、その直近に
１番目のガードリングを配置することにより、ｐウェル
領域から伸びる空乏層が簡単に１番目のガードリングに
到達し、曲率形状部分の電界強度を極端に低減すること
が可能となったものである。
【００９０】同様の関係が１番目のガードリングと２番
目のガードリング間、２番目のガードリングと３番目の
ガードリング間のように隣り合うガードリング間で成立
することから、ｎ- ドリフト層の比抵抗が低くても高耐
圧化が可能となった。更に、Ｈｕの論文［Rec. Power E
lectronics Specialists Conf., San Diego,1979(IEEE,
1979) p.385 ］等によれば、ユニポーラデバイスのオ
ン抵抗Ｒｏｎは
目のガードリング間、２番目のガードリングと３番目の
ガードリング間のように隣り合うガードリング間で成立
することから、ｎ- ドリフト層の比抵抗が低くても高耐
圧化が可能となった。更に、Ｈｕの論文［Rec. Power E
lectronics Specialists Conf., San Diego,1979(IEEE,
1979) p.385 ］等によれば、ユニポーラデバイスのオ
ン抵抗Ｒｏｎは
【００９１】
【数３】Ｒｏｎ∝（Ｖbr）2.5 で表され、耐圧Ｖbrの２．５乗に比例することが知られ
ている。
ている。
【００９２】つまり耐圧が１％向上すると、（同じ比抵
抗で厚さの薄いウェハを使用できるから）オン抵抗は約
２．５％低減できることになる。従って、耐圧５％の向
上は、オン抵抗の約１３％の低減につながり、耐圧７．
５％の向上はオン抵抗で２０％の大幅低減と画期的効果
を持つことになる。ここで、ｐウェル領域１３と１本目
ガードリングｇ1 との間隔を０μm として接続した意味
について、付け加える。
抗で厚さの薄いウェハを使用できるから）オン抵抗は約
２．５％低減できることになる。従って、耐圧５％の向
上は、オン抵抗の約１３％の低減につながり、耐圧７．
５％の向上はオン抵抗で２０％の大幅低減と画期的効果
を持つことになる。ここで、ｐウェル領域１３と１本目
ガードリングｇ1 との間隔を０μm として接続した意味
について、付け加える。
【００９３】ｐウェル領域１３と１本目ガードリングｇ
1 とは、間隔が０μm で接続しているので、１本目ガー
ドリングｇ1 は一見意味が無いようにも考えられるが、
図１５に見られるようにそれらが接続し、或いは重なり
合っても耐圧の向上がもたらされる。ｐウェル領域１３
と１本目ガードリングｇ1 との間隔が０μm である意味
はもう一つある。ｐウェル領域１３と１本目ガードリン
グｇ1 とを形成するための不純物導入用マスクにおい
て、それらの間隔が０になるようにして置くことによっ
て、かりにプロセスのバラツキにより、０．５μm 以下
のオーバーエッチングがあったとしても、ｐウェル領域
１３と１本目ガードリングｇ1 との間隔は０．５μm 以
下に抑えられる。このようにプロセスバラツキをある程
度補償する効果をもっているのである。
1 とは、間隔が０μm で接続しているので、１本目ガー
ドリングｇ1 は一見意味が無いようにも考えられるが、
図１５に見られるようにそれらが接続し、或いは重なり
合っても耐圧の向上がもたらされる。ｐウェル領域１３
と１本目ガードリングｇ1 との間隔が０μm である意味
はもう一つある。ｐウェル領域１３と１本目ガードリン
グｇ1 とを形成するための不純物導入用マスクにおい
て、それらの間隔が０になるようにして置くことによっ
て、かりにプロセスのバラツキにより、０．５μm 以下
のオーバーエッチングがあったとしても、ｐウェル領域
１３と１本目ガードリングｇ1 との間隔は０．５μm 以
下に抑えられる。このようにプロセスバラツキをある程
度補償する効果をもっているのである。
【００９４】耐圧クラスの異なるＭＯＳＦＥＴを試作
し、図３４の従来のＭＯＳＦＥＴと比較した。図１２
は、耐圧とＲｏｎＡとの関係を比較した特性比較図であ
る。横軸は耐圧ＢＶDSS （V ）、縦軸はオン抵抗Ｒｏｎ
Ａ（m Ωcm2 ）であり、いずれも対数表示している。Ｒ
ｏｎＡはほぼ従来の半分になっており、本発明の効果が
非常に大きいことがわかる。図の傾向からこの効果は、
試作していない耐圧１５０Ｖ以下においても期待出来
る。
し、図３４の従来のＭＯＳＦＥＴと比較した。図１２
は、耐圧とＲｏｎＡとの関係を比較した特性比較図であ
る。横軸は耐圧ＢＶDSS （V ）、縦軸はオン抵抗Ｒｏｎ
Ａ（m Ωcm2 ）であり、いずれも対数表示している。Ｒ
ｏｎＡはほぼ従来の半分になっており、本発明の効果が
非常に大きいことがわかる。図の傾向からこの効果は、
試作していない耐圧１５０Ｖ以下においても期待出来
る。
【００９５】また、抵抗率ρと耐圧支持層の厚さｔとを
変えたとき、実施例１のＭＯＳＦＥＴのオン抵抗を従来
品のオン抵抗を１００% とした比率として表２にまとめ
た。
変えたとき、実施例１のＭＯＳＦＥＴのオン抵抗を従来
品のオン抵抗を１００% とした比率として表２にまとめ
た。
【００９６】
【表２】
【００９７】なお、６００V 級と、９００V 級について
オン抵抗の値を記した。ρとｔとの適切な選択によりオ
ン抵抗を従来の約５０〜７５% 程度まで低減できること
がわかる。更に、試作したＭＯＳＦＥＴについて、オン
抵抗とゲートドレイン間容量との積［Ｒｏｎ・Ｃｒｓ
ｓ］を３種類の耐圧クラス毎に従来品と比較し、表３に
まとめた。
オン抵抗の値を記した。ρとｔとの適切な選択によりオ
ン抵抗を従来の約５０〜７５% 程度まで低減できること
がわかる。更に、試作したＭＯＳＦＥＴについて、オン
抵抗とゲートドレイン間容量との積［Ｒｏｎ・Ｃｒｓ
ｓ］を３種類の耐圧クラス毎に従来品と比較し、表３に
まとめた。
【００９８】
【表３】
【００９９】Ｒｏｎ・Ｃｒｓｓはいずれも従来の１／５
程度になっている。デバイスの損失はオン抵抗とスイッ
チング損失で決まり、スイッチング損失はＣｒｓｓが小
さい程小さくなることから［Ｒｏｎ・Ｃｒｓｓ］積の小
さいデバイスが損失が小さいことになる。この特性も本
発明品は従来品より大幅に小さくなっていて効果が非常
に大きいことが分かる。
程度になっている。デバイスの損失はオン抵抗とスイッ
チング損失で決まり、スイッチング損失はＣｒｓｓが小
さい程小さくなることから［Ｒｏｎ・Ｃｒｓｓ］積の小
さいデバイスが損失が小さいことになる。この特性も本
発明品は従来品より大幅に小さくなっていて効果が非常
に大きいことが分かる。
【０１００】ゲート電極１８の幅を広げると、図６の傾
向と同様に、Ｒｏｎの変動はあまり無いもののＣｒｓｓ
が増大し、スイッチング損失が大きくなる。逆に、ゲー
ト電極１８の幅を狭めるとＣｒｓｓは低下するが、Ｒｏ
ｎが増大し定常損失が大きくなる。１方向に延びたゲー
ト電極の１方向に沿った長さが実施例１ではチップの主
電流が流れる活性部のサイズにほぼ等しく４mm程度であ
る。この長さはチップの活性部のサイズとほぼ等しい長
さでも良いが、内部ゲート抵抗を増加させない為に１０
０μm 以上、好ましくは５００μm 以上の間隔でゲート
電極と接続する部分を設けても勿論かまわない。
向と同様に、Ｒｏｎの変動はあまり無いもののＣｒｓｓ
が増大し、スイッチング損失が大きくなる。逆に、ゲー
ト電極１８の幅を狭めるとＣｒｓｓは低下するが、Ｒｏ
ｎが増大し定常損失が大きくなる。１方向に延びたゲー
ト電極の１方向に沿った長さが実施例１ではチップの主
電流が流れる活性部のサイズにほぼ等しく４mm程度であ
る。この長さはチップの活性部のサイズとほぼ等しい長
さでも良いが、内部ゲート抵抗を増加させない為に１０
０μm 以上、好ましくは５００μm 以上の間隔でゲート
電極と接続する部分を設けても勿論かまわない。
【０１０１】なお、図２の断面図が、図３１の従来のも
のと略同じであることからわかるように、実施例１のＭ
ＯＳＦＥＴの製造工程は、従来のものと略同じで良く、
ただパターンを変えるだけで実現できる。ｎ+ ドレイン
層１１は、ｐ+ 層やｎ+ ／ｐ + 層の積層に置き換え、ノ
ンパンチスルーのＩＧＢＴやパンチスルーのＩＧＢＴと
することもできる。この置き換えは、以後の図１３、図
１７、図１８、図１９、図２０、図２９および図３０の
実施例においても同様に適用できる。
のと略同じであることからわかるように、実施例１のＭ
ＯＳＦＥＴの製造工程は、従来のものと略同じで良く、
ただパターンを変えるだけで実現できる。ｎ+ ドレイン
層１１は、ｐ+ 層やｎ+ ／ｐ + 層の積層に置き換え、ノ
ンパンチスルーのＩＧＢＴやパンチスルーのＩＧＢＴと
することもできる。この置き換えは、以後の図１３、図
１７、図１８、図１９、図２０、図２９および図３０の
実施例においても同様に適用できる。
【０１０２】［実施例２］図１７は本発明第二の実施形
態のｎチャネル縦型ＭＯＳＦＥＴの活性部の部分断面
図、図１８は斜視図である。実施例１の縦型ＭＯＳＦＥ
Ｔの図２との違いは、活性部における二つのｐウェル領
域１３の間のｎ- 表面領域１４であったところにｎカウ
ンタードープ領域３４が形成されている点である。
態のｎチャネル縦型ＭＯＳＦＥＴの活性部の部分断面
図、図１８は斜視図である。実施例１の縦型ＭＯＳＦＥ
Ｔの図２との違いは、活性部における二つのｐウェル領
域１３の間のｎ- 表面領域１４であったところにｎカウ
ンタードープ領域３４が形成されている点である。
【０１０３】ｎカウンタードープ領域３４は、例えばド
ーズ量２．０×１０12〜５×１０12cm-2、好ましくは
２．５×１０12〜４×１０12cm-2の燐イオンのイオン注
入および熱処理によって形成される。深さは約４μm で
ある。このｎカウンタードープ領域３４を形成すること
によって、ｐウェル領域１３に囲まれている表面ドレイ
ン領域で構成されるＪＦＥＴ抵抗が低減され、直列抵抗
分が低減されて、オン抵抗の低下につながる。
ーズ量２．０×１０12〜５×１０12cm-2、好ましくは
２．５×１０12〜４×１０12cm-2の燐イオンのイオン注
入および熱処理によって形成される。深さは約４μm で
ある。このｎカウンタードープ領域３４を形成すること
によって、ｐウェル領域１３に囲まれている表面ドレイ
ン領域で構成されるＪＦＥＴ抵抗が低減され、直列抵抗
分が低減されて、オン抵抗の低下につながる。
【０１０４】本実施例では、表面ドレイン領域の面積比
率を小さくしているので、ＪＦＥＴ抵抗が増大する。こ
のため、カウンタードープによるオン抵抗の低減効果は
大きい。図１９は第二の実施形態のｎチャネル縦型ＭＯ
ＳＦＥＴの耐圧構造部の部分断面図である。実施例１の
縦型ＭＯＳＦＥＴの図１３との違いは、耐圧Ｖbr＝６０
０Ｖに対し、ガードリングの数が６本となっていること
である。
率を小さくしているので、ＪＦＥＴ抵抗が増大する。こ
のため、カウンタードープによるオン抵抗の低減効果は
大きい。図１９は第二の実施形態のｎチャネル縦型ＭＯ
ＳＦＥＴの耐圧構造部の部分断面図である。実施例１の
縦型ＭＯＳＦＥＴの図１３との違いは、耐圧Ｖbr＝６０
０Ｖに対し、ガードリングの数が６本となっていること
である。
【０１０５】この本数は、ガードリング本数ｎを規定す
る前記の式から求められる１．０×Ｖbr／１００＝６本
と同じである。この設定とすることで、６２２V と理論
耐圧６８４V の９２％の耐圧が確保できた。勿論ガード
リング本数を増せば、耐圧はもっと高くできる。 ［実施例３］図２０は本発明第三の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴの耐圧構造部分の部分断面図であ
る。
る前記の式から求められる１．０×Ｖbr／１００＝６本
と同じである。この設定とすることで、６２２V と理論
耐圧６８４V の９２％の耐圧が確保できた。勿論ガード
リング本数を増せば、耐圧はもっと高くできる。 ［実施例３］図２０は本発明第三の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴの耐圧構造部分の部分断面図であ
る。
【０１０６】実施例１の縦型ＭＯＳＦＥＴの図１３との
違いは、ガードリング数が６本になっていることと、二
つのｐガードリングの間のフィールド酸化膜１７ａ上に
導電体である多結晶シリコン膜３８が形成されている点
である。デバイスは実使用状態ではドレイン電極２０、
ソース電極１９間に電圧が印加されていている。長期の
電圧印加時の信頼性に影響を与える項目に、デバイス表
面の電荷蓄積効果がある。耐圧構造部の両端にある電極
間にも電圧が印加されていると、耐圧構造部の表面に電
荷が誘起され、絶縁層を介して半導体表面、特にｎ- ド
リフト層１２の表面部分に影響を与え、半導体内部の電
界を乱して耐圧劣化に繋がる。
違いは、ガードリング数が６本になっていることと、二
つのｐガードリングの間のフィールド酸化膜１７ａ上に
導電体である多結晶シリコン膜３８が形成されている点
である。デバイスは実使用状態ではドレイン電極２０、
ソース電極１９間に電圧が印加されていている。長期の
電圧印加時の信頼性に影響を与える項目に、デバイス表
面の電荷蓄積効果がある。耐圧構造部の両端にある電極
間にも電圧が印加されていると、耐圧構造部の表面に電
荷が誘起され、絶縁層を介して半導体表面、特にｎ- ド
リフト層１２の表面部分に影響を与え、半導体内部の電
界を乱して耐圧劣化に繋がる。
【０１０７】この例では、耐圧構造部の層間絶縁膜２２
とｎ- ドリフト層１２の表面のフィールド酸化膜１７ａ
表面との中間に多結晶シリコン膜３８を設けることによ
り、静電遮蔽効果を利用して表面電荷の影響を抑えるこ
とができる。なお、活性部ではソース電極１９とゲート
電極１８とがｎ- ドリフト層表面を覆っているため、表
面電荷の影響は受けない構造となっている。
とｎ- ドリフト層１２の表面のフィールド酸化膜１７ａ
表面との中間に多結晶シリコン膜３８を設けることによ
り、静電遮蔽効果を利用して表面電荷の影響を抑えるこ
とができる。なお、活性部ではソース電極１９とゲート
電極１８とがｎ- ドリフト層表面を覆っているため、表
面電荷の影響は受けない構造となっている。
【０１０８】すなわち、ｐウェル領域１３と１番目のガ
ードリングｇ1 との間及びガードリング間のｎ- 表面領
域１４に、フィールド酸化膜１７ａを介して導電体であ
る多結晶シリコン膜３８を配置するこにより、表面電荷
蓄積効果が防止でき、信頼性上の効果が期待できる。耐
圧は実施例２とほぼ同じであった。 ［実施例４］図２１は本発明第四の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴのソース電極接触部２４とゲート電
極１８との相対配置関係を示す平面図である。耐圧構造
部は、実施例１と同様とした。
ードリングｇ1 との間及びガードリング間のｎ- 表面領
域１４に、フィールド酸化膜１７ａを介して導電体であ
る多結晶シリコン膜３８を配置するこにより、表面電荷
蓄積効果が防止でき、信頼性上の効果が期待できる。耐
圧は実施例２とほぼ同じであった。 ［実施例４］図２１は本発明第四の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴのソース電極接触部２４とゲート電
極１８との相対配置関係を示す平面図である。耐圧構造
部は、実施例１と同様とした。
【０１０９】実施例１の図４で説明した構造と異なる点
は、ストライプ状のゲート電極１８の両端の他に、その
中間にもゲート金属電極との接合部分２６が設けられて
いる点である。このようにすることによって、内部ゲー
ト抵抗の低減およびオン抵抗の増加抑制に効果がある。
半分の長さのストライプ状ゲート電極１８のそれぞれの
端に接合部分２６を設けるより、実施例４の構造は活性
部面積の効率を上げることができる。
は、ストライプ状のゲート電極１８の両端の他に、その
中間にもゲート金属電極との接合部分２６が設けられて
いる点である。このようにすることによって、内部ゲー
ト抵抗の低減およびオン抵抗の増加抑制に効果がある。
半分の長さのストライプ状ゲート電極１８のそれぞれの
端に接合部分２６を設けるより、実施例４の構造は活性
部面積の効率を上げることができる。
【０１１０】半導体基板表面の平面図は、途中でｎ- 表
面領域１４が途切れ、小さなｎ- 表面領域が挟まれる。
加工精度が高ければ、その小さなｎ- 表面領域は無くす
ことができる。この実施例４では、ゲート金属電極との
接合部分２６が、ゲート電極１８の中間に１箇所設けら
れているだけであるが、当然同様の１方向に延びたゲー
ト電極に対して複数箇所設けることも可能である。
面領域１４が途切れ、小さなｎ- 表面領域が挟まれる。
加工精度が高ければ、その小さなｎ- 表面領域は無くす
ことができる。この実施例４では、ゲート金属電極との
接合部分２６が、ゲート電極１８の中間に１箇所設けら
れているだけであるが、当然同様の１方向に延びたゲー
ト電極に対して複数箇所設けることも可能である。
【０１１１】［実施例５］図２２は本発明第五の実施形
態のｎチャネル縦型ＭＯＳＦＥＴの半導体基板表面の平
面図である。なお図２２は図２と同様に耐圧構造部は省
略されている。耐圧構造部は、実施例１と同様とした。
この例ではｎ- 表面領域１４（複数あることを省略して
点で示している）が、基本的に実施例１の図１と同様
に、ｐウェル領域１３で囲まれ、１方向にのびた形状を
している。図２との違いは、ｎ- 表面領域１４が１方向
に延びていて、しかも延びた方向に対しておおむね垂直
な方向に複数の凸部３１を有している点である。
態のｎチャネル縦型ＭＯＳＦＥＴの半導体基板表面の平
面図である。なお図２２は図２と同様に耐圧構造部は省
略されている。耐圧構造部は、実施例１と同様とした。
この例ではｎ- 表面領域１４（複数あることを省略して
点で示している）が、基本的に実施例１の図１と同様
に、ｐウェル領域１３で囲まれ、１方向にのびた形状を
している。図２との違いは、ｎ- 表面領域１４が１方向
に延びていて、しかも延びた方向に対しておおむね垂直
な方向に複数の凸部３１を有している点である。
【０１１２】この凸部３１の配置頻度はほぼ２５０μｍ
当たり１個に設定されており、また、この凸部３１のｎ
- 表面領域１４の延びた方向と垂直な方向への寸法は約
０．５μｍである。図２３は図２２の半導体表面の各領
域を作成するマスクとなるゲート電極１８の形状、およ
びゲート電極１８とソース電極接触部２４との相対配置
関係を示す平面図である。
当たり１個に設定されており、また、この凸部３１のｎ
- 表面領域１４の延びた方向と垂直な方向への寸法は約
０．５μｍである。図２３は図２２の半導体表面の各領
域を作成するマスクとなるゲート電極１８の形状、およ
びゲート電極１８とソース電極接触部２４との相対配置
関係を示す平面図である。
【０１１３】図２３の形状が図４の形状と異なる点は、
１方向に延びたゲート電極１８に、延びた方向に対して
垂直にゲート電極のブリッジ３２が設けられていること
である。このゲート電極のブリッジ３２の頻度は、ほぼ
２５０μｍ当たり１個に設定されている。また、このゲ
ート電極ブリッジ３２の幅は２．５μｍに設定してあ
る。
１方向に延びたゲート電極１８に、延びた方向に対して
垂直にゲート電極のブリッジ３２が設けられていること
である。このゲート電極のブリッジ３２の頻度は、ほぼ
２５０μｍ当たり１個に設定されている。また、このゲ
ート電極ブリッジ３２の幅は２．５μｍに設定してあ
る。
【０１１４】このゲート電極１８をマスクとして不純物
導入によりｐウェル領域１３を形成すると、ｐウェル領
域１３の表面横方法への拡散が２μｍで設計しているこ
とから、ゲート電極のブリッジ３２の下は、ブリッジ３
２の両側からの拡散領域が接続されるので、一本のｐウ
ェル領域１３となる。但し、ブリッジ３２の付け根の下
の部分では、両側からの拡散領域が接続されないので、
ｎ- 表面領域の凸部３１が残ることになる。
導入によりｐウェル領域１３を形成すると、ｐウェル領
域１３の表面横方法への拡散が２μｍで設計しているこ
とから、ゲート電極のブリッジ３２の下は、ブリッジ３
２の両側からの拡散領域が接続されるので、一本のｐウ
ェル領域１３となる。但し、ブリッジ３２の付け根の下
の部分では、両側からの拡散領域が接続されないので、
ｎ- 表面領域の凸部３１が残ることになる。
【０１１５】この例では、ゲート電極１８がブリッジ３
２で接続されていることから、ゲート抵抗が低減され、
オン抵抗も低減される。 ［実施例６］図２４は本発明第六の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴのゲート電極１８、およびゲート電
極１８とソース電極接触部２４との相対配置関係を示す
平面図である。耐圧構造部は実施例１と同様とした。
２で接続されていることから、ゲート抵抗が低減され、
オン抵抗も低減される。 ［実施例６］図２４は本発明第六の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴのゲート電極１８、およびゲート電
極１８とソース電極接触部２４との相対配置関係を示す
平面図である。耐圧構造部は実施例１と同様とした。
【０１１６】実施例５の図２３で説明した構造と異なる
点は、ストライプ状のゲート電極１８の両端の他に、そ
の中間にもゲート金属電極との接合部分２６が設けられ
ている点である。このようにすることによって、内部ゲ
ート抵抗の低減およびオン抵抗の増加抑制に効果的であ
る。半分の長さのストライプ状ゲート電極１８のそれぞ
れの端に接合部分２６を設けるより、実施例６の構造は
活性部面積の効率を上げることができる。
点は、ストライプ状のゲート電極１８の両端の他に、そ
の中間にもゲート金属電極との接合部分２６が設けられ
ている点である。このようにすることによって、内部ゲ
ート抵抗の低減およびオン抵抗の増加抑制に効果的であ
る。半分の長さのストライプ状ゲート電極１８のそれぞ
れの端に接合部分２６を設けるより、実施例６の構造は
活性部面積の効率を上げることができる。
【０１１７】半導体基板表面の平面図は、途中でｎ- 表
面領域１４が途切れ、小さなｎ- 表面領域が挟まれる。
加工精度が高ければ、このｎ- 表面領域１４ｄは無くす
ことができる。このゲート金属電極との接合部分は、こ
の実施例６では１方向に延びたゲート電極の中間に１箇
所設けられているだけであるが、当然同様の構造を１方
向に延びたゲート電極に対して複数箇所設けることも可
能である。
面領域１４が途切れ、小さなｎ- 表面領域が挟まれる。
加工精度が高ければ、このｎ- 表面領域１４ｄは無くす
ことができる。このゲート金属電極との接合部分は、こ
の実施例６では１方向に延びたゲート電極の中間に１箇
所設けられているだけであるが、当然同様の構造を１方
向に延びたゲート電極に対して複数箇所設けることも可
能である。
【０１１８】［実施例７］図２５は本発明第七の実施形
態のｎチャネル縦型ＭＯＳＦＥＴの半導体基板表面の平
面図である。図２５には実施例１と同様に耐圧構造部は
省略して示している。耐圧構造部は実施例１と同様とし
た。図２５において、ｎ- 表面領域１４は１方向に延び
たストライプ状で、複数（複数あることを省略して点で
示している）が平行に配置され、周囲をｐウェル領域１
３で囲まれている。
態のｎチャネル縦型ＭＯＳＦＥＴの半導体基板表面の平
面図である。図２５には実施例１と同様に耐圧構造部は
省略して示している。耐圧構造部は実施例１と同様とし
た。図２５において、ｎ- 表面領域１４は１方向に延び
たストライプ状で、複数（複数あることを省略して点で
示している）が平行に配置され、周囲をｐウェル領域１
３で囲まれている。
【０１１９】図２６は図２５の半導体表面の各領域を作
成するマスクとなるゲート電極１８の形状、およびゲー
ト電極１８とソース電極接触部２４との配置関係を示す
平面図である。１方向に延びた形状のゲート電極１８が
複数配置されている。実施例１の図４と異なる点は、１
方向に延びたゲート電極１８の幅が全体で同じ幅となっ
ているところである。加工精度が十分に高ければ、この
ようにゲート電極１８の幅内でゲート金属電極接触部２
６が形成できる。
成するマスクとなるゲート電極１８の形状、およびゲー
ト電極１８とソース電極接触部２４との配置関係を示す
平面図である。１方向に延びた形状のゲート電極１８が
複数配置されている。実施例１の図４と異なる点は、１
方向に延びたゲート電極１８の幅が全体で同じ幅となっ
ているところである。加工精度が十分に高ければ、この
ようにゲート電極１８の幅内でゲート金属電極接触部２
６が形成できる。
【０１２０】図２７は、図２５のＢ−Ｂ線に沿った部分
断面図である。接合部分２６におけるゲート電極１８と
ゲート金属電極２７との接続の様子が見られる。１７は
ゲート酸化膜、１７ａは厚いフィールド酸化膜であり、
１９はソース電極である。実施例１の図５と比較する
と、ｎ- 表面領域１４ｄがないことがわかる。このＢ−
Ｂ線に沿った表面電極上の位置を図３にＢ−Ｂ線として
示した。
断面図である。接合部分２６におけるゲート電極１８と
ゲート金属電極２７との接続の様子が見られる。１７は
ゲート酸化膜、１７ａは厚いフィールド酸化膜であり、
１９はソース電極である。実施例１の図５と比較する
と、ｎ- 表面領域１４ｄがないことがわかる。このＢ−
Ｂ線に沿った表面電極上の位置を図３にＢ−Ｂ線として
示した。
【０１２１】また、本実施例７ではゲート電極１８の１
方向に延びた終端部分の角を落として鋭角にならないよ
うな形状としているが、直角のまま終端していても本特
許の内容の作用・効果に影響は無い。 ［実施例８］次に図２８は本発明第八の実施形態のｎチ
ャネル縦型ＭＯＳＦＥＴのゲート電極１８の形状、およ
びゲート電極１８とソース電極接触部２４との配置を示
す平面図である。耐圧構造部は実施例１と同様とした。
方向に延びた終端部分の角を落として鋭角にならないよ
うな形状としているが、直角のまま終端していても本特
許の内容の作用・効果に影響は無い。 ［実施例８］次に図２８は本発明第八の実施形態のｎチ
ャネル縦型ＭＯＳＦＥＴのゲート電極１８の形状、およ
びゲート電極１８とソース電極接触部２４との配置を示
す平面図である。耐圧構造部は実施例１と同様とした。
【０１２２】実施例７の図２６で説明した構造と異なる
点は、ストライプ状のゲート電極１８の両端の他に、そ
の中間にもゲート金属電極との接合部分２６が設けられ
ている点である。このようにすることによって、内部ゲ
ート抵抗の低減およびオン抵抗の増加抑制に効果的であ
る。半分の長さのストライプ状ゲート電極１８のそれぞ
れの端に接合部分２６を設けるより、実施例２の構造は
活性部面積の効率を上げることができる。
点は、ストライプ状のゲート電極１８の両端の他に、そ
の中間にもゲート金属電極との接合部分２６が設けられ
ている点である。このようにすることによって、内部ゲ
ート抵抗の低減およびオン抵抗の増加抑制に効果的であ
る。半分の長さのストライプ状ゲート電極１８のそれぞ
れの端に接合部分２６を設けるより、実施例２の構造は
活性部面積の効率を上げることができる。
【０１２３】［実施例９］図２９は、本発明実施例９の
ｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断
面図である。低抵抗のｎドレイン層１１上にｎドリフト
領域４２ａとｐ仕切り領域４２ｂとが交互に配置された
並列ｐｎ４２、更にその上下にｎ- ドリフト層１２が形
成されている。
ｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断
面図である。低抵抗のｎドレイン層１１上にｎドリフト
領域４２ａとｐ仕切り領域４２ｂとが交互に配置された
並列ｐｎ４２、更にその上下にｎ- ドリフト層１２が形
成されている。
【０１２４】上側のｎ- ドリフト層１２にｐウェル領域
１３から上の構造が形成される。 ［実施例１０］図３０は本発明実施例１０のｎチャネル
縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図であ
る。すなわち、並列ｐｎ層のｐ仕切り領域４２ｂが薄板
状でなく球状とされて、規則的に配置され、ｎドリフト
領域４２ａはそれを包む領域とされている。
１３から上の構造が形成される。 ［実施例１０］図３０は本発明実施例１０のｎチャネル
縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図であ
る。すなわち、並列ｐｎ層のｐ仕切り領域４２ｂが薄板
状でなく球状とされて、規則的に配置され、ｎドリフト
領域４２ａはそれを包む領域とされている。
【０１２５】ｎドリフト領域４２ａとｐ仕切り領域４２
ｂとの不純物濃度を適当に選ぶことにより、このような
構造も考えられる。以上幾つかの例を基に説明したが、
活性部と耐圧構造部とは互いに独立であり、自由に組み
合わせることができる。特に本発明の耐圧構造は、ＭＯ
Ｓゲートをもつ半導体装置に限らず、バイポーラトラン
ジスタ、ダイオード等のバイポーラ半導体装置も含め、
全ての縦型の半導体装置に適用できる。
ｂとの不純物濃度を適当に選ぶことにより、このような
構造も考えられる。以上幾つかの例を基に説明したが、
活性部と耐圧構造部とは互いに独立であり、自由に組み
合わせることができる。特に本発明の耐圧構造は、ＭＯ
Ｓゲートをもつ半導体装置に限らず、バイポーラトラン
ジスタ、ダイオード等のバイポーラ半導体装置も含め、
全ての縦型の半導体装置に適用できる。
【０１２６】
【発明の効果】以上説明したように本発明は、縦型の半
導体装置において、第二導電型ウェル領域の下の第一導
電型電圧支持層の主たる部分の抵抗率ρや厚さｔを、半
導体装置のブレークダウン電圧（耐圧）に依存した特定
の範囲とすることにより、オン抵抗と耐圧とのトレード
オフ関係を大幅に改善し、高耐圧でありながらオン抵抗
の低いものを実現できることを示した。
導体装置において、第二導電型ウェル領域の下の第一導
電型電圧支持層の主たる部分の抵抗率ρや厚さｔを、半
導体装置のブレークダウン電圧（耐圧）に依存した特定
の範囲とすることにより、オン抵抗と耐圧とのトレード
オフ関係を大幅に改善し、高耐圧でありながらオン抵抗
の低いものを実現できることを示した。
【０１２７】更に、ＭＯＳ半導体装置において、第一導
電型電圧支持層の表面露出部である第一導電型表面領域
が、第二導電型ウェル領域に囲まれており、第一導電型
ソース領域を含めた第二導電型ウェル領域の表面積に対
して、その表面積の比を０．０１〜０．２の範囲内と
し、或いはその形状を、その幅が０．１〜２μm のスト
ライプ状とすることによって、オン抵抗と耐圧とのトレ
ードオフ関係を大幅に改善したまま、更にスイッチング
損失も少ないものを実現できることも示した。
電型電圧支持層の表面露出部である第一導電型表面領域
が、第二導電型ウェル領域に囲まれており、第一導電型
ソース領域を含めた第二導電型ウェル領域の表面積に対
して、その表面積の比を０．０１〜０．２の範囲内と
し、或いはその形状を、その幅が０．１〜２μm のスト
ライプ状とすることによって、オン抵抗と耐圧とのトレ
ードオフ関係を大幅に改善したまま、更にスイッチング
損失も少ないものを実現できることも示した。
【０１２８】また、耐圧構造部に関しては、耐圧に応じ
て沢山のガードリングを、互いに近接して設けることに
より、平面接合の場合の理論耐圧の９７% 以上を容易に
実現できるようになった。そして耐圧の向上により、薄
いＳｉ基板を用いることが可能になり、オン抵抗の低減
につながることも明らかにした。従来のＭＯＳ半導体装
置の工程等を変える必要が無く、パターンを変えるだけ
で大幅な特性改善が可能な本発明は、特にパワー半導体
の分野で大きな貢献をなすものである。
て沢山のガードリングを、互いに近接して設けることに
より、平面接合の場合の理論耐圧の９７% 以上を容易に
実現できるようになった。そして耐圧の向上により、薄
いＳｉ基板を用いることが可能になり、オン抵抗の低減
につながることも明らかにした。従来のＭＯＳ半導体装
置の工程等を変える必要が無く、パターンを変えるだけ
で大幅な特性改善が可能な本発明は、特にパワー半導体
の分野で大きな貢献をなすものである。
【図１】本発明実施例１のｎチャネル縦型ＭＯＳＦＥＴ
の基板表面の平面図
の基板表面の平面図
【図２】実施例１のｎチャネル縦型ＭＯＳＦＥＴの活性
部分の部分断面図
部分の部分断面図
【図３】実施例１のｎチャネル縦型ＭＯＳＦＥＴチップ
の金属電極平面図
の金属電極平面図
【図４】実施例１のｎチャネル縦型ＭＯＳＦＥＴのゲー
ト電極、ソース電極配置図
ト電極、ソース電極配置図
【図５】図１のＡ−Ａ線に沿った部分断面図
【図６】試作したｎチャネル縦型ＭＯＳＦＥＴにおける
表面ｎドレイン領域面積比率とＣｒｓｓ、Ｒonとの関係
を示す特性図
表面ｎドレイン領域面積比率とＣｒｓｓ、Ｒonとの関係
を示す特性図
【図７】試作したｎチャネル縦型ＭＯＳＦＥＴにおける
表面ｎドレイン領域の主たる部分の幅とＣｒｓｓ、Ｒon
との関係を示す特性図
表面ｎドレイン領域の主たる部分の幅とＣｒｓｓ、Ｒon
との関係を示す特性図
【図８】試作したｎチャネル縦型ＭＯＳＦＥＴにおける
表面ｎドレイン領域の長さとＣｉｓｓとの関係を示す特
性図
表面ｎドレイン領域の長さとＣｉｓｓとの関係を示す特
性図
【図９】試作したｎチャネル縦型ＭＯＳＦＥＴにおける
表面ｎドレイン領域の長さとＣｉｓｓとの関係を示す特
性図
表面ｎドレイン領域の長さとＣｉｓｓとの関係を示す特
性図
【図１０】試作したｎチャネル縦型ＭＯＳＦＥＴにおけ
る表面ｎドレイン領域の長さとＲｏｎとの関係を示す特
性図
る表面ｎドレイン領域の長さとＲｏｎとの関係を示す特
性図
【図１１】試作したｎチャネル縦型ＭＯＳＦＥＴにおけ
る表面ｎドレイン領域の長さとＲｏｎとの関係を示す特
性図
る表面ｎドレイン領域の長さとＲｏｎとの関係を示す特
性図
【図１２】本発明のｎチャネル縦型ＭＯＳＦＥＴおよび
比較例における耐圧とＲｏｎＡの関係を比較した比較図
比較例における耐圧とＲｏｎＡの関係を比較した比較図
【図１３】実施例１のｎチャネル縦型ＭＯＳＦＥＴの耐
圧構造部分の部分断面図
圧構造部分の部分断面図
【図１４】耐圧Ｖｂｒとガードリング本数の関係を示す
特性図
特性図
【図１５】ｐウェルと1本目ガードリングとの間隔とＶ
ｂｒとの関係を示す特性図
ｂｒとの関係を示す特性図
【図１６】１本目と２本目ガードリングとの間隔とＶｂ
ｒとの関係を示す特性図
ｒとの関係を示す特性図
【図１７】本発明実施例２のｎチャネル縦型ＭＯＳＦＥ
Ｔの活性部分の部分断面図
Ｔの活性部分の部分断面図
【図１８】本発明実施例２のｎチャネル縦型ＭＯＳＦＥ
Ｔの活性部分の部分斜視図
Ｔの活性部分の部分斜視図
【図１９】本発明実施例２のｎチャネル縦型ＭＯＳＦＥ
Ｔの耐圧構造部分の部分断面図
Ｔの耐圧構造部分の部分断面図
【図２０】本発明実施例３のｎチャネル縦型ＭＯＳＦＥ
Ｔの耐圧構造部分の部分断面図
Ｔの耐圧構造部分の部分断面図
【図２１】本発明実施例４のｎチャネル縦型ＭＯＳＦＥ
Ｔのゲート電極、ソース電極配置図
Ｔのゲート電極、ソース電極配置図
【図２２】本発明実施例５のｎチャネル縦型ＭＯＳＦＥ
Ｔの基板表面の平面図
Ｔの基板表面の平面図
【図２３】本発明実施例５のｎチャネル縦型ＭＯＳＦＥ
Ｔのゲート電極、ソース電極配置図
Ｔのゲート電極、ソース電極配置図
【図２４】本発明実施例６のｎチャネル縦型ＭＯＳＦＥ
Ｔのゲート電極、ソース電極配置図
Ｔのゲート電極、ソース電極配置図
【図２５】本発明実施例７のｎチャネル縦型ＭＯＳＦＥ
Ｔの基板表面の平面図
Ｔの基板表面の平面図
【図２６】実施例７のｎチャネル縦型ＭＯＳＦＥＴのゲ
ート電極、ソース電極配置図
ート電極、ソース電極配置図
【図２７】図２６のＢ−Ｂ線に沿った部分断面図
【図２８】本発明実施例８のｎチャネル縦型ＭＯＳＦＥ
Ｔのゲート電極、ソース電極配置図
Ｔのゲート電極、ソース電極配置図
【図２９】本発明実施例９のｎチャネル縦型ＭＯＳＦＥ
Ｔの耐圧支持層部分の斜視断面図
Ｔの耐圧支持層部分の斜視断面図
【図３０】本発明実施例１０のｎチャネル縦型ＭＯＳＦ
ＥＴの耐圧支持層部分の斜視断面図
ＥＴの耐圧支持層部分の斜視断面図
【図３１】従来のｎチャネル縦型ＭＯＳＦＥＴの断面図
【図３２】従来のｎチャネル縦型ＭＯＳＦＥＴの一例の
ゲート電極の平面図
ゲート電極の平面図
【図３３】従来のｎチャネル縦型ＭＯＳＦＥＴの別の例
のゲート電極の平面図
のゲート電極の平面図
【図３４】従来のｎチャネル縦型ＭＯＳＦＥＴの更に別
の例のゲート電極の平面図
の例のゲート電極の平面図
【図３５】従来のｎチャネル縦型ＭＯＳＦＥＴの別の例
の断面図
の断面図
１１ ｎドレイン層 １２ ｎ- ドリフト層 １３ ｐウェル領域 １４、１４ａ、１４ｂ、１４ｃ、１４ｄ ｎ- 表面領
域 １５ ｎ+ ソース領域 １６ チャネル領域 １７ ゲート酸化膜 １７ａ フィールド酸化膜 １８ ゲート電極 １９ ソース電極 ２０ ドレイン電極 ２１ ｐ+ コンタクト領域 ２２ 層間絶縁膜 ２４ ソース電極接触部 ２６ ゲート金属電極接触部 ２７ ゲート金属電極 ２８ ソース電極パッド ２９ ゲート電極パッド ３０ 周縁電極 ３１ 凸部 ３２ ゲート電極ブリッジ ３３ ｐ周縁領域 ３４ ｎカウンタードープ領域 ３５ フィールドプレート ３７ ポリイミド膜 ３８ 高比抵抗領域 ４２ 並列ｐｎ層 ４２ａ ｎドリフト領域 ４２ｂ ｐ仕切り領域 ｇ、ｇ1 〜ｇ14 ガードリング
域 １５ ｎ+ ソース領域 １６ チャネル領域 １７ ゲート酸化膜 １７ａ フィールド酸化膜 １８ ゲート電極 １９ ソース電極 ２０ ドレイン電極 ２１ ｐ+ コンタクト領域 ２２ 層間絶縁膜 ２４ ソース電極接触部 ２６ ゲート金属電極接触部 ２７ ゲート金属電極 ２８ ソース電極パッド ２９ ゲート電極パッド ３０ 周縁電極 ３１ 凸部 ３２ ゲート電極ブリッジ ３３ ｐ周縁領域 ３４ ｎカウンタードープ領域 ３５ フィールドプレート ３７ ポリイミド膜 ３８ 高比抵抗領域 ４２ 並列ｐｎ層 ４２ａ ｎドリフト領域 ４２ｂ ｐ仕切り領域 ｇ、ｇ1 〜ｇ14 ガードリング
───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 和 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 新村 康 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 井上 正範 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (70)
- 【請求項１】第一もしくは第二導電型の低抵抗層と、そ
の低抵抗層上に配置された第一導電型電圧支持層と、そ
の電圧支持層上に配置された第二導電型ウェル領域とを
備えた半導体装置において、前記ウェル領域の下の電圧
支持層の主たる部分の抵抗率をρ（Ωcm）とし、半導体
装置のブレークダウン電圧をＶbr（V）としたとき、ρ
を -5.34+0.0316Ｖbr< ρ<-8.60+0.0509 Ｖbr に定める範囲としたことを特徴とする半導体装置。 - 【請求項２】更にρを -5.34+0.0316Ｖbr< ρ<-7.71+0.0456 Ｖbr に定める範囲としたことを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】更にρを -5.34+0.0316Ｖbr< ρ<-6.82+0.0404 Ｖbr に定める範囲としたことを特徴とする請求項２に記載の
半導体装置。 - 【請求項４】前記電圧支持層の前記ウェル領域と前記低
抵抗層とに挟まれた部分の厚さをｔ( μm ）とすると
き、t を 1.26+0.0589 Ｖbr< ｔ<1.96+0.0916Ｖbr に定める範囲としたことを特徴とする半導体装置。 - 【請求項５】更にｔを 1.26+0.0589 Ｖbr< ｔ<1.68+0.0785Ｖbr に定める範囲としたことを特徴とする請求項４に記載の
半導体装置。 - 【請求項６】前記第二導電型ウェル領域の表面に配置さ
れ、第二導電型ウェル領域により前記電圧支持層から離
間された第一導電型ソース領域と、その第一導電型ソー
ス領域に隣接する前記第二導電型ウェル領域の表面にゲ
ート絶縁膜を介して設けられたゲート電極と、半導体表
面において前記第二導電型ウェル領域に囲まれて配置さ
れた第一導電型表面ドレイン領域とを備え、前記半導体
表面における第一導電型ソース領域を含めた第二導電型
ウェル領域の面積に対する前記第二導電型ウェル領域に
囲まれて配置された第一導電型表面ドレイン領域の面積
の比率を０．２以下０．０１以上としたことを特徴とす
る請求項１ないし５のいずれかに記載の半導体装置。 - 【請求項７】前記第二導電型ウェル領域の表面に配置さ
れ、第二導電型ウェル領域により前記電圧支持層から離
間された第一導電型ソース領域と、前記第一導電型ソー
ス領域に隣接する前記第二導電型ウェル領域の表面にゲ
ート絶縁膜を介して設けられたゲート電極と、半導体表
面において前記第二導電型ウェル領域に囲まれて配置さ
れた第一導電型表面ドレイン領域とを備え、前記半導体
表面における第一導電型表面ドレイン領域が、一方向に
延びた形状を有することを特徴とする請求項１ないし５
のいずれかに記載の半導体装置。 - 【請求項８】前記半導体表面における前記一方向に延び
た形状の第一導電型表面ドレイン領域の主たる部分の幅
が２μm 以下０．１μm 以上であることを特徴とする請
求項７に記載の半導体装置。 - 【請求項９】前記半導体表面における第一導電型ソース
領域を含めた第二導電型ウェル領域の面積に対する、前
記第二導電型ウェル領域に囲まれて配置された第一導電
型表面ドレイン領域の面積の比率を０．２以下０．０１
以上とすることを特徴とする請求項７に記載の半導体装
置。 - 【請求項１０】前記半導体表面における前記第一導電型
表面ドレイン領域が一方向に延びた形状を有し、その主
たる部分の幅が２μm 以下０．１μm 以上であることを
特徴とする請求項６に記載の半導体装置。 - 【請求項１１】前記半導体表面において前記一方向に延
びた形状の第一導電型表面ドレイン領域の前記延びた方
向に沿った長さが１００μm 以上であることを特徴とす
る請求項７ないし１０のいずれかに記載の半導体装置。 - 【請求項１２】前記半導体表面において前記一方向に延
びた形状の第一導電型表面ドレイン領域の前記延びた方
向に沿った長さが５００μm 以上であることを特徴とす
る請求項１１に記載の半導体装置。 - 【請求項１３】前記半導体表面において前記一方向に延
びた形状の第一導電型表面ドレイン領域が、前記一方向
とは異なる方向に複数の凸部を有することを特徴とする
請求項７ないし１２のいずれかに記載の半導体装置。 - 【請求項１４】前記一方向に沿った前記凸部の配置頻度
が５０μm 当たり１個以下であることを特徴とする請求
項１３に記載の半導体装置。 - 【請求項１５】前記一方向に沿った前記凸部の配置頻度
が２５０μm 当たり１個以下であることを特徴とする請
求項１４に記載の半導体装置。 - 【請求項１６】前記凸部の前記一方向とは異なる方向へ
の寸法が２μm 以下であることを特徴とする請求項１３
ないし１６のいずれかに記載の半導体装置。 - 【請求項１７】前記第二導電型ウェル領域の表面に配置
され、第二導電型ウェル領域により前記電圧支持層から
離間された第一導電型ソース領域と、前記第一電型ソー
ス領域に隣接する前記第二導電型ウェル領域の表面にゲ
ート絶縁膜を介して設けられたゲート電極と、半導体表
面において前記第二導電型ウェル領域に囲まれて配置さ
れた第一導電型表面ドレイン領域とを備え、前記ゲート
電極が一方向に延びた形状の複数の部分を有することを
特徴とする請求項１ないし５のいずれかに記載の半導体
装置。 - 【請求項１８】前記ゲート電極の前記一方向に延びた形
状の複数の部分がそれぞれ前記第二導電型ウェル領域に
囲まれて配置されていることを特徴とする請求項１７に
記載の半導体装置。 - 【請求項１９】前記ゲート電極の前記一方向に延びた形
状の複数の部分がそれぞれ１つ以上の前記第一導電型表
面ドレイン額域を覆って配置されていることを特徴とす
る請求項１７または１８に記載の半導体装置。 - 【請求項２０】前記ゲート電極の前記一方向に延びた形
状の複数の部分の主たる部分の幅が、８μm 以下４μm
以上であることを特徴とする請求項１７ないし１９のい
ずれかに記載の半導体装置。 - 【請求項２１】前記ゲート電極の前記一方向に延びた形
状の複数の部分の主たる部分の幅が７μm 以下５μm 以
上であることを特徴とする請求項２０に記載の半導体装
置。 - 【請求項２２】前記ゲート電極の前記一方向に延びた形
状の複数の部分の長さが１００μm 以上であることを特
徴とする請求項１７ないし２１のいずれかに記載の半導
体装置。 - 【請求項２３】前記ゲート電極の前記一方向に延びた形
状の複数の部分の長さが６００μm 以上であることを特
徴とする請求項２２に記載の半導体装置。 - 【請求項２４】前記ゲート電極が前記一方向に延びた形
状の複数の部分の間で前記一方向とは異なる方向へ接続
する複数のブリッジ部分を有することを特徴とする請求
項１７ないし２１のいずれかに記載の半導体装置。 - 【請求項２５】前記ゲート電極のブリッジ部分の幅が４
μm 以下であることを特徴とする請求項２４に記載の半
導体装置。 - 【請求項２６】前記ゲート電極のブリッジ部分の主たる
部分の下には前記第二導電型ウェル領域が配置されてい
ることを特徴とする請求項２４または２５に記載の半導
体装置。 - 【請求項２７】前記一方向に沿った前記ゲート電極のブ
リッジ部分の配置頻度が６０μm 当り１個以下であるこ
とを特徴とする請求項２４ないし２６のいずれかに記載
の半導体装置。 - 【請求項２８】前記一方向に沿った前記ゲート電極のブ
リッジ部分の配置頻度が２５０μm 当り１個以下である
ことを特徴とする請求項２７に記載の半導体装置。 - 【請求項２９】前記第一導電型表面ドレイン領域の前記
第二導電型ウェル領域よりも浅い部分に、前記ウェル領
域の下の電圧支持層の主たる部分よりも抵抗率の低い領
域を備えたことを特徴とする請求項６ないし２８のいず
れかに記載の半導体装置。 - 【請求項３０】半導体表面において前記第二導電型ウェ
ル領域を囲んで配置された複数の第二導電型ガードリン
グを備え、半導体装置のブレークダウン電圧をＶbr（V
）、前記複数の第二導電型ガードリングの数をｎ
（本）としたとき、ｎを１．０×Ｖbr／１００以上とす
ることを特徴とする請求項１ないし５のいずれかに記載
の半導体装置。 - 【請求項３１】ｎを１．５×Ｖbr／１００以上とするこ
とを特徴とする請求項３０に記載の半導体装置。 - 【請求項３２】ｎを６．０×Ｖbr／１００以下とするこ
とを特徴とする請求項３１に記載の半導体装置。 - 【請求項３３】半導体表面において前記第二導電型ウェ
ル領域を囲んで配置された複数の第二導電型ガードリン
グを備え、第二導電型ウェル領域と、第二導電型ウェル
領域側から数えて一番目の第二導電型ガードリングとの
間隔が１μm以下であることを特徴とする請求項１ない
し５のいずれかに記載の半導体装置。 - 【請求項３４】第二導電型ウェル領域と、第二導電型ウ
ェル領域側から数えて一番目の第二導電型ガードリング
との間隔が１μm 以下であることを特徴とする請求項３
０ないし３２のいずれかに記載の半導体装置。 - 【請求項３５】第二導電型ウェル領域と、第二導電型ウ
ェル領域側から数えて一番目の第二導電型ガードリング
との間隔が０．５μm 以下であることを特徴とする請求
項３３または３４に記載の半導体装置。 - 【請求項３６】第二導電型ウェル領域と、第二導電型ウ
ェル領域側から数えて一番目の第二導電型ガードリング
とが接続していることを特徴とする請求項３５に記載の
半導体装置。 - 【請求項３７】第二導電型ウェル領域側から数えて一番
目の第二導電型ガードリングと、二番目の第二導電型ガ
ードリングとの間隔が１．５μm 以下であることを特徴
とする請求項３０ないし３６のいずれかに記載の半導体
装置。 - 【請求項３８】一番目の第二導電型ガードリングと二番
目の第二導電型ガードリングとの間隔が１μm 以下であ
ることを特徴とする請求項３７に記載の半導体装置。 - 【請求項３９】一番目の第二導電型ガードリングと二番
目の第二導電型ガードリングとの間隔が０．５μm 以下
であることを特徴とする請求項３８に記載の半導体装
置。 - 【請求項４０】第二導電型ウェル領域側から数えて二番
目の第二導電型ガードリングと三番目の第二導電型ガー
ドリングとの間隔が２．０μm 以下であることを特徴と
する請求項３７ないし３９のいずれかに記載の半導体装
置。 - 【請求項４１】二番目の第二導電型ガードリングと三番
目の第二導電型ガードリングとの間隔が１．０μm 以下
であることを特徴とする請求項４０に記載の半導体装
置。 - 【請求項４２】三番目の第二導電型ガードリングと四番
目の第二導電型ガードリングとの間隔が２．５μm 以下
であることを特徴とする請求項４０または４１に記載の
半導体装置。 - 【請求項４３】三番目の第二導電型ガードリングと四番
目の第二導電型ガードリングとの間隔が２．０μm 以下
であることを特徴とする請求項４２に記載の半導体装
置。 - 【請求項４４】半導体表面において前記第二導電型ウェ
ル領域を囲んで配置された複数の第二導電型ガードリン
グを備え、前記第二導電型ウェル領域と第二導電型ガー
ドリングのうちの接合深さの浅い方の深さをｄ1 とした
とき、前記第二導電型ウェル領域と第二導電型ウェル領
域側から数えて一番目の第二導電型ガードリングとの間
隔がｄ1 ／４以下であることを特徴とする請求項１ない
し５のいずれかに記載の半導体装置。 - 【請求項４５】前記第二導電型ウェル領域と第二導電型
ガードリングのうちの接合深さの浅い方の深さをｄ1 と
したとき、前記第二導電型ウェル領域と第二導電型ウェ
ル領域側から数えて一番目の第二導電型ガードリングと
の間隔がｄ1／４以下であることを特徴とする請求項３
０ないし３２のいずれかに記載の半導体装置。 - 【請求項４６】前記第二導電型ウェル領域と一番目の第
二導電型ガードリングとの間隔がｄ1 ／８以下であるこ
とを特徴とする請求項４４または４５に記載の半導体装
置。 - 【請求項４７】前記第二導電型ガードリングの接合深さ
をｄ2 としたとき、第二導電型ウェル領域側から数えて
一番目の第二導電型ガードリングと二番目の第二導電型
ガードリングとの間隔がｄ2 ／４以下であることを特徴
とする請求項４４ないし４６のいずれかに記載の半導体
装置。 - 【請求項４８】一番目の第二導電型ガードリングと二番
目の第二導電型ガードリングとの間隔がｄ2 ／８以下で
あることを特徴とする請求項４７に記載の半導体装置。 - 【請求項４９】第二導電型ウェル領域側から数えて二番
目の第二導電型ガードリングと三番目の第二導電型ガー
ドリングとの間隔がｄ2 ／４以下であることを特徴とす
る請求項４７または４８に記載の半導体装置。 - 【請求項５０】二番目の第二導電型ガードリングと三番
目の第二導電型ガードリングとの間隔がｄ2 ／８以下で
あることを特徴とする請求項４９に記載の半導体装置。 - 【請求項５１】第二導電型ウェル領域と第二導電型ウェ
ル領域から数えて一番目の第二導電型ガードリングとの
間隔をl1、一番目の第二導電型ガードリングと二番目の
第二導電型ガードリングとの間隔をl2としたとき、l2-l
1を１μm 以下としたことを特徴とする請求項３０ない
し５０のいずれかに記載の半導体装置。 - 【請求項５２】l2−l1を０．２〜０．８μm の範囲とし
たことを特徴とする請求項５１に記載の半導体装置。 - 【請求項５３】第二導電型ウェル領域側から数えて一番
目の第二導電型ガードリングと二番目の第二導電型ガー
ドリングとの間隔をl2、二番目の第二導電型ガードリン
グと三番目の第二導電型ガードリングとの間隔をl3とし
たとき、l3-l 2を１μm 以下としたことを特徴とする請
求項５１または５２に記載の半導体装置。 - 【請求項５４】l3−l2を０．２〜０．８μm の範囲とし
たことを特徴とする請求項５３に記載の半導体装置。 - 【請求項５５】第二導電型ウェル領域側から数えて二番
目の第二導電型ガードリングと三番目の第二導電型ガー
ドリングとの間隔をl3、三番目の第二導電型ガードリン
グと四番目の第二導電型ガードリングとの間隔をl4とし
たとき、l4-l 3を１μm 以下としたことを特徴とする請
求項４３または５４に記載の半導体装置。 - 【請求項５６】l4−l3を０．２〜０．８μm の範囲とし
たことを特徴とする請求項５５に記載の半導体装置。 - 【請求項５７】第二導電形ガードリングの数ｎが５以上
であり、第二導電形ウェル領域側から数えて一番目の第
二導電型ガードリングの幅が、五番目の第二導電型ガー
ドリングの幅より大きいことを特徴とする請求項３０な
いし５６のいずれかに記載の半導体装置。 - 【請求項５８】第二導電形ガードリングの数ｎが６以上
であり、第二導電形ウェル領域側から数えて二番目の第
二導電型ガードリングの幅が、六番目の第二導電型ガー
ドリングの幅より大きいことを特徴とする請求項５７に
記載の半導体装置。 - 【請求項５９】第二導電形ガードリングの数ｎが７以上
であり、第二導電形ウェル領域側から数えて三番目の第
二導電型ガードリングの幅が、七番目の第二導電型ガー
ドリングの幅より大きいことを特徴とする請求項５８に
記載の半導体装置。 - 【請求項６０】第二導電型ウェル領域と第二導電型ウェ
ル領域側から数えて一番目の第二導電型ガードリングと
の間の前記電圧支持層表面に絶縁膜を介して導電体膜を
配置したことを特徴とする請求項３０ないし５６のいず
れかに記載の半導体装置。 - 【請求項６１】第二導電型ウェル領域側から数えて一番
目の第二導電型ガードリングと二番目の第二導電型ガー
ドリングとの間の前記電圧支持層表面に絶縁膜を介して
導電体膜を配置したことを特徴とする請求項６０に記載
の半導体装置。 - 【請求項６２】第二導電形ガードリングの数ｎが３以上
であり、第二導電型ウェル領域側から数えて二番目の第
二導電型ガードリングと三番目の第二導電型ガードリン
グとの間の前記電圧支持層表面に絶縁膜を介して導電体
膜を配置したことを特徴とする請求項６１に記載の半導
体装置。 - 【請求項６３】第二導電形ガードリングの数ｎが４以上
であり、第二導電型ウェル領域側から数えて三番目の第
二導電型ガードリングと四番目の第二導電型ガードリン
グとの間の前記電圧支持層表面に絶縁膜を介して導電体
膜を配置したことを特徴とする請求項６２に記載の半導
体装置。 - 【請求項６４】前記導電体膜がフローティング電位であ
ることを特徴とする請求項６０ないし６３のいずれかに
記載の半導体装置。 - 【請求項６５】前記電圧支持層が第一導電型半導体領域
からなることを特徴とする請求項３０ないし６４のいず
れかに記載の半導体装置。 - 【請求項６６】前記電圧支持層が第一導電型半導体領域
と第二導電型半導体領域を交互に配置した領域を含むこ
とを特徴とする請求項３０ないし６４のいずれかに記載
の半導体装置。 - 【請求項６７】半導体表面に配置された第二導電型ウェ
ル領域に囲まれた第一導電型表面ドレイン領域の前記第
二導電型ウェル領域よりも浅い領域における抵抗率が、
前記第二導電型ウェル領域よりも深い領域の電圧支持層
の抵抗率より低いことを特徴とする請求項３０ないし６
６のいずれかに記載の半導体装置。 - 【請求項６８】半導体装置の表面保護膜として有機高分
子材料膜を配置したことを特徴とする請求項１ないし６
７のいずれかに記載の半導体装置。 - 【請求項６９】ブレークダウン電圧Ｖbr（V ）が、 １００＜Ｖbr＜５０００ であることを特徴とする請求項１ないし６８のいずれか
に記載の半導体装置。 - 【請求項７０】更にブレークダウン電圧Ｖbr（V ）が、 ２００＜Ｖbr＜２０００ であることを特徴とする請求項６９に記載の半導体装
置。
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